WO2012066701A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
WO2012066701A1
WO2012066701A1 PCT/JP2011/004069 JP2011004069W WO2012066701A1 WO 2012066701 A1 WO2012066701 A1 WO 2012066701A1 JP 2011004069 W JP2011004069 W JP 2011004069W WO 2012066701 A1 WO2012066701 A1 WO 2012066701A1
Authority
WO
WIPO (PCT)
Prior art keywords
nitride semiconductor
semiconductor layer
layer
nitride
electrode
Prior art date
Application number
PCT/JP2011/004069
Other languages
English (en)
French (fr)
Inventor
慎一 好田
石田　昌宏
山田　康博
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2011800481716A priority Critical patent/CN103155124A/zh
Priority to JP2012544078A priority patent/JP5810293B2/ja
Publication of WO2012066701A1 publication Critical patent/WO2012066701A1/ja
Priority to US13/887,698 priority patent/US20130240901A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Definitions

  • the present invention relates to a nitride semiconductor device, and more particularly to a nitride semiconductor device having a transistor structure.
  • Gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), or a nitride semiconductor (group III nitride semiconductor) mainly composed of a mixed crystal thereof is a wide band gap semiconductor and has a breakdown electric field. It is large and has a higher saturation drift velocity of electrons than a silicon-based semiconductor or a gallium arsenide (GaAs) -based compound semiconductor. For this reason, high electron mobility can be obtained and a high breakdown voltage can be achieved.
  • FIG. 12 shows a cross-sectional structure of a conventional field effect transistor (HFET) having a heterostructure made of AlGaN / GaN (see, for example, Patent Document 1).
  • HFET field effect transistor
  • the HFET using the nitride semiconductor according to the first conventional example has a low temperature buffer layer 102 made of GaN grown on a substrate 101 at a low temperature, and a high resistance buffer layer made of GaN or AlGaN. 103, an undoped GaN layer 105, and an undoped AlGaN layer 106 are sequentially formed. On the undoped AlGaN layer 106, a source electrode 108 and a drain electrode 110 made of a Ti layer and an Al layer, respectively, are formed spaced apart from each other.
  • a gate electrode 109 made of a Ni layer, a Pt layer, and an Au layer is formed in the region between the source electrode 108 and the drain electrode 110 on the undoped AlGaN layer 106.
  • a passivation film made of silicon nitride (SiN) is formed so as to cover the undoped AlGaN layer 106 including each electrode.
  • a two-dimensional electron gas generated at the interface between the undoped AlGaN layer 106 and the undoped GaN layer 105 is used as a channel.
  • a predetermined voltage is applied between the source electrode 108 and the drain electrode 110
  • electrons in the channel move from the source electrode 108 toward the drain electrode 110.
  • the voltage (bias) applied to the gate electrode 109 controls the voltage (bias) applied to the gate electrode 109 and changing the thickness of the depletion layer immediately below the gate electrode 109, electrons moving from the source electrode 108 to the drain electrode 110, that is, drain current Can be controlled.
  • the carbon concentration of the high resistance buffer layer 103 is set to 10 17 / cm ⁇ 3 or more and 10 20 / cm ⁇ 3 or less, and the thickness from the two-dimensional electron gas layer to the high resistance buffer layer 103 (hereinafter referred to as channel layer). It is described that the current collapse value is at a level where there is no practical problem if it is 0.05 ⁇ m or more. On the other hand, if the carbon concentration of the high-resistance buffer layer 103 is set to 10 17 / cm ⁇ 3 or more and the thickness of the channel layer is set to 1 ⁇ m or less, a withstand voltage of 400 V or more required for a commercial power supply can be secured. Yes.
  • the current collapse is defined by measurement by voltage sweep in the on state, and the lower limit value of the thickness of the channel layer is set.
  • the high resistance buffer layer having a high carbon concentration approaches the channel layer as disclosed in Patent Document 1, so that the current collapse suppressing effect is deteriorated. Problem arises.
  • an object of the present invention is to realize a field effect transistor capable of suppressing current collapse and reducing lateral leakage current in a nitride semiconductor device.
  • the present invention provides a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer in which nitride semiconductor devices are sequentially formed on a substrate.
  • a fourth nitride semiconductor layer, a channel in which carriers are accumulated is formed in the vicinity of the interface between the third nitride semiconductor layer and the fourth nitride semiconductor layer, and the second nitride semiconductor layer includes:
  • the band gap is larger than that of the third nitride semiconductor layer, and the first nitride semiconductor layer has a band gap equal to or larger than the band gap of the second nitride semiconductor layer, and the second nitride semiconductor layer.
  • a higher concentration of carbon is introduced than the nitride semiconductor layer.
  • the third nitride semiconductor layer is directed to the second nitride semiconductor layer. Electrons are unlikely to reach the second nitride semiconductor layer and the first nitride semiconductor layer due to the difference in band gap between the third nitride semiconductor layer and the second nitride semiconductor layer. Further, since the second nitride semiconductor layer has a carbon concentration lower than that of the first nitride semiconductor layer, electrons are not easily trapped similarly to the third nitride semiconductor layer, so that the power collapse is hardly increased. Become.
  • the band gap of the first nitride semiconductor layer is equal to or larger than the band gap of the second nitride semiconductor layer, the first nitride semiconductor layer, the second nitride semiconductor layer, The generation of two-dimensional electron gas due to spontaneous polarization or piezo polarization at the interface can be suppressed. Furthermore, since the first nitride semiconductor layer has a higher carbon concentration than the second nitride semiconductor layer, the resistance of the first nitride semiconductor layer increases, and the breakdown voltage in the nitride semiconductor device of the present invention is increased. Will improve.
  • the first nitride semiconductor layer and the second nitride semiconductor layer preferably contain aluminum in the composition.
  • the band gap of the first nitride semiconductor layer and the second nitride semiconductor layer can be easily made larger than the band gap of the third nitride semiconductor layer.
  • the fourth nitride semiconductor layer contains aluminum having a higher composition ratio than the first nitride semiconductor layer.
  • the nitride semiconductor device of the present invention includes a source electrode and a drain electrode formed on the fourth nitride semiconductor layer and spaced from each other, and a source electrode and a drain electrode on the fourth nitride semiconductor layer. And a gate electrode formed in a region between them.
  • the nitride semiconductor device of the present invention may further include a p-type fifth nitride semiconductor layer formed between the fourth nitride semiconductor layer and the gate electrode.
  • the nitride semiconductor device of the present invention may further include an insulating film formed between the fourth nitride semiconductor layer and the gate electrode.
  • a nitride semiconductor device that achieves both a reduction in lateral leakage current and a suppression of current collapse can be realized.
  • FIG. 1 is a schematic cross-sectional view showing a nitride semiconductor device according to the first embodiment of the present invention.
  • FIGS. 2A and 2B are energy band diagrams in the nitride semiconductor device according to the first embodiment of the present invention, and FIG. 2A is a vertical energy band diagram of the gate region.
  • FIG. 2B is an energy band diagram in the vertical direction between the gate region and the source region.
  • FIG. 3A to FIG. 3E are schematic cross-sectional views in order of steps showing the method for manufacturing the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view showing a nitride semiconductor device according to a second conventional example.
  • FIG. 5 is a graph showing the relationship between the leakage current and the Ron ratio in the nitride semiconductor device according to the first embodiment of the present invention as a comparative example.
  • FIG. 6 is a graph showing SIMS measurement results in the nitride semiconductor device according to the second conventional example.
  • FIG. 7 is a graph showing SIMS measurement results in the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a schematic cross-sectional view showing a nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 9A to FIG. 9C are schematic cross-sectional views in order of steps showing a method for manufacturing a nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 9A to FIG. 9C are schematic cross-sectional views in order of steps showing a method for manufacturing a nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view showing a nitride semiconductor device according to the third embodiment of the present invention.
  • FIG. 11A to FIG. 11D are schematic cross-sectional views in order of steps showing a method for manufacturing a nitride semiconductor device according to the third embodiment of the present invention.
  • FIG. 12 is a schematic cross-sectional view showing a nitride semiconductor device according to a first conventional example.
  • the heterojunction field effect transistor (HFET) includes a buffer layer 2 made of a nitride semiconductor and a first nitride, which are sequentially formed on the main surface of a substrate 1.
  • the semiconductor layer 3 includes a second nitride semiconductor layer 4, a third nitride semiconductor layer 5, and a fourth nitride semiconductor layer 6.
  • a control layer 12 made of p-type GaN is formed on the fourth nitride semiconductor layer 6, and a contact layer 13 made of high-concentration p-type GaN is formed on the control layer 12.
  • a gate electrode 9 which is an ohmic electrode is formed on the contact layer 13. Further, on both sides of the control layer 12 in the gate length direction on the fourth nitride semiconductor layer 6, ohmic electrodes with the fourth nitride semiconductor layer 6 are respectively provided in regions spaced from the control layer 12. A certain source electrode 8 and drain electrode 10 are formed.
  • FIG. 2A shows an energy band in the vertical direction (depth direction of the substrate) of the gate region in the HFET according to the first embodiment.
  • the conduction band (E c) is generated due to charges generated by spontaneous polarization and piezoelectric polarization at the interface between the third nitride semiconductor layer 5 and the fourth nitride semiconductor layer 6. ) Is formed in the groove.
  • the presence of the control layer 12 in the gate region raises the energy levels of the third nitride semiconductor layer 5 and the fourth nitride semiconductor layer 6.
  • the gate electrode When no bias is applied, two-dimensional electron gas is not generated in the gate region.
  • the HFET according to the first embodiment is in a normally-off state.
  • the control layer 12 does not exist in a region excluding the gate region, for example, a region between the gate region and the source region, the two-dimensional electron gas 7 is formed. Due to the above characteristics, when a positive bias is applied to the gate electrode 9, a large current can flow between the source and the drain.
  • the substrate 1 is capable of crystal growth such as sapphire (single crystal Al 2 O 3 ), silicon (Si), silicon carbide (SiC), gallium nitride (GaN), aluminum nitride (AlN), or graphite (C). Any substrate may be used as long as the substrate is made of a material capable of crystal growth of a nitride semiconductor having a good surface and good crystal quality. Moreover, in order to improve crystal quality, the board
  • the buffer layer 2 formed on the main surface of the substrate 1 may be made of a nitride semiconductor that can inherit the crystal information of the material appearing on the main surface of the substrate 1.
  • a single layer structure or a multilayer structure made of AlGaN is used. Can be used.
  • the buffer layer 2 may include a layer having an effect of relieving stress inherent in each nitride semiconductor layer on the silicon substrate as the buffer layer. Good.
  • the buffer layer has, for example, a single layer structure made of AlGaN, more preferably a multilayer structure that relieves stress. Examples of the multilayer structure that relieves stress include a superlattice structure including a plurality of AlGaN layers having different compositions.
  • the first nitride semiconductor layer 3 formed on the buffer layer 2 is a layer composed of a compound made of Al x Ga 1-x N (where 0 ⁇ x ⁇ 1).
  • the resistance of the first nitride semiconductor layer 3 is increased, and the breakdown voltage of the HFET can be improved.
  • the third nitride semiconductor layer 5 formed on the second nitride semiconductor layer 4 includes In x Al y Ga 1-xy N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the third nitride semiconductor layer 5 has a smaller band gap than the second nitride semiconductor layer 4.
  • the interface between the third nitride semiconductor layer 5 and the second nitride semiconductor layer 4 has a band gap difference, but may be changed steeply or may be changed gradually.
  • the band gap may be changed stepwise by a plurality of layers corresponding to the respective band gaps of the third nitride semiconductor layer 5 and the second nitride semiconductor layer 4.
  • the fourth nitride semiconductor layer 6 formed on the third nitride semiconductor layer 5 is composed of In x Al y Ga 1-xy N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the third nitride semiconductor layer 5 is a semiconductor having a smaller band gap than the fourth nitride semiconductor layer 6, and the third nitride semiconductor layer 5 and the fourth nitride semiconductor are caused by spontaneous polarization and piezoelectric polarization.
  • a two-dimensional electron gas (2DEG) 7 is formed at the interface with the layer 6.
  • the Al composition in the fourth nitride semiconductor layer is preferably about 0.1 to 0.5.
  • the third nitride semiconductor layer 5 is desirably a low dopant in order to increase the mobility of electrons, and the mobility is increased when carriers are present at a high voltage.
  • the semiconductor layer 5 is a low resistance layer. In the case where the third nitride semiconductor layer 5 is thick, when a high voltage is applied to the electrodes, a lateral leakage current is generated.
  • a buffer layer 2 and a first nitride semiconductor layer 3 each made of a nitride semiconductor are formed on a substrate 1 made of, for example, high resistance silicon.
  • the second nitride semiconductor layer 4, the third nitride semiconductor layer 5, the fourth nitride semiconductor layer 6, the control layer 12 and the contact layer 13 are grown sequentially.
  • the main surface of the substrate 1 made of silicon is washed with buffered hydrofluoric acid to remove the natural oxide film on the main surface, and then the substrate 1 is put into a crystal growth apparatus.
  • the crystal growth apparatus is preferably an apparatus capable of growing a high-quality nitride semiconductor, such as molecular beam epitaxy (MBE), metal-organic vapor phase epitaxy (MOVPE), or MOCVD: metal-organic.
  • MBE molecular beam epitaxy
  • MOVPE metal-organic vapor phase epitaxy
  • MOCVD metal-organic.
  • a chemical vapor deposition (HVPE) method or a hydride vapor phase epitaxy (HVPE) method can be used.
  • HVPE chemical vapor deposition
  • HVPE hydride vapor phase epitaxy
  • the surface of the substrate 1 is subjected to high-temperature thermal cleaning in an atmosphere of ammonia (NH 3 ) or hydrogen (H 2 ) or nitrogen (N 2 ) that does not contain an organic metal. Do. Subsequently, a first aluminum nitride layer having a high carbon concentration is formed by supplying trimethylaluminum (TMA) and ammonia gas. At this time, the carbon concentration can be increased by appropriately adjusting the value of the V / III ratio, which is the ratio of the Group V (nitrogen) material to the Group III material during growth.
  • TMA trimethylaluminum
  • the first aluminum nitride layer is formed to a predetermined thickness, and then the second aluminum nitride layer having a low carbon concentration is formed by appropriately adjusting the value of the V / III ratio higher than that in the above case. .
  • an AlGaN layer having a high carbon concentration is formed by appropriately adjusting the value of the V / III ratio. Since the AlGaN layer can be increased in resistance by increasing the carbon concentration, the breakdown voltage of the HFET can be increased.
  • a superlattice structure composed of an AlGaN layer and an AlN layer having an average Al composition lower than that of the AlGaN layer is formed on the AlGaN layer.
  • stress in the upper nitride semiconductor layer can be relieved, so that there is an effect that warpage and cracks of each nitride semiconductor layer can be reduced.
  • an AlGaN layer having a high carbon concentration is formed on the buffer layer 2 as the first nitride semiconductor layer 3 by appropriately adjusting the value of the V / III ratio.
  • an undoped AlGaN layer having a low carbon concentration is formed on the first nitride semiconductor layer 3 as the second nitride semiconductor layer 4 by appropriately adjusting the value of the V / III ratio.
  • the Al composition in the first nitride semiconductor layer 3 is preferably lower than the average Al composition in the superlattice structure and equal to or higher than the Al composition in the second nitride semiconductor layer 4.
  • an undoped GaN layer having a low carbon concentration is formed on the second nitride semiconductor layer 4 as the third nitride semiconductor layer 5 by appropriately adjusting the value of the V / III ratio.
  • an undoped AlGaN layer having a low carbon concentration is formed on the third nitride semiconductor layer 5 as the fourth nitride semiconductor layer 6 by appropriately adjusting the value of the V / III ratio.
  • Mg is doped on the fourth nitride semiconductor layer 6 using, for example, biscyclopentadienylmagnesium (Cp 2 Mg) as a p-type dopant source as the control layer 12 to form p-type.
  • Cp 2 Mg biscyclopentadienylmagnesium
  • a p-type GaN layer doped with Mg at a higher concentration than the p-type GaN layer is formed on the control layer 12 as the contact layer 13.
  • the substrate 1 is taken out from the crystal growth apparatus.
  • the carbon concentration of each layer can be adjusted by lowering the value of the V / III ratio or by forming the film at a low temperature of about 500 ° C. to 1000 ° C. There is a way to increase the carbon concentration. There is also a method of actively doping carbon using a carbon source such as carbon tetrabromide (CBr 4 ), ethane (CH 4 ), or methane (C 2 H 6 ).
  • a carbon source such as carbon tetrabromide (CBr 4 ), ethane (CH 4 ), or methane (C 2 H 6 ).
  • a first resist film (not shown) for masking the gate electrode formation region is formed by patterning on the contact layer 13 by lithography. Subsequently, using a dry etching apparatus, a gas such as boron trichloride (BCl 3 ) or chlorine (Cl 2 ) is used to remove the upper portions of the contact layer 13 and the control layer 12 using the first resist film as a mask. The fourth nitride semiconductor layer 6 is exposed. Thereafter, the first resist film is removed.
  • a gas such as boron trichloride (BCl 3 ) or chlorine (Cl 2 )
  • the insulating film 11 is entirely formed on the contact layer 13 including the exposed fourth nitride semiconductor layer 6 by using a plasma CVD apparatus or the like.
  • a second resist film (not shown) having an opening on the insulating film 11 on the upper side of each of the source electrode and drain electrode formation regions by lithography. ) Is formed by patterning. Thereafter, the insulating film 11 is selectively removed by a dry etching apparatus using the second resist film as a mask. Subsequently, an ohmic electrode metal film is formed on the second resist film including the fourth nitride semiconductor layer 6 exposed from the second resist film by a vapor deposition apparatus. Thereafter, unnecessary portions of the second resist film and the ohmic electrode metal film thereon are removed by a lift-off method, thereby forming the source electrode 8 and the drain electrode 10.
  • a third resist film (not shown) having an opening in the upper portion of the gate electrode formation region is patterned on the insulating film 11 by lithography. Form. Thereafter, the insulating film 11 is selectively removed by a dry etching apparatus using the third resist film as a mask. Subsequently, a metal film for a p-side ohmic electrode is formed on the third resist film including the contact layer 13 exposed from the third resist film by a vapor deposition apparatus. Thereafter, the gate electrode 9 is formed by removing unnecessary portions of the third resist film and the metal film for the p-side ohmic electrode thereon by a lift-off method.
  • the heterojunction field effect transistor (HFET) shown in the first embodiment can be formed.
  • the device characteristics of the HFET according to the second conventional example shown in FIG. 4 are compared with the device characteristics of the HFET according to the first embodiment.
  • the HFET shown in FIG. 4 is described in Patent Document 2.
  • the third nitride semiconductor layer 5 is formed on the first nitride semiconductor layer 3, and the second nitride semiconductor layer 4. Does not have.
  • the leakage current in the lateral direction (direction parallel to the main surface of the substrate)
  • the current between the source and drain when the gate voltage is 0 V and the drain voltage is 550 V is measured.
  • the gate voltage is set to 0 V
  • the drain voltage is applied to 250 V
  • the on-resistance immediately after the 4.5 V gate voltage is applied is measured to evaluate the ratio of the on-resistance during DC operation. . It can be determined that the larger the on-resistance ratio, the greater the influence of current collapse.
  • Fig. 5 shows the evaluation results of the leakage current between the source and drain and the value of the on-resistance ratio.
  • the film thickness of the third nitride semiconductor in the HFET according to the first embodiment, the HFET according to the second conventional example, and the HFET according to the second conventional example is increased 1.5 times.
  • HFET the HFET according to the first embodiment has a reduced source-drain leakage current and an on-resistance ratio and improved characteristics compared to the HFET according to the second conventional example. I understand that.
  • the HFET in which the film thickness of the third nitride semiconductor in the HFET according to the second conventional example is 1.5 times lower than the HFET according to the second conventional example, but the on-resistance ratio is reduced. It can be seen that the value of the leakage current between the source and the drain is increased, and the two have a trade-off relationship.
  • FIG. 6 shows the measurement results of SIMS (secondary ion mass spectrometry) in the HFET according to the second conventional example.
  • SIMS secondary ion mass spectrometry
  • the carbon concentration in the third nitride semiconductor layer 5 made of GaN is about the limit of measurement (about 1 ⁇ 10 16 / cm 3 ), and the first nitride semiconductor layer 3 made of AlGaN. It can be seen that the carbon concentration of is 7 ⁇ 10 18 / cm 3 . That is, the resistance of the first nitride semiconductor layer 3 according to the second conventional example is increased by this carbon.
  • FIG. 7 shows the SIMS measurement results in the HFET according to the first embodiment.
  • the third nitride semiconductor layer 5 made of GaN and the second nitride semiconductor layer 4 made of AlGaN both have a carbon concentration that is about the limit of measurement, and the first nitride made of AlGaN.
  • the semiconductor layer 3 has a carbon concentration of 7 ⁇ 10 18 / cm 3 equivalent to that of the conventional structure.
  • the conventional structure and the first embodiment are both the same in the depth direction of the first nitride semiconductor layer 3 which is a high carbon concentration layer, the conventional structure is the same as that of the first embodiment. It can be seen that the leakage current between the source and the drain is reduced and the current collapse can be suppressed.
  • the nitride semiconductor device is a high electron mobility transistor (HEMT: High Electron Mobility Transistor), for example, on the main surface of the substrate 1 made of high-resistance silicon.
  • HEMT High Electron Mobility Transistor
  • a second nitride semiconductor layer 4 and an active layer are formed with the buffer layer 2 and the first nitride semiconductor layer 3 interposed therebetween.
  • the active layer includes a third nitride semiconductor layer 5 and a fourth nitride semiconductor layer 6 that are sequentially formed on the second nitride semiconductor layer 4.
  • a gate electrode 9 that is a Schottky electrode and a source electrode 8 and a drain electrode 10 that are ohmic electrodes are formed on both sides of the gate electrode 9. Has been.
  • a buffer layer 2 made of a nitride semiconductor and a first nitride are formed on a substrate 1 using a crystal growth apparatus such as an MOCVD apparatus as in the first embodiment.
  • the nitride semiconductor layer 3, the second nitride semiconductor layer 4, the third nitride semiconductor layer 5, and the fourth nitride semiconductor layer 6 are grown sequentially.
  • a first resist having an opening on the fourth nitride semiconductor layer 6 on the upper side of each formation region of the source electrode and the drain electrode by lithography A film (not shown) is formed by patterning.
  • an ohmic electrode metal film is formed on the first resist film including the fourth nitride semiconductor layer 6 exposed from the first resist film by a vapor deposition apparatus.
  • unnecessary portions of the first resist film and the ohmic electrode metal film thereon are removed by a lift-off method to form the source electrode 8 and the drain electrode 10.
  • the ohmic electrode metal film for example, titanium (Ti) and aluminum (Al) can be used.
  • a second resist film (not shown) having an opening on the upper portion of the gate electrode formation region on the fourth nitride semiconductor layer 6 by lithography. ) Is formed by patterning. Subsequently, a platinum (Pt) film and a gold film that are Schottky electrode metal films are formed on the second resist film including the fourth nitride semiconductor layer 6 exposed from the second resist film by a vapor deposition apparatus. (Au) films are sequentially formed. Thereafter, the gate electrode 9 is formed by removing unnecessary portions of the second resist film and the Schottky electrode metal film thereon by a lift-off method.
  • the HEMT according to the second embodiment can be formed by the above manufacturing method.
  • the band gap between the first nitride semiconductor layer 3 and the third nitride semiconductor layer 5 is larger than that of the third nitride semiconductor layer 5, and the first Since the second nitride semiconductor layer 4 having a carbon concentration lower than that of the first nitride semiconductor layer 3 is formed, the current collapse is suppressed and the lateral leakage current is reduced as in the HFET according to the first embodiment. Can be reduced.
  • the nitride semiconductor device according to the third embodiment is a metal-insulator-semiconductor (MIS) type heterojunction field effect transistor (HFET) having a gate insulating film. is there.
  • MIS metal-insulator-semiconductor
  • HFET heterojunction field effect transistor
  • the buffer layer 2, the first nitride semiconductor layer 3, the second nitride semiconductor layer 4, the third nitride semiconductor layer 5, and the like are formed on the main surface of the substrate 1 made of high resistance silicon, for example.
  • a fourth nitride semiconductor layer 6 is sequentially formed.
  • a source electrode 8 and a drain electrode 10 which are ohmic electrodes are formed with a space therebetween. Further, a gate insulating film 14 is formed on the fourth nitride semiconductor layer 6 and in a region between the source electrode 8 and the drain electrode 10, and the gate electrode 9 is formed on the gate insulating film 14. Is formed.
  • silicon nitride (SiN) or silicon oxide (SiO 2 ) can be used as a material for forming the gate insulating film 14.
  • the MIS type HFET according to the third embodiment is provided with the gate insulating film 14 between the gate electrode and the fourth nitride semiconductor layer 6. As a result, a high-density sheet carrier can be induced.
  • a buffer layer 2 made of a nitride semiconductor and a first nitride are formed on a substrate 1 using a crystal growth apparatus such as an MOCVD apparatus as in the second embodiment.
  • the nitride semiconductor layer 3, the second nitride semiconductor layer 4, the third nitride semiconductor layer 5, and the fourth nitride semiconductor layer 6 are grown sequentially.
  • a gate insulating film 14 is formed on the fourth nitride semiconductor layer 6 using a plasma CVD apparatus or the like.
  • the gate insulating film 14 is preferably made of silicon oxide or silicon nitride, and preferably has few defects at the interface with the fourth nitride semiconductor layer 6. Further, the gate insulating film 14 may be continuously formed on the fourth nitride semiconductor layer 6 in the crystal growth apparatus.
  • a first resist film (not shown) having an opening on the gate insulating film 14 on the upper side of each source electrode and drain electrode formation region is formed by lithography. ) Is patterned. Thereafter, the gate insulating film 14 is selectively removed by a dry etching apparatus using the first resist film as a mask.
  • an ohmic electrode metal film is formed on the first resist film including the fourth nitride semiconductor layer 6 exposed from the first resist film by a vapor deposition apparatus. To do. Thereafter, unnecessary portions of the first resist film and the ohmic electrode metal film thereon are removed by a lift-off method to form the source electrode 8 and the drain electrode 10.
  • the ohmic electrode metal film for example, titanium (Ti) and aluminum (Al) can be used.
  • a second resist film (not shown) having an opening in the upper portion of the gate electrode formation region is patterned on the gate insulating film 14 by lithography. Form. Thereafter, a metal film for Schottky electrodes is formed on the second resist film including the gate insulating film 14 exposed from the second resist film by a vapor deposition apparatus. After that, the gate electrode 9 is formed by removing unnecessary portions of the second resist film and the Schottky electrode metal film thereon by a lift-off method. Platinum (Pt) and gold (Au) can be used for the Schottky electrode metal film.
  • the MIS type HFET according to the third embodiment can be formed by the above manufacturing method.
  • the band gap is larger between the first nitride semiconductor layer 3 and the third nitride semiconductor layer 5 than the third nitride semiconductor layer 5, Further, since the second nitride semiconductor layer 4 having a carbon concentration lower than that of the first nitride semiconductor layer 3 is formed, the current collapse is suppressed and the lateral direction is reduced in the same manner as the HFET according to the first embodiment. Leakage current can be reduced.
  • the nitride semiconductor device according to the present invention can suppress current collapse and reduce lateral leakage current, and is useful as a field effect transistor such as HFET and HEMT.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

　窒化物半導体装置は、基板１の上に順次形成された、第１の窒化物半導体層（３）、第２の窒化物半導体層（４）、第３の窒化物半導体層（５）及び第４の窒化物半導体層（６）を有している。第３の窒化物半導体層（５）における第４の窒化物半導体層（６）との界面の近傍にキャリアが蓄積されたチャネルが形成される。第２の窒化物半導体層（４）は、第３の窒化物半導体層（５）よりもバンドギャップが大きい。第１の窒化物半導体層（３）は、そのバンドギャップが第２の窒化物半導体層（４）のバンドギャップと同等かそれよりも大きく、且つ、第２の窒化物半導体層（４）よりも高濃度の炭素が導入されている。

Description

窒化物半導体装置
　本発明は、窒化物半導体装置に関し、特にトランジスタ構造を有する窒化物半導体装置に関する。
　窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）若しくは窒化インジウム（ＩｎＮ）又はそれらの混晶を主成分とする窒化物半導体（III族窒化物半導体）は、ワイドバンドギャップ半導体であり、絶縁破壊電界が大きく、また、シリコン系半導体又はガリウム砒素（ＧａＡｓ）系の化合物半導体と比べて電子の飽和ドリフト速度が大きい。このため、高い電子移動度を得られると共に、高耐圧化が可能である。さらに、面方位の（０００１）面を主面とする窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）等とのヘテロ界面には、自発分極及びピエゾ分極により電荷が生じる。ヘテロ界面におけるシートキャリア濃度は、これら分極の効果によって、特にドーピングを行わなくても１×１０１３ｃｍ－２以上となる。このため、ヘテロ界面における２次元電子ガス（２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：２ＤＥＧ）を利用して、電流密度が大きいヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ-ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）を実現することができる。
　図１２に、ＡｌＧａＮ／ＧａＮからなるヘテロ構造を有する従来の電界効果型トランジスタ（ＨＦＥＴ）の断面構成を示す（例えば、特許文献１を参照。）。
　図１２に示すように、第１の従来例に係る窒化物半導体を用いたＨＦＥＴは、基板１０１の上に、低温で成長したＧａＮからなる低温バッファ層１０２、ＧａＮ又はＡｌＧａＮからなる高抵抗バッファ層１０３、アンドープＧａＮ層１０５及びアンドープＡｌＧａＮ層１０６が順次形成されている。アンドープＡｌＧａＮ層１０６の上には、それぞれＴｉ層及びＡｌ層からなるソース電極１０８及びドレイン電極１１０が互いに間隔をおいて形成されている。アンドープＡｌＧａＮ層１０６の上におけるソース電極１０８及びドレイン電極１１０の間の領域には、Ｎｉ層、Ｐｔ層及びＡｕ層からなるゲート電極１０９が形成されている。また、図示はしていないが、各電極を含めアンドープＡｌＧａＮ層１０６を覆うように、窒化シリコン（ＳｉＮ）からなるパシベーション膜が形成されている。
　このような構造を持つＨＦＥＴは、アンドープＡｌＧａＮ層１０６とアンドープＧａＮ層１０５との界面に生成する２次元電子ガスがチャネルとして利用される。例えば、ソース電極１０８とドレイン電極１１０との間に所定の電圧を印加すると、チャネル内の電子がソース電極１０８からドレイン電極１１０に向かって移動する。このとき、ゲート電極１０９に加える電圧（バイアス）を制御して、該ゲート電極１０９の直下の空乏層の厚さを変化させることにより、ソース電極１０８からドレイン電極１１０へ移動する電子、すなわちドレイン電流を制御することが可能となる。
　窒化物半導体を用いたＨＦＥＴにおいては、電流コラプスと呼ばれる現象が観測され、デバイスの動作時に問題を引き起こすことが知られている。電流コラプスは、例えばゲートをオフにしている間は、ソース・ドレイン間及びドレイン・基板間等に強い電界が印加され、その後、ゲート電極１０９をオンにしても、ソース・ドレイン間のチャネル電流が減少し、オン抵抗が増大するという現象として観測される。特許文献１においては、オン状態におけるソース・ドレイン間の電圧を０Ｖ～１０Ｖ及び０Ｖ～３０Ｖで掃引し、得られる電流値の比の値を電流コラプス値と定義している。また、高抵抗バッファ層１０３の炭素濃度を１０１７／ｃｍ－３以上且つ１０２０／ｃｍ－３以下とし、さらに、２次元電子ガス層から高抵抗バッファ層１０３までの厚さ（以下、チャネル層と呼ぶ）を０．０５μｍ以上とすれば、電流コラプスの値は実用上問題がないレベルとなることを記載している。一方、高抵抗バッファ層１０３の炭素濃度を１０１７／ｃｍ－３以上とし、チャネル層の厚さを１μｍ以下とすれば、商用電源の場合に必要とされる耐圧４００Ｖ以上も確保できるとされている。
特開２００７－２５１１４４号公報 特開２００６－３３９５６１号公報
　前記の従来例は、電流コラプスをオン状態での電圧掃引による測定により定義し、チャネル層の厚さの下限値等を設定している。
　しかしながら、前記の従来例においては、炭素濃度が低いチャネル層を厚くすると、横方向（基板の主面に平行な方向）のリーク電流が増加してしまうため、消費電力が上昇し、且つ信頼性が悪化するという問題が生じる。
　また、横方向のリーク電流を抑えるためにチャネル層を薄くすると、特許文献１にあるように、炭素濃度が高い高抵抗バッファ層がチャネル層に近づくことになるため、電流コラプスの抑制効果が劣化するという問題が生じる。
　すなわち、前記従来のＨＦＥＴは、リーク電流の低減と電流コラプスの低減との両立が困難である。
　本発明は、前記の問題に鑑み、窒化物半導体装置において、電流コラプスを抑制し、且つ横方向のリーク電流を低減できる電界効果トランジスタを実現できるようにすることを目的とする。
　前記の目的を達成するため、本発明は、窒化物半導体装置を、基板の上に順次形成された、第１の窒化物半導体層、第２の窒化物半導体層、第３の窒化物半導体層及び第４の窒化物半導体層を備え、第３の窒化物半導体層における第４の窒化物半導体層との界面の近傍にキャリアが蓄積されたチャネルが形成され、第２の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップが大きく、第１の窒化物半導体層は、そのバンドギャップが第２の窒化物半導体層のバンドギャップと同等かそれよりも大きく、且つ、第２の窒化物半導体層よりも高濃度の炭素が導入されている構成とする。
　本発明の窒化物半導体装置によると、第２の窒化物半導体層は第３の窒化物半導体層よりもバンドギャップが大きいため、第３の窒化物半導体層から第２の窒化物半導体層に向かう電子は、第３の窒化物半導体層と第２の窒化物半導体層との間のバンドギャップの差によって、第２の窒化物半導体層及び第１の窒化物半導体層に到達しにくくなる。また、第２の窒化物半導体層は、第１の窒化物半導体層と比べて炭素濃度が低いため、第３の窒化物半導体層と同様に電子がトラップされにくいので、電力コラプスが増大しにくくなる。また、第１の窒化物半導体層は、そのバンドギャップが第２の窒化物半導体層のバンドギャップと同等かそれよりも大きいため、第１の窒化物半導体層と第２の窒化物半導体層との界面での自発分極又はピエゾ分極による２次元電子ガスの発生を抑えることができる。さらに、第１の窒化物半導体層は、第２の窒化物半導体層と比べて炭素濃度が高いため、第１の窒化物半導体層の抵抗が上昇して、本発明の窒化物半導体装置における耐圧が向上する。
　本発明の窒化物半導体装置において、第１の窒化物半導体層及び第２の窒化物半導体層は、組成にアルミニウムを含むことが好ましい。
　このようにすると、第１の窒化物半導体層及び第２の窒化物半導体層のバンドギャップを第３の窒化物半導体層のバンドギャップよりも容易に大きくすることができる。
　この場合に、第４の窒化物半導体層は、第１の窒化物半導体層よりも高い組成比のアルミニウムを含むことが好ましい。
　このようにすると、第３の窒化物半導体層における第４の窒化物半導体層との界面の近傍に、２次元電子ガスを確実に生成することができる。
　本発明の窒化物半導体装置は、第４の窒化物半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、第４の窒化物半導体層の上におけるソース電極及びドレイン電極の間の領域に形成されたゲート電極とをさらに備えていてもよい。
　この場合に、本発明の窒化物半導体装置は、第４の窒化物半導体層とゲート電極との間に形成されたｐ型の第５の窒化物半導体層をさらに備えていてもよい。
　またこの場合に、本発明の窒化物半導体装置は、第４の窒化物半導体層とゲート電極との間に形成された絶縁膜をさらに備えていてもよい。
　本発明に係る半導体装置によると、横方向のリーク電流の低減と、電流コラプスの抑制とを両立した窒化物半導体装置を実現することができる。
図１は本発明の第１の実施形態に係る窒化物半導体装置を示す模式的な断面図である。 図２（ａ）及び図２（ｂ）は本発明の第１の実施形態に係る窒化物半導体装置におけるエネルギーバンド図を示し、図２（ａ）はゲート領域の縦方向のエネルギーバンド図であり、図２（ｂ）はゲート領域とソース領域との間の縦方向のエネルギーバンド図である。 図３（ａ）～図３（ｅ）は本発明の第１の実施形態に係る窒化物半導体装置の製造方法を示す工程順の模式的な断面図である。 図４は第２の従来例に係る窒化物半導体装置を示す模式的な断面図である。 図５は本発明の第１の実施形態に係る窒化物半導体装置におけるリーク電流とＲｏｎ比との関係を第２の従来例を比較例として示すグラフである。 図６は第２の従来例に係る窒化物半導体装置におけるＳＩＭＳの測定結果を示すグラフである。 図７は本発明の第１の実施形態に係る窒化物半導体装置におけるＳＩＭＳの測定結果を示すグラフである。 図８は本発明の第２の実施形態に係る窒化物半導体装置を示す模式的な断面図である。 図９（ａ）～図９（ｃ）は本発明の第２の実施形態に係る窒化物半導体装置の製造方法を示す工程順の模式的な断面図である。 図１０は本発明の第３の実施形態に係る窒化物半導体装置を示す模式的な断面図である。 図１１（ａ）～図１１（ｄ）は本発明の第３の実施形態に係る窒化物半導体装置の製造方法を示す工程順の模式的な断面図である。 図１２は第１の従来例に係る窒化物半導体装置を示す模式的な断面図である。
　（第１の実施形態）
　本発明の第１の実施形態について図１及び図２を参照しながら説明する。
　図１に示すように、第１の実施形態に係るヘテロ接合電界効果トランジスタ（ＨＦＥＴ）は、基板１の主面上に順次形成された、窒化物半導体からなるバッファ層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５及び第４の窒化物半導体層６を有している。第４の窒化物半導体層６の上には、ｐ型ＧａＮからなるコントロール層１２が形成され、該コントロール層１２の上には、高濃度ｐ型ＧａＮからなるコンタクト層１３が形成されている。
　コンタクト層１３の上には、オーミック電極であるゲート電極９が形成されている。また、第４の窒化物半導体層６の上におけるコントロール層１２のゲート長方向の両側には、コントロール層１２から間隔をおいた領域に、それぞれ第４の窒化物半導体層６とのオーミック電極であるソース電極８及びドレイン電極１０が形成されている。
　図２（ａ）に、第１の実施形態に係るＨＦＥＴにおけるゲート領域の縦方向（基板の深さ方向）のエネルギーバンドを示す。
　図２（ａ）に示すように、第３の窒化物半導体層５と第４の窒化物半導体層６との界面において、自発分極及びピエゾ分極により生じた電荷のために、伝導帯（Ｅｃ）に溝（窪み）が形成される。しかし、ゲート領域には、コントロール層１２が存在することによって、第３の窒化物半導体層５と第４の窒化物半導体層６とのエネルギーレベルが引き上げられる。このため、第３の窒化物半導体層５と第４の窒化物半導体層６との界面における伝導帯（Ｅｃ）の溝がフェルミレベル（Ｅｆ）よりも高い位置となるので、ゲート電極にバイアスを印加していない状態では、ゲート領域に２次元電子ガスが発生することがない。これにより、第１の実施形態に係るＨＦＥＴはノーマリオフ状態となる。
　一方、図２（ｂ）に示すように、ゲート領域を除く領域、例えばゲート領域とソース領域との間の領域においては、コントロール層１２が存在しないため、２次元電子ガス７が形成される。以上の特性により、ゲート電極９に正バイアスを印加すると、ソース・ドレイン間に大電流を流すことが可能となる。
　なお、基板１は、サファイア（単結晶Ａｌ２Ｏ３）、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）又はグラファイト（Ｃ）等の、結晶成長が可能な表面を持ち、且つ結晶品質が良好な窒化物半導体を結晶成長できる材料からなる基板であればよい。また、結晶品質を向上させるために、基板表面又はその内部に凹凸加工が施された基板であってもよい。
　基板１の主面上に形成されるバッファ層２は、基板１の主面に現れる材料の結晶情報を引き継ぐことができる窒化物半導体を用いればよく、例えばＡｌＧａＮからなる単層構造又は多層構造を用いることができる。また、基板１にシリコン（Ｓｉ）を用いた場合に、バッファ層２には、緩衝層として、シリコン基板上の各窒化物半導体層に内在する応力を緩和する効果を有する層を含んでいてもよい。緩衝層は、例えば、ＡｌＧａＮからなる単層構造、より好ましくは応力を緩和する多層構造である。応力を緩和する多層構造には、例えば、互いに組成が異なる複数のＡｌＧａＮ層からなる超格子構造がある。超格子構造によって応力の緩和が起こり、窒化物半導体層に生じる反りを低減することができる。また、超格子構造又は多層構造の内部にバンドギャップが小さい層が含まれると、該バンドギャップが小さい層において自発分極及びピエゾ分極によって２次元電子ガス（２ＤＥＧ）が発生しやすくなる。このように、２ＤＥＧが発生すると、バッファ層２の内部でリーク電流が発生して耐圧が著しく低下する。このため、超格子構造においては、２ＤＥＧを発生させないように、バンドギャップが小さい層の抵抗値を上げる必要がある。例えば、バンドギャップが小さい層の炭素濃度を高くすることによって、その抵抗値を上げることができる。
　バッファ層２の上に形成される第１の窒化物半導体層３は、ＡｌｘＧａ１－ｘＮ（但し、０≦ｘ＜１）からなる化合物によって構成される層である。ここでは、第１の窒化物半導体層３に炭素を高濃度にドープすることにより、該第１の窒化物半導体層３の抵抗が大きくなって、ＨＦＥＴの耐圧の向上が可能となる。
　第１の窒化物半導体層３の上に形成される第２の窒化物半導体層４は、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（但し、０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）からなる化合物によって構成される。第２の窒化物半導体層４は、第３の窒化物半導体層５よりもバンドギャップが大きいことから、第３の窒化物半導体層５から基板１側へのリーク電流が低減される。また、第２の窒化物半導体層４は、ドープされる炭素濃度が低濃度であることから、電子のトラップが少なくなり、電流コラプスが低減される。なお、第１の窒化物半導体層３のバンドギャップは、第２の窒化物半導体層４のバンドギャップと同等かそれよりも大きくてもよい。
　第２の窒化物半導体層４の上に形成される第３の窒化物半導体層５は、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（但し、０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）からなる。第３の窒化物半導体層５は、第２の窒化物半導体層４よりもバンドギャップが小さい。第３の窒化物半導体層５と第２の窒化物半導体層４との界面は、バンドギャップの差が存在するが、急峻に変化させてもよく、また、緩やかに変化させてもよい。また、第３の窒化物半導体層５と第２の窒化物半導体層４とのそれぞれのバンドギャップの間に相当する複数の層によって、段階的にバンドギャップを変化させてもよい。
　第３の窒化物半導体層５の上に形成される第４の窒化物半導体層６は、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（但し、０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ≦１）からなる。第３の窒化物半導体層５は、第４の窒化物半導体層６よりもバンドギャップが小さい半導体であり、自発分極及びピエゾ分極により、第３の窒化物半導体層５と第４の窒化物半導体層６との界面において、２次元電子ガス（２ＤＥＧ）７が形成される。なお、第４の窒化物半導体層におけるＡｌ組成が０．１を下回ると、２ＤＥＧが適切に発生しない。また、Ａｌ組成が大きくなるとクラックが発生し易くなるため、第４の窒化物半導体層におけるＡｌ組成は０．１～０．５程度が望ましい。第３の窒化物半導体層５は、電子の移動度を高くするために、低ドーパントであることが望ましく、高電圧化でキャリアが存在する場合に移動度が高くなるため、第３の窒化物半導体層５は低抵抗の層となる。なお、第３の窒化物半導体層５の層厚が厚い場合は、電極に高電圧を印加すると、横方向のリーク電流が発生する。
　以下、前記のように構成された第１の実施形態に係る窒化物半導体からなるＨＦＥＴの製造方法について図３を参照しながら説明する。
　まず、図３（ａ）に示すように、結晶成長装置を用いて、例えば高抵抗シリコンよりなる基板１の上に、それぞれ窒化物半導体からなる、バッファ層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５、第４の窒化物半導体層６、コントロール層１２及びコンタクト層１３を順次成長する。
　具体的には、例えば、シリコンよりなる基板１の主面をバッファードフッ酸により洗浄して、主面上の自然酸化膜を除去し、その後、基板１を結晶成長装置に投入する。結晶成長装置は、高品質な窒化物半導体が成長できる装置が望ましく、分子線エピタキシャル成長（ＭＢＥ：molecular beam epitaxy）法、有機金属気相エピタキシャル成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy又はＭＯＣＶＤ：metal-organic chemical vapor deposition）法、又はハイドライド気相エピタキシャル成長（ＨＶＰＥ：hydride vapor phase epitaxy）法等を用いることができる。ここでは、ＭＯＣＶＤ法を例に説明する。
　表面が洗浄された基板１を結晶成長装置に投入した後、基板１の表面をアンモニア（ＮＨ３）又は有機金属を含まない水素（Ｈ２）若しくは窒素（Ｎ２）雰囲気で高温のサーマルクリーニングを行う。続いて、トリメチルアルミニウム（ＴＭＡ）及びアンモニアガスを供給することにより、高炭素濃度の第１の窒化アルミニウム層を形成する。このとき、成長時におけるIII族原料に対するＶ族（窒素）原料の比であるＶ／III比の値を適切に調整することにより、炭素濃度を高くすることができる。第１の窒化アルミニウム層を所定の厚さに形成し、その後、Ｖ／III比の値を前述の場合よりも高く適切に調整することにより、低炭素濃度の第２の窒化アルミニウム層を形成する。次に、Ｖ／III比の値を適切に調節して、炭素濃度が高いＡｌＧａＮ層を形成する。ＡｌＧａＮ層は、炭素濃度を上げることにより高抵抗化できるため、ＨＦＥＴの高耐圧化が可能となる。続いて、ＡｌＧａＮ層の上に、平均のＡｌ組成が上記のＡｌＧａＮ層よりも低いＡｌＧａＮ層及びＡｌＮ層からなる超格子構造を形成する。このように、バッファ層２に超格子構造を設けることにより、上層の窒化物半導体層における応力を緩和できるため、各窒化物半導体層の反り及びクラックを低減できるという効果を奏する。
　続いて、バッファ層２の上に、第１の窒化物半導体層３として、Ｖ／III比の値を適切に調節して、炭素濃度が高いＡｌＧａＮ層を形成する。
　続いて、第１の窒化物半導体層３の上に、第２の窒化物半導体層４として、Ｖ／III比の値を適切に調整して、炭素濃度が低いアンドープのＡｌＧａＮ層を形成する。ここで、第１の窒化物半導体層３におけるＡｌ組成は、超格子構造における平均Ａｌ組成よりも低く、第２の窒化物半導体層４におけるＡｌ組成と等しいか高いことが望ましい。
　続いて、第２の窒化物半導体層４の上に、第３の窒化物半導体層５として、Ｖ／III比の値を適切に調整して、炭素濃度が低いアンドープのＧａＮ層を形成する。
　続いて、第３の窒化物半導体層５の上に、第４の窒化物半導体層６として、Ｖ／III比の値を適切に調整して、炭素濃度が低いアンドープのＡｌＧａＮ層を形成する。
　次に、第４の窒化物半導体層６の上に、コントロール層１２として、例えばｐ型のドーパント源にビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いてＭｇのドープを行って、ｐ型ＧａＮ層を形成する。
　続いて、コントロール層１２の上に、コンタクト層１３として、ｐ型ＧａＮ層よりも高濃度にＭｇをドープしたｐ型ＧａＮ層を形成する。
　以上の各窒化物半導体層を連続して成長した後に、基板１を結晶成長装置から取り出す。
　各層の炭素濃度の調整の方法としては、Ｖ／III比の値を低くするか、５００℃～１０００℃程度の低い温度で成膜することにより、供給源である有機金属の炭素を取り込むことによって、炭素濃度を上げる方法がある。また、四臭化炭素（ＣＢｒ４）、エタン（ＣＨ４）又はメタン（Ｃ２Ｈ６）等の炭素供給源を用いて炭素を積極的にドープする方法がある。
　次に、図３（ｂ）に示すように、リソグラフィ法により、コンタクト層１３の上に、ゲート電極形成領域をマスクする第１のレジスト膜（図示せず）をパターニングして形成する。続いて、ドライエッチング装置により、三塩化ホウ素（ＢＣｌ３）又は塩素（Ｃｌ２）等のガスを用い、第１のレジスト膜をマスクとして、コンタクト層１３、及びコントロール層１２の上部を除去して、第４の窒化物半導体層６を露出する。その後、第１のレジスト膜を除去する。
　次に、図３（ｃ）に示すように、プラズマＣＶＤ装置等を用いて、露出した第４の窒化物半導体層６を含むコンタクト層１３の上に絶縁膜１１を全面的に形成する。
　次に、図３（ｄ）に示すように、リソグラフィ法により、絶縁膜１１の上に、ソース電極及びドレイン電極の各形成領域の上側部分に開口部を持つ第２のレジスト膜（図示せず）をパターニングして形成する。その後、ドライエッチング装置により、第２のレジスト膜をマスクとして絶縁膜１１を選択的に除去する。続いて、蒸着装置により、第２のレジスト膜から露出する第４の窒化物半導体層６を含め第２のレジスト膜の上にオーミック電極用金属膜を形成する。その後、リフトオフ法により、第２のレジスト膜及びその上のオーミック電極用金属膜の不要部分を除去することにより、ソース電極８及びドレイン電極１０を形成する。
　次に、図３（ｅ）に示すように、リソグラフィ法により、絶縁膜１１の上に、ゲート電極形成領域の上側部分に開口部を持つ第３のレジスト膜（図示せず）をパターニングして形成する。その後、ドライエッチング装置により、第３のレジスト膜をマスクとして絶縁膜１１を選択的に除去する。続いて、蒸着装置により、第３のレジスト膜から露出するコンタクト層１３を含め第３のレジスト膜の上にｐ側オーミック電極用金属膜を形成する。その後、リフトオフ法により、第３のレジスト膜及びその上のｐ側オーミック電極用金属膜の不要部分を除去することにより、ゲート電極９を形成する。
　以上の製造方法により、第１の実施形態で示したヘテロ接合型電界効果トランジスタ（ＨＦＥＴ）が形成できる。
　次に、図４に示す第２の従来例に係るＨＦＥＴのデバイス特性と、第１の実施形態に係るＨＦＥＴのデバイス特性とを比較する。なお、図４に示すＨＦＥＴは、特許文献２に記載されている。図４に示すように、第２の従来例に係るＨＦＥＴは、第１の窒化物半導体層３の上に第３の窒化物半導体層５が形成されており、第２の窒化物半導体層４を有さない。
　まず、横方向（基板の主面に平行な方向）のリーク電流として、それぞれゲート電圧を０Ｖとし、ドレイン電圧を５５０Ｖとしたときのソース・ドレイン間の電流を測定する。
　次に、電流コラプスの影響が大きい場合には、トランジスタのスイッチング動作時のオン抵抗が悪化（増大）する傾向が見られることから、それぞれ電流コラプスの評価として以下の測定を行う。まず、ゲート電圧を０Ｖとし、ドレイン電圧を２５０Ｖに印加し、その後、４．５Ｖのゲート電圧を印加した直後のオン抵抗を測定して、直流動作時のオン抵抗との比の値を評価する。オン抵抗比の値が大きいほど、電流コラプスの影響が大きいと判定できる。
　図５にソース・ドレイン間のリーク電流とオン抵抗比の値との評価結果を示す。評価したＨＦＥＴは、第１の実施形態に係るＨＦＥＴと、第２の従来例に係るＨＦＥＴと、第２の従来例に係るＨＦＥＴにおける第３の窒化物半導体の膜厚を１．５倍にしたＨＦＥＴとである。これによると、第１の実施形態に係るＨＦＥＴは、第２の従来例に係るＨＦＥＴと比べ、ソース・ドレイン間のリーク電流及びオン抵抗比の値が低減しており、特性が良化していることが分かる。また、第２の従来例に係るＨＦＥＴにおける第３の窒化物半導体の膜厚を１．５倍にしたＨＦＥＴは、第２の従来例に係るＨＦＥＴと比べ、オン抵抗比の値は低下するものの、ソース・ドレイン間のリーク電流の値が増加しており、両者がトレードオフの関係を有していることが分かる。
　図６に第２の従来例に係るＨＦＥＴにおけるＳＩＭＳ（secondary ion mass spectrometry）の測定結果を示す。図６から分かるように、ＧａＮからなる第３の窒化物半導体層５における炭素濃度は、測定限界程度（約１×１０１６／ｃｍ３）であり、ＡｌＧａＮからなる第１の窒化物半導体層３の炭素濃度は、７×１０１８／ｃｍ３であることが分かる。すなわち、第２の従来例に係る第１の窒化物半導体層３は、この炭素によって高抵抗化されている。
　図７に第１の実施形態に係るＨＦＥＴにおけるＳＩＭＳの測定結果を示す。図７から分かるように、ＧａＮからなる第３の窒化物半導体層５及びＡｌＧａＮからなる第２の窒化物半導体層４は、共に測定限界程度の炭素濃度であり、ＡｌＧａＮからなる第１の窒化物半導体層３は、従来構造と同等の７×１０１８／ｃｍ３の炭素濃度を有している。従来構造と第１の実施形態とは、いずれも高炭素濃度層である第１の窒化物半導体層３の深さ方向の位置が等しいにも拘わらず、第１の実施形態においては、従来構造と比べて、ソース・ドレイン間のリーク電流が低減し、且つ電流コラプスを抑制できることが分かる。
　（第２の実施形態）
　以下、本発明の第２の実施形態について図８を参照しながら説明する。図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
　図８に示すように、第２の実施形態に係る窒化物半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）であり、例えば高抵抗シリコンからなる基板１の主面上に、バッファ層２及び第１の窒化物半導体層３を介在させて第２の窒化物半導体層４と能動層とが形成されている。能動層は、第２の窒化物半導体層４の上に順次形成された第３の窒化物半導体層５及び第４の窒化物半導体層６からなる。
　第４の窒化物半導体層６の上には、ショットキー電極であるゲート電極９と、該ゲート電極９の両側にそれぞれ間隔をおいた、オーミック電極であるソース電極８及びドレイン電極１０とが形成されている。
　以下、前記のように構成された第２の実施形態に係るＨＥＭＴの製造方法について図９を参照しながら説明する。
　まず、図９（ａ）に示すように、第１の実施形態と同様にＭＯＣＶＤ装置等の結晶成長装置を用いて、基板１の上に、窒化物半導体からなるバッファ層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５及び第４の窒化物半導体層６を順次成長する。
　次に、図９（ｂ）に示すように、リソグラフィ法により、第４の窒化物半導体層６の上に、ソース電極及びドレイン電極の各形成領域の上側部分に開口部を持つ第１のレジスト膜（図示せず）をパターニングして形成する。続いて、蒸着装置により、第１のレジスト膜から露出する第４の窒化物半導体層６を含め第１のレジスト膜の上にオーミック電極用金属膜を形成する。その後、リフトオフ法により、第１のレジスト膜及びその上のオーミック電極用金属膜の不要部分を除去することにより、ソース電極８及びドレイン電極１０を形成する。ここで、オーミック電極用金属膜には、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）を用いることができる。
　次に、図９（ｃ）に示すように、リソグラフィ法により、第４の窒化物半導体層６の上に、ゲート電極形成領域の上側部分に開口部を持つ第２のレジスト膜（図示せず）をパターニングして形成する。続いて、蒸着装置により、第２のレジスト膜から露出する第４の窒化物半導体層６を含め第２のレジスト膜の上に、ショットキー電極用金属膜である、白金（Ｐｔ）膜及び金（Ａｕ）膜を順次形成する。その後、リフトオフ法により、第２のレジスト膜及びその上のショットキー電極用金属膜の不要部分を除去することにより、ゲート電極９を形成する。
　以上の製造方法により、第２の実施形態に係るＨＥＭＴが形成できる。
　第２の実施形態に係るＨＥＭＴにおいても、第１の窒化物半導体層３と第３の窒化物半導体層５との間に、第３の窒化物半導体層５よりもバンドギャップが大きく、且つ第１の窒化物半導体層３よりも炭素濃度が低い第２の窒化物半導体層４を形成しているため、第１の実施形態に係るＨＦＥＴと同様に、電流コラプスの抑制と横方向のリーク電流の低減が可能となる。
　（第３の実施形態）
　以下、本発明の第３の実施形態について図１０を参照しながら説明する。図１０において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
　図１０に示すように、第３の実施形態に係る窒化物半導体装置は、ゲート絶縁膜を有する金属－絶縁膜－半導体接合（ＭＩＳ：metal insulator semiconductor）型のヘテロ接合電界効果トランジスタ（ＨＦＥＴ）である。
　具体的には、例えば高抵抗シリコンからなる基板１の主面上に、バッファ層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５及び第４の窒化物半導体層６が順次形成されている。
　第４の窒化物半導体層６の上には、オーミック電極であるソース電極８及びドレイン電極１０が互いに間隔をおいて形成されている。また、第４の窒化物半導体層６上であって、ソース電極８及びドレイン電極１０の間の領域にゲート絶縁膜１４が形成されており、該ゲート絶縁膜１４の上にはゲート電極９が形成されている。
　ここで、ゲート絶縁膜１４の形成材料には、例えば窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）を用いることができる。
　第２の実施形態に係るＨＥＭＴと比べ、第３の実施形態に係るＭＩＳ型ＨＦＥＴは、ゲート電極と第４の窒化物半導体層６との間にゲート絶縁膜１４を設けているため、相互コンダクタンスが向上すると共に、高濃度のシートキャリアを誘起することができる。
　以下、前記のように構成された第３の実施形態に係るＭＩＳ型ＨＦＥＴの製造方法について図１１を参照しながら説明する。
　まず、図１１（ａ）に示すように、第２の実施形態と同様にＭＯＣＶＤ装置等の結晶成長装置を用いて、基板１の上に、窒化物半導体からなるバッファ層２、第１の窒化物半導体層３、第２の窒化物半導体層４、第３の窒化物半導体層５及び第４の窒化物半導体層６を順次成長する。続いて、プラズマＣＶＤ装置等を用いて、第４の窒化物半導体層６の上に、ゲート絶縁膜１４を成膜する。ゲート絶縁膜１４は、酸化シリコン又は窒化シリコンからなり、第４の窒化物半導体層６との界面に欠陥が少ないことが望ましい。また、ゲート絶縁膜１４は、結晶成長装置内で、第４の窒化物半導体層６の上に連続して成膜してもよい。
　次に、図１１（ｂ）に示すように、リソグラフィ法により、ゲート絶縁膜１４の上に、ソース電極及びドレイン電極の各形成領域の上側部分に開口部を持つ第１のレジスト膜（図示せず）をパターニングして形成する。その後、ドライエッチング装置により、第１のレジスト膜をマスクとしてゲート絶縁膜１４を選択的に除去する。
　次に、図１１（ｃ）に示すように、蒸着装置により、第１のレジスト膜から露出する第４の窒化物半導体層６を含め第１のレジスト膜の上にオーミック電極用金属膜を形成する。その後、リフトオフ法により、第１のレジスト膜及びその上のオーミック電極用金属膜の不要部分を除去することにより、ソース電極８及びドレイン電極１０を形成する。ここで、オーミック電極用金属膜には、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）を用いることができる。
　次に、図１１（ｄ）に示すように、リソグラフィ法により、ゲート絶縁膜１４の上に、ゲート電極形成領域の上側部分に開口部を持つ第２のレジスト膜（図示せず）をパターニングして形成する。その後、蒸着装置により、第２のレジスト膜から露出するゲート絶縁膜１４を含め第２のレジスト膜の上にショットキー電極用金属膜を形成する。その後、リフトオフ法により、第２のレジスト膜及びその上のショットキー電極用金属膜の不要部分を除去することにより、ゲート電極９を形成する。ショットキー電極用金属膜には、白金（Ｐｔ）及び金（Ａｕ）を用いることができる。
　以上の製造方法により、第３の実施形態に係るＭＩＳ型ＨＦＥＴが形成できる。
　第３の実施形態に係るＭＩＳ型ＨＦＥＴにおいても、第１の窒化物半導体層３と第３の窒化物半導体層５との間に、第３の窒化物半導体層５よりもバンドギャップが大きく、且つ第１の窒化物半導体層３よりも炭素濃度が低い第２の窒化物半導体層４を形成しているため、第１の実施形態に係るＨＦＥＴと同様に、電流コラプスの抑制と横方向のリーク電流の低減が可能となる。
　本発明に係る窒化物半導体装置は、電流コラプスを抑制し且つ横方向のリーク電流を低減でき、ＨＦＥＴ及びＨＥＭＴ等の電界効果トランジスタ等として有用である。
１　　基板
２　　バッファ層
３　　第１の窒化物半導体層
４　　第２の窒化物半導体層
５　　第３の窒化物半導体層
６　　第４の窒化物半導体層
７　　２次元電子ガス
８　　ソース電極
９　　ゲート電極
１０　ドレイン電極
１１　絶縁膜
１２　コントロール層
１３　コンタクト層
１４　ゲート絶縁膜

Claims (6)

  1. 　基板の上に順次形成された、第１の窒化物半導体層、第２の窒化物半導体層、第３の窒化物半導体層及び第４の窒化物半導体層を備え、
    　前記第３の窒化物半導体層における前記第４の窒化物半導体層との界面の近傍にキャリアが蓄積されたチャネルが形成され、
    　前記第２の窒化物半導体層は、前記第３の窒化物半導体層よりもバンドギャップが大きく、
    　前記第１の窒化物半導体層は、そのバンドギャップが前記第２の窒化物半導体層のバンドギャップと同等かそれよりも大きく、且つ、前記第２の窒化物半導体層よりも高濃度の炭素が導入されている窒化物半導体装置。
  2. 　請求項１において、
    　前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、組成にアルミニウムを含む窒化物半導体装置。
  3. 　請求項２において、
    　前記第４の窒化物半導体層は、前記第１の窒化物半導体層よりも高い組成比のアルミニウムを含む窒化物半導体装置。
  4. 　請求項１において、
    　前記第４の窒化物半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    　前記第４の窒化物半導体層の上における前記ソース電極及びドレイン電極の間の領域に形成されたゲート電極とをさらに備えている窒化物半導体装置。
  5. 　請求項４において、
    　前記第４の窒化物半導体層と前記ゲート電極との間に形成されたｐ型の第５の窒化物半導体層をさらに備えている窒化物半導体装置。
  6. 　請求項４において、
    　前記第４の窒化物半導体層と前記ゲート電極との間に形成された絶縁膜をさらに備えている窒化物半導体装置。
PCT/JP2011/004069 2010-11-19 2011-07-19 窒化物半導体装置 WO2012066701A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2011800481716A CN103155124A (zh) 2010-11-19 2011-07-19 氮化物半导体装置
JP2012544078A JP5810293B2 (ja) 2010-11-19 2011-07-19 窒化物半導体装置
US13/887,698 US20130240901A1 (en) 2010-11-19 2013-05-06 Nitride semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-258913 2010-11-19
JP2010258913 2010-11-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/887,698 Continuation US20130240901A1 (en) 2010-11-19 2013-05-06 Nitride semiconductor device

Publications (1)

Publication Number Publication Date
WO2012066701A1 true WO2012066701A1 (ja) 2012-05-24

Family

ID=46083657

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/004069 WO2012066701A1 (ja) 2010-11-19 2011-07-19 窒化物半導体装置

Country Status (4)

Country Link
US (1) US20130240901A1 (ja)
JP (1) JP5810293B2 (ja)
CN (1) CN103155124A (ja)
WO (1) WO2012066701A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140015608A1 (en) * 2012-07-10 2014-01-16 Fujitsu Limited Compound semiconductor device, method for producing the same, power-supply unit, and high-frequency amplifier
US20140175517A1 (en) * 2012-12-25 2014-06-26 Huga Optotech Inc. Field effect transistor
JP2014186074A (ja) * 2013-03-22 2014-10-02 Nippon Telegr & Teleph Corp <Ntt> 光変調導波路
US9035356B2 (en) 2012-09-28 2015-05-19 Transphorm Japan, Inc. Semiconductor device and manufacturing method of semiconductor device
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
JP2016076681A (ja) * 2014-10-02 2016-05-12 株式会社東芝 半導体装置およびその製造方法
WO2024004016A1 (ja) * 2022-06-28 2024-01-04 三菱電機株式会社 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6174874B2 (ja) * 2013-03-15 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置
JP6287143B2 (ja) * 2013-12-06 2018-03-07 株式会社デンソー 半導体装置およびその製造方法
US10483386B2 (en) 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
JP6249868B2 (ja) * 2014-04-18 2017-12-20 サンケン電気株式会社 半導体基板及び半導体素子
JP6224514B2 (ja) * 2014-04-28 2017-11-01 ルネサスエレクトロニクス株式会社 半導体装置
JP2016134563A (ja) * 2015-01-21 2016-07-25 株式会社東芝 半導体装置
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
US10644142B2 (en) * 2017-12-22 2020-05-05 Nxp Usa, Inc. Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor
US10680069B2 (en) 2018-08-03 2020-06-09 Infineon Technologies Austria Ag System and method for a GaN-based start-up circuit
CN110071173B (zh) * 2019-04-30 2023-04-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
IT202200001550A1 (it) * 2022-01-31 2023-07-31 St Microelectronics Srl Hemt ad arricchimento migliorato e processo di fabbricazione dello stesso

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003049193A1 (en) * 2001-12-03 2003-06-12 Cree, Inc. Strain balanced nitride heterojunction transistors and methods of fabricating strain balanced nitride heterojunction transistors
JP2006114655A (ja) * 2004-10-14 2006-04-27 Hitachi Cable Ltd 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2009059946A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 化合物半導体装置およびその製造方法
JP2010165987A (ja) * 2009-01-19 2010-07-29 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3778765B2 (ja) * 2000-03-24 2006-05-24 三洋電機株式会社 窒化物系半導体素子およびその製造方法
JP5084262B2 (ja) * 2004-06-24 2012-11-28 日本電気株式会社 半導体装置
JP4792814B2 (ja) * 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP2009010142A (ja) * 2007-06-27 2009-01-15 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体で構成されたｈｆｅｔおよびその製造方法
US8067787B2 (en) * 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
WO2009128669A2 (ko) * 2008-04-16 2009-10-22 엘지이노텍주식회사 발광 소자 및 그 제조방법
US8148732B2 (en) * 2008-08-29 2012-04-03 Taiwan Semiconductor Manufacturing, Co., Ltd. Carbon-containing semiconductor substrate
JP5053220B2 (ja) * 2008-09-30 2012-10-17 古河電気工業株式会社 半導体電子デバイスおよび半導体電子デバイスの製造方法
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5188545B2 (ja) * 2009-09-14 2013-04-24 コバレントマテリアル株式会社 化合物半導体基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003049193A1 (en) * 2001-12-03 2003-06-12 Cree, Inc. Strain balanced nitride heterojunction transistors and methods of fabricating strain balanced nitride heterojunction transistors
JP2006114655A (ja) * 2004-10-14 2006-04-27 Hitachi Cable Ltd 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子
JP2009059946A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 化合物半導体装置およびその製造方法
JP2010165987A (ja) * 2009-01-19 2010-07-29 Panasonic Corp 半導体装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581429B (zh) * 2012-07-10 2017-05-01 富士通股份有限公司 化合物半導體裝置、其製造方法、電源供應裝置，以及高頻放大器
JP2014017422A (ja) * 2012-07-10 2014-01-30 Fujitsu Ltd 化合物半導体装置及びその製造方法
US20140015608A1 (en) * 2012-07-10 2014-01-16 Fujitsu Limited Compound semiconductor device, method for producing the same, power-supply unit, and high-frequency amplifier
US9831310B2 (en) * 2012-07-10 2017-11-28 Fujitsu Limited Compound semiconductor device, method for producing the same, power-supply unit, and high-frequency amplifier
US9035356B2 (en) 2012-09-28 2015-05-19 Transphorm Japan, Inc. Semiconductor device and manufacturing method of semiconductor device
US9142638B2 (en) 2012-09-28 2015-09-22 Transphorm Japan, Inc. Semiconductor device and manufacturing method of semiconductor device
US20140175517A1 (en) * 2012-12-25 2014-06-26 Huga Optotech Inc. Field effect transistor
US9263530B2 (en) * 2012-12-25 2016-02-16 Epistar Corporation Field effect transistor
JP2014186074A (ja) * 2013-03-22 2014-10-02 Nippon Telegr & Teleph Corp <Ntt> 光変調導波路
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
US9608103B2 (en) 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP2016076681A (ja) * 2014-10-02 2016-05-12 株式会社東芝 半導体装置およびその製造方法
WO2024004016A1 (ja) * 2022-06-28 2024-01-04 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP5810293B2 (ja) 2015-11-11
CN103155124A (zh) 2013-06-12
JPWO2012066701A1 (ja) 2014-05-12
US20130240901A1 (en) 2013-09-19

Similar Documents

Publication Publication Date Title
JP5810293B2 (ja) 窒化物半導体装置
US11699748B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
KR101124937B1 (ko) 질화물계 트랜지스터를 위한 캡층 및/또는 패시베이션층,트랜지스터 구조 및 그 제조방법
JP5323527B2 (ja) ＧａＮ系電界効果トランジスタの製造方法
US7956383B2 (en) Field effect transistor
JP5649112B2 (ja) 電界効果トランジスタ
JP5653607B2 (ja) ＧａＮ系電界効果トランジスタおよびその製造方法
US8344422B2 (en) Semiconductor device
WO2012157625A1 (ja) 電界効果トランジスタ及び半導体装置
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
KR101365302B1 (ko) 화합물 반도체 장치 및 그 제조 방법
US7985984B2 (en) III-nitride semiconductor field effect transistor
US8330187B2 (en) GaN-based field effect transistor
JP6035721B2 (ja) 半導体装置の製造方法
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
US20120299060A1 (en) Nitride semiconductor device and manufacturing method thereof
US11462635B2 (en) Nitride semiconductor device and method of manufacturing the same
US20160225886A1 (en) Semiconductor device and method for manufacturing the same
JP2017059671A (ja) 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
WO2007007589A1 (ja) 電界効果トランジスタおよびその製造方法
JP6772729B2 (ja) 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
JP4474292B2 (ja) 半導体装置
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
JP6687831B2 (ja) 化合物半導体装置及びその製造方法
JP2010287594A (ja) 電界効果トランジスタ

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180048171.6

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11842248

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2012544078

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11842248

Country of ref document: EP

Kind code of ref document: A1