JP2016134563A - 半導体装置 - Google Patents

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Abstract

【課題】高電圧が印加された場合でも、絶縁破壊を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置１は、基板１０上に設けられた第１半導体層１１と、第１半導体層１１上に設けられ、ｎ型不純物を含む第２半導体層１２と、第２半導体層１２上に設けられ、第２半導体層１２より抵抗が大きい第３半導体層１３と、第３半導体層１３上に設けられ、窒化物半導体を含む第４半導体層１４と、第４半導体層１４上に設けられ、第４半導体層１４よりバンドギャップが大きい窒化物半導体を含む第５半導体層１５とを含む。
【選択図】図１

Description

本発明の実施形態は、半導体装置に係り、化合物半導体を用いた半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、そのパワー半導体素子には、高耐圧及び低オン抵抗が求められる。耐圧とオン抵抗との間には、素子材料で決まるトレードオフの関係があるが、窒化物半導体や炭化シリコン（ＳｉＣ）などのワイドバンドギャップ半導体を素子材料として用いることで、シリコンに比べて、材料で決まるトレードオフ関係を改善でき、高耐圧化及び低オン抵抗化が可能である。
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワー半導体素子を実現できる。特に、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴ（High Electron Mobility Transistor）では、ＡｌＧａＮ層とＧａＮ層との界面に、分極による高濃度の２次元電子ガスが発生するために、低オン抵抗が実現できる。
特開２０１４−１７４２２号公報
実施形態は、高電圧が印加された場合でも、絶縁破壊を抑制することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基板上に設けられた第１半導体層と、前記第１半導体層上に設けられ、ｎ型不純物を含む第２半導体層と、前記第２半導体層上に設けられ、前記第２半導体層より抵抗が大きい第３半導体層と、前記第３半導体層上に設けられ、窒化物半導体を含む第４半導体層と、前記第４半導体層上に設けられ、前記第４半導体層よりバンドギャップが大きい窒化物半導体を含む第５半導体層とを具備する。
実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置の動作を説明する模式図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図１は、実施形態に係る半導体装置１の断面図である。半導体装置１は、化合物としての窒化物半導体を用いた窒化物半導体装置である。また、半導体装置１は、電界効果トランジスタ（ＦＥＴ）であり、具体的には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。
基板１０は、例えば、（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板１０としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、又はサファイア（Ａｌ２Ｏ３）などを用いても良い。また、基板１０として、絶縁層を含む基板を用いることもできる。例えば、基板１０としては、ＳＯＩ（Silicon On Insulator）基板を用いることができる。
バッファ層１１は、基板１０上に設けられる。バッファ層１１は、バッファ層１１上に形成される窒化物半導体層の格子定数と、基板１０の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層１１上に形成される窒化物半導体層の結晶性を制御する機能を有する。バッファ層１１は、例えば、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）から構成される。
バッファ層１１は、組成比が異なる複数のＡｌＸＧａ１−ＸＮを積層して構成しても良い。バッファ層１１を積層構造で構成する場合、この積層構造に含まれる複数の層の格子定数が、バッファ層１１を挟む上下の層のうち下層の格子定数から上層の格子定数に向かって変化するように、積層構造の組成比を調整する。本実施形態では、図１に示すように、バッファ層１１は、例えば、ＡｌＧａＮ層１１Ａと、アンドープのＧａＮ層１１Ｂとの積層構造から構成される。アンドープとは、意図的に不純物をドープしないことをいい、例えば、製造過程等で入り込む程度の不純物量はアンドープの範疇である。ＧａＮ層１１Ｂの厚さは、例えば１μｍ程度である。
中間層１２は、バッファ層１１上に設けられる。中間層１２は、低抵抗層であり、また、横方向の電流パスとして機能する。中間層１２は、例えば、ｎ型不純物がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。ｎ型不純物としては、シリコン（Ｓｉ）、又は亜鉛（Ｚｎ）などが用いられる。本実施形態では、中間層１２は、ｎ型不純物がドープされたＧａＮ（ｎ−ＧａＮ）、又はｎ型不純物がドープされたＡｌＧａＮ（ｎ−ＡｌＧａＮ）から構成される。中間層１２にｎ型不純物がドープされることで、中間層１２の抵抗が小さくなる。これにより、中間層１２は、横方向の電流パスとして機能することが可能となる。
なお、中間層１２は、ｐ型不純物がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成することも可能である。ｐ型不純物としては、マグネシウム（Ｍｇ）などが用いられる。しかし、ｐ型不純物としてのマグネシウム（Ｍｇ）は、ｎ型不純物としてのシリコン（Ｓｉ）に比べて、拡散しやすい。このため、後述するチャネル層１４までｐ型不純物が拡散した場合、チャネル層１４の結晶性が劣化してしまう。よって、中間層１２は、ｎ型不純物をドープして形成することが望ましい。
また、ＧａＮ系材料でのｐ型不純物の活性化率が低いので、ｐ型不純物によるキャリア濃度が約５×１０１６ｃｍ−３程度しかない。一方、ｎ型不純物であれば、キャリア濃度を約１×１０１９ｃｍ−３程度にできる。
中間層１２にｎ型不純物がドープされることで、中間層１２の結晶性が劣化する。このため、中間層１２は、前述した機能を実現しつつ、より薄い方が望ましい。本実施形態では、中間層１２の厚さは、例えば５０ｎｍ程度である。また、中間層１２の厚さは、後述する高抵抗層１３の厚さより小さく設定される。
中間層１２のキャリア濃度は、１×１０１６ｃｍ−３以上かつ１×１０１９ｃｍ−３未満に設定される。中間層１２のキャリア濃度が１×１０１６ｃｍ−３未満であると、中間層１２の抵抗が十分に小さくならない。半導体の導電度（抵抗率の逆数）は、キャリア濃度と移動度との積に比例する。これにより、中間層１２を流れるリーク電流が小さくなってしまう。また、中間層１２のキャリア濃度が１×１０１９ｃｍ−３以上であると、中間層１２の結晶性が劣化してしまい、中間層１２より上の層の結晶性も劣化してしまう。結果として、半導体装置１の電気特性が劣化してしまう。
さらに、中間層１２は、窒化物半導体にインジウム（Ｉｎ）をドープして形成することが望ましい。インジウム（Ｉｎ）をドープすることで、中間層１２のバンドギャップを小さくすることができる。これにより、中間層１２の抵抗をより小さくすることができる。
高抵抗層１３は、中間層１２上に設けられる。高抵抗層１３は、半導体装置１の耐圧を向上させる機能を有し、主にドレイン電極１７及び基板１０間の耐圧を向上させる。すなわち、高抵抗層１３を設けることで、高抵抗層１３の抵抗に応じた電圧が高抵抗層１３に印加されるため、この電圧分だけ耐圧を向上できる。高抵抗層１３は、炭素（Ｃ）がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。本実施形態では、高抵抗層１３は、例えば、炭素（Ｃ）がドープされたＧａＮ（Ｃ−ＧａＮ）から構成される。高抵抗層１３の厚さは、例えば２μｍ程度である。高抵抗層１３の抵抗は、半導体装置１に望まれる耐圧に応じて適宜設定される。また、高抵抗層１３の抵抗は、中間層１２の抵抗より大きく設定される。
なお、中間層１２上にチャネル層１４を積層すると、中間層１２の不純物がチャネル層１４に拡散してしまう。中間層１２とチャネル層１４との間に高抵抗層１３を挿入することで、中間層１２の不純物がチャネル層１４に拡散するのを抑制できる。これにより、チャネル層１４の結晶性が劣化するのを抑制できるため、チャネル層１４の移動度が低下するのを抑制できる。
チャネル層１４は、高抵抗層１３上に設けられる。チャネル層１４は、トランジスタのチャネル（電流経路）が形成される層である。チャネル層１４は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。チャネル層１４は、アンドープ層であり、かつ結晶性が良好な（高品質な）窒化物半導体から構成される。本実施形態では、チャネル層１４は、アンドープのＧａＮ（真性ＧａＮともいう）から構成される。チャネル層１４の厚さは、例えば１μｍ程度である。
バリア層１５は、チャネル層１４上に設けられる。バリア層１５は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。バリア層１５は、チャネル層１４のバンドギャップより大きい窒化物半導体から構成される。本実施形態では、バリア層１５は、例えば、アンドープのＡｌＧａＮから構成される。バリア層１５としてのＡｌＧａＮ層におけるＡｌの組成比は、例えば０．２程度である。バリア層１５の厚さは、例えば３０ｎｍ程度である。
なお、半導体装置１を構成する複数の半導体層は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により順次形成される。すなわち、半導体装置１を構成する複数の半導体層は、エピタキシャル層から構成される。
バリア層１５上には、互いに離間してソース電極１６及びドレイン電極１７が設けられる。さらに、バリア層１５上かつソース電極１６及びドレイン電極１７間には、ソース電極１６及びドレイン電極１７に離間してゲート電極１８が設けられる。
ゲート電極１８とバリア層１５とは、ショットキー接合している。すなわち、ゲート電極１８は、バリア層１５とショットキー接合する材料を含むように構成される。図１に示した半導体装置１は、ショットキー障壁型ＨＥＭＴである。ゲート電極１８としては、例えば、Ａｕ／Ｎｉの積層構造が用いられる。“／”の左側が上層、右側が下層を表している。なお、半導体装置１は、ショットキー障壁型ＨＥＭＴに限定されず、バリア層１５とゲート電極１８との間にゲート絶縁膜を介在させたＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴであっても良い。
ソース電極１６とバリア層１５とは、オーミック接触している。同様に、ドレイン電極１７とバリア層１５とは、オーミック接触している。すなわち、ソース電極１６及びドレイン電極１７の各々は、バリア層１５とオーミック接触する材料を含むように構成される。ソース電極１６及びドレイン電極１７としては、例えば、Ａｌ／Ｔｉの積層構造が用いられる。
チャネル層１４とバリア層１５とのヘテロ接合構造において、バリア層１５の方がチャネル層１４よりも格子定数が小さいことから、バリア層１５に歪みが生じる。この歪みに起因するピエゾ効果によりバリア層１５内にピエゾ分極が生じ、チャネル層１４におけるバリア層１５との界面付近に２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が発生する。この２次元電子ガスが、ソース電極１６及びドレイン電極１７間のチャネルとなる。そして、ゲート電極１８とバリア層１５との接合によって生じるショットキー障壁により、ドレイン電流の制御が可能となる。
（動作）
次に、上記のように構成された半導体装置１の動作について説明する。図２は、半導体装置１の動作を説明する模式図である。
半導体装置１は、例えばノーマリーオン型である。半導体装置１は、例えばスイッチング素子として使用され、ドレイン電極１７に２００Ｖ〜６００Ｖ程度の高電圧が印加される場合がある。半導体装置１に印加される電圧が高くなるほど、半導体装置１に生じるリーク電流、すなわち、ドレイン電極１７及び基板１０間に流れるリーク電流、及びドレイン電極１７及びソース電極１６間に流れるリーク電流が大きくなる。
半導体装置１のオン時には、例えば、ゲート電圧Ｖｇ＝０Ｖ、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝２００Ｖが印加される。この時、ドレイン電極１７及びソース電極１６間には、チャネル層１４に形成されたチャネルを介してドレイン電流が流れる。
半導体装置１のオフ時には、例えば、ゲート電圧Ｖｇ＝−１５Ｖ、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝２００Ｖが印加される。この時、ドレイン電極１７及びソース電極１６間には、中間層１２を介してリーク電流が流れる。
図２のリーク電流を示した破線は、リーク電流のパスを概念的に示しており、図２の通りにリーク電流が流れるとは限らない。ドレイン電極１７に高電圧が印加されると、ドレイン電極１７から基板１０に向かって電界が発生するとともに、ドレイン電極１７からソース電極１６に向かって電界が発生する。そして、ドレイン電極１７から広がる電界に応じてリーク電流が発生し、リーク電流のパスが中間層１２に達した場合に、その位置から中間層１２を介してソース電極１６にリーク電流が流れる。
これにより、ドレイン電極１７に印加された高電圧に起因して半導体装置１が絶縁破壊（breakdown）するのを抑制することができる。特に、高抵抗層１３は抵抗が大きいため、高抵抗層１３に高い電界が印加され、高抵抗層１３が絶縁破壊されやすい。また、高抵抗層１３にリーク電流が流れると、高抵抗層１３内の結晶欠陥に起因して高抵抗層１３が絶縁破壊されやすい。しかし、中間層１２を介してリーク電流を流すことで、高抵抗層１３が絶縁破壊するのを抑制できる。
なお、ドレイン電極１７に高電圧が印加される場合、半導体装置１のオン時においても中間層１２を介してドレイン電極１７及びソース電極１６間にリーク電流を流すことができる。よって、半導体装置１のオン時において、半導体装置１が絶縁破壊するのを抑制することができる。
（効果）
以上詳述したように本実施形態では、バッファ層１１と高抵抗層１３との間に、ｎ型不純物がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される中間層１２をさらに設ける。この中間層１２は、ドレイン電極１７に高電圧が印加された場合に、横方向の電流パスとして機能する。
従って本実施形態によれば、ドレイン電極１７に高電圧が印加された場合でも、半導体装置１が絶縁破壊するのを抑制することができる。すなわち、絶縁破壊に対する臨界電圧を大きくすることが可能な半導体装置１を実現できる。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…基板、１１…バッファ層、１２…中間層、１３…高抵抗層、１４…チャネル層、１５…バリア層、１６…ソース電極、１７…ドレイン電極、１８…ゲート電極

Claims (7)

  1. 基板上に設けられた第１半導体層と、
    前記第１半導体層上に設けられ、ｎ型不純物を含む第２半導体層と、
    前記第２半導体層上に設けられ、前記第２半導体層より抵抗が大きい第３半導体層と、
    前記第３半導体層上に設けられ、窒化物半導体を含む第４半導体層と、
    前記第４半導体層上に設けられ、前記第４半導体層よりバンドギャップが大きい窒化物半導体を含む第５半導体層と、
    を具備することを特徴とする半導体装置。
  2. 前記第２半導体層のキャリア濃度は、１×１０１６ｃｍ−３以上かつ１×１０１９ｃｍ−３未満であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）からなる材料を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２半導体層は、前記第１半導体層と同じ半導体材料を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１半導体層は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる材料を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第３半導体層は、炭素を含む窒化物半導体を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第２半導体層の厚さは、前記第３半導体層の厚さより小さいことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
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