JP2014086673A - モノリシック集積回路 - Google Patents

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Abstract

【課題】製造コストを増加することなく横型トランジスタと縦型ダイオードを１つの基板上に集積することができるモノリシック集積回路を得る。
【解決手段】基板１はダイオード領域とトランジスタ領域を有する。ダイオード領域とトランジスタ領域において、基板１上にｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４が順に設けられている。ＡｌＧａＮ電子供給層６及びＧａＮ電子走行層が、ダイオード領域には設けられず、トランジスタ領域においてｎ＋型ＧａＮオーミック層４上に設けられている。ダイオード領域において、ｎ−型ＧａＮショットキー層３に接続されたアノード電極１２と、ｎ＋型ＧａＮオーミック層４に接続されたカソード電極１０とが設けられている。ＡｌＧａＮ電子供給層６上にソース電極７、ゲート電極８及びドレイン電極９が設けられている。
【選択図】図１

Description

本発明は、トランジスタとダイオードが１つの基板上に集積されたモノリシック集積回路に関する。
近年、窒化物半導体を用いたトランジスタの研究開発が盛んであり、高出力増幅器や低雑音増幅器等に応用されている。受信回路の低雑音増幅器に窒化物半導体を用いれば、耐入力電力を向上できるため、低雑音増幅器の前段に配置していたアイソレータが不要となる。低雑音増幅器の後段にはダウンコンバート用のミキサが接続される。広く適用されているダイレクトコンバージョン方式のミキサの場合、ミキサの雑音指数は使用する素子の低周波雑音に起因する。ミキサの素子にはダイオードがよく用いられるが、低周波雑音を抑制するには、ホモ接合で構成され、電流が表面を流れない縦型ダイオードが望ましい。
特開２００５−２６２４２号公報
従来のモノリシック集積回路において、ダイオードはトランジスタのソースとドレインを短絡することで形成され、横型トランジスタと１つの基板上に集積することは容易であった。しかし、低周波雑音を低減できる縦型ダイオードは、横型トランジスタと１つの基板上に集積することは困難であった。
また、トランジスタの層の上に分離層を介してダイオードの層を設けた装置も提案されている（例えば、特許文献１参照）。この装置では、分離層が追加され、かつトランジスタの層とは別にダイオードの層も形成しなければならないため、製造コストが増加するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は製造コストを増加することなく横型トランジスタと縦型ダイオードを１つの基板上に集積することができるモノリシック集積回路を得るものである。
本発明に係るモノリシック集積回路は、ダイオード領域とトランジスタ領域を有する基板と、前記ダイオード領域と前記トランジスタ領域において前記基板上に設けられた第１の半導体層と、前記ダイオード領域と前記トランジスタ領域において前記第１の半導体層上に設けられた第２の半導体層と、前記ダイオード領域には設けられず、前記トランジスタ領域において前記第２の半導体層上に設けられた第３の半導体層と、前記ダイオード領域に設けられ、前記第１の半導体層に接続された第１の電極と、前記ダイオード領域に設けられ、前記第２の半導体層に接続された第２の電極と、前記第３の半導体層上に設けられたソース電極、ゲート電極及びドレイン電極とを備えることを特徴とする。
本発明により、製造コストを増加することなく横型トランジスタと縦型ダイオードを１つの基板上に集積することができる。
本発明の実施の形態１に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態２に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態３に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態４に係るモノリシック集積回路を示す断面図である 本発明の実施の形態５に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態６に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態７に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態８に係るモノリシック集積回路を示す断面図である。 本発明の実施の形態９に係るミキサ付きの受信回路を示す図である。 本発明の実施の形態１０に係るバラクタ付きの電圧制御発振器を示す図である。 本発明の実施の形態１１に係るバラクタ付きの増幅器を示す図である。 本発明の実施の形態１２に係る逓倍器付きの増幅器を示す図である。 本発明の実施の形態１３に係る保護回路付きの増幅器を示す図である。 本発明の実施の形態１４に係るスイッチを示す図である。 本発明の実施の形態１５に係る移相器を示す図である。 本発明の実施の形態１６に係るリニアライザ付きの増幅器を示す図である。 本発明の実施の形態１７に係るインバータを示す図である。
本発明の実施の形態に係るモノリシック集積回路について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係るモノリシック集積回路を示す断面図である。基板１はダイオード領域とトランジスタ領域を有する。ダイオード領域とトランジスタ領域において、基板１上に、バッファ層２、ｎ−型ＧａＮショットキー層３、及びｎ＋型ＧａＮオーミック層４が順に設けられている。基板１の材料は、Ｓｉ，ＳｉＣ，ＧａＮ，サファイア等のＧａＮ系エピ成長に適した材料である。
トランジスタ領域においてｎ＋型ＧａＮオーミック層４上にｉ型のＧａＮ電子走行層５が設けられ、その上にｉ型のＡｌＧａＮ電子供給層６が設けられている。ＧａＮ電子走行層５及びＡｌＧａＮ電子供給層６は、ダイオード領域ではエッチング除去されている。なお、ＡｌＧａＮ電子走行層５はアンドープに限らずｎ型でもよい。
ＡｌＧａＮ電子供給層６上にソース電極７、ゲート電極８及びドレイン電極９が設けられている。ダイオード領域においてｎ＋型ＧａＮオーミック層４の上面にカソード電極１０が設けられている。ダイオード領域において基板１にビアホール１１が設けられている。アノード電極１２はビアホール１１内で露出したｎ−型ＧａＮショットキー層３の下面に設けられ、基板１の裏面の裏面メタル１３に接続されている。
絶縁注入で形成された絶縁層１４が、ダイオード領域のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４とトランジスタ領域のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４を絶縁分離している。
本実施の形態ではｎ＋型ＧａＮオーミック層４とｎ−型ＧａＮショットキー層３がトランジスタとダイオードで共用されている。従って、トランジスタの層とは別にダイオードの層を形成する必要が無い。このため、製造コストを増加することなく横型トランジスタと縦型ダイオードを１つの基板上に集積することができる。
ＡｌＧａＮ電子供給層６はＧａＮ電子走行層５より広いバンドギャップを持つため、ＧａＮ電子走行層５とＡｌＧａＮ電子供給層６の界面近傍領域に二次元電子ガスが分布する。従って、トランジスタとして、高移動度の二次元電子ガス（２ＤＥＧ）をチャネルとしたＨＥＭＴ（High Electron Mobility Transistor）が構成される。
また、ｎ＋型ＧａＮオーミック層４、ｎ−型ＧａＮショットキー層３、アノード電極１２、及びカソード電極１０によりショットキーバリアダイオードが構成される。ｎ＋型ＧａＮオーミック層４はｎ−型ＧａＮショットキー層３よりも高い不純物濃度を持つため、寄生抵抗が下がる。そして、寄生抵抗が下がることで低周波雑音も低減できる。また、低不純物濃度のｎ−型ＧａＮショットキー層３によりショットキー接合部の接合容量が下がるため、ダイオードのカットオフ周波数が高くなる。
また、ビアホール１１を介して裏面メタル１３とアノード電極１２を直接接続することで、アノード電極１２とＧＮＤの間のインダクタンス成分が低減される。このため、ダイオードをミキサに適用した場合に、ミキサの高周波特性が改善される。
実施の形態２．
図２は、本発明の実施の形態２に係るモノリシック集積回路を示す断面図である。トランジスタ領域においてｎ＋型ＧａＮオーミック層４とＧａＮ電子走行層５の間にｐ型ＧａＮ層１５が設けられている。このｐ型ＧａＮ層１５が電子のバリアとなるため、２次元電子ガスからｎ＋型ＧａＮオーミック層４を通って基板１側へリークする電流を低減することができる。
実施の形態３．
図３は、本発明の実施の形態３に係るモノリシック集積回路を示す断面図である。実施の形態１ではｎ＋型ＧａＮオーミック層４を介して２次元電子ガスが基板１にリークする可能性がある。そこで、本実施の形態では、実施の形態１のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４の代わりにｎ−型ＡｌＧａＮショットキー層１６及びｎ＋型ＡｌＧａＮオーミック層１７を用いている。
ｎ−型ＡｌＧａＮショットキー層１６及びｎ＋型ＡｌＧａＮオーミック層１７は、ＧａＮ電子走行層５より広いバンドギャップを持つため、２次元電子ガスから基板１側へリークする電子のバリアとして働く。また、ｎ＋型ＡｌＧａＮオーミック層１７とＧａＮ電子走行層５の界面にも２次元電子ガスが形成されるため、トランジスタの最大ドレイン電流が向上し、トランジスタの出力が改善される。
実施の形態４．
図４は、本発明の実施の形態４に係るモノリシック集積回路を示す断面図である。実施の形態１のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４の代わりに、基板１上にｐ型ＧａＮ層１８及びｎ型ＧａＮ層１９が順に積層されている。アノード電極１２は裏面メタル１３を介して接地される。このアノードを接地したｐｎダイオードはバラクタとして利用できる。バラクタ容量の線形性や容量変動比を向上するために、ｐ型ＧａＮ層１８とｎ型ＧａＮ層１９のドーピング濃度や層厚を適宜調整する必要がある。また、ｐ型ＧａＮ層１８のエピ成長が難しければｉ型ＧａＮ層を用いてもよい。
実施の形態５．
図５は、本発明の実施の形態５に係るモノリシック集積回路を示す断面図である。実施の形態１のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４の代わりに、基板１上にｎ型ＧａＮ層２０、ｉ型ＧａＮ層２１、及びｐ型ＧａＮ層２２が順に積層されている。ｐ型ＧａＮ層２２により実施の形態２と同様に基板１側へのリーク電流を抑制できる。また、ｐｉｎダイオードは、ショットキーダイオードよりもオン抵抗やオフ容量が低いため、低損失・高アイソレーション特性を持つスイッチを実現することができる。
実施の形態６．
図６は、本発明の実施の形態６に係るモノリシック集積回路を示す断面図である。ｎ＋型ＧａＮオーミック層４とＧａＮ電子走行層５の間にエッチングストッパー層２３が設けられている。エッチングストッパー層２３の材料はＡｌＧａＮ，ＡｌＮ等であり、導電型は通常ｉ型である。このエッチングストッパー層２３は、ダイオード領域のＧａＮ電子走行層５とＡｌＧａＮ電子供給層６をエッチングする際にストッパーとして用いられる。
実施の形態７．
図７は、本発明の実施の形態７に係るモノリシック集積回路を示す断面図である。ダイオード領域のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４とトランジスタ領域のｎ−型ＧａＮショットキー層３及びｎ＋型ＧａＮオーミック層４は、メサ２４により分離されている。実施の形態１等の絶縁層１４の代わりにメサ２４を用いても、ダイオード領域とトランジスタ領域を絶縁分離することができる。
実施の形態８．
図８は、本発明の実施の形態８に係るモノリシック集積回路を示す断面図である。本実施の形態では基板１にビアホール１１が設けられていない。ｎ＋型ＧａＮオーミック層２５の上にｎ−型ＧａＮショットキー層２６が形成されている。ダイオード領域においてＧａＮ電子走行層５とＡｌＧａＮ電子供給層６がエッチングされた後、更にｎ−型ＧａＮショットキー層２６の一部が除去されてｎ＋型ＧａＮオーミック層２５の上面の一部が露出している。
カソード電極１０は、ダイオード領域においてｎ−型ＧａＮショットキー層２６の一部が除去された部分でｎ＋型ＧａＮオーミック層２５の上面に設けられている。アノード電極１２はｎ−型ＧａＮショットキー層２６の上面に設けられている。
アノードとカソードを基板表面側で配線できるため、ＧＮＤに接続しないアンチパラレルダイオードペア回路を実現することができる。よって、ハーモニックミキサ等の小型で安価なミキサを実現することができる。その他の構成及び効果は実施の形態１と同様である。また、本実施の形態の構成と実施の形態２〜７の構成を組み合わせてもよい。
実施の形態９．
図９は、本発明の実施の形態９に係るミキサ付きの受信回路を示す図である。容量Ｃ１，Ｃ２、ダイオードＤ１、インダクタＬ１、伝送線路Ｔ１がミキサを構成している。容量Ｃ３，Ｃ４、インダクタＬ２がフィルタを構成している。容量Ｃ５〜Ｃ８、伝送線路Ｔ２〜Ｔ８、トランジスタＴｒ１がドライバアンプを構成している。
この受信回路では、実施の形態１〜８の縦型ダイオードＤ１をミキサに適用し、横型トランジスタＴｒ１を増幅器に適用している。このように基板に対して垂直に電流が流れる縦型ダイオードをミキサに適用すれば、受信回路の低雑音特性を得ることができる。また、高耐電力を有する低雑音増幅器と低雑音特性を有するミキサが集積されるため、実装面積を低減できる。
実施の形態１０．
図１０は、本発明の実施の形態１０に係るバラクタ付きの電圧制御発振器を示す図である。この電圧制御発振器は、容量Ｃ９〜Ｃ１２、ダイオードＤ２、伝送線路Ｔ９〜Ｔ１３、トランジスタＴｒ２を有する。実施の形態１〜８の縦型ダイオードＤ２をバラクタに適用し、横型トランジスタＴｒ２を発振器に適用することにより、電圧制御発振器を１チップで形成できる。
実施の形態１１．
図１１は、本発明の実施の形態１１に係るバラクタ付きの増幅器を示す図である。この増幅器は、容量Ｃ１３〜Ｃ１９、ダイオードＤ３〜Ｄ６、インダクタＬ３〜Ｌ６、抵抗Ｒ１〜Ｒ５、トランジスタＴｒ３を有する。実施の形態１〜８の縦型ダイオードＤ３〜Ｄ６を整合回路のバラクタに適用し、横型トランジスタＴｒ３を増幅器に適用することにより、整合周波数を調整してリコンフィギュラブルな増幅器を形成することができる。
実施の形態１２．
図１２は、本発明の実施の形態１２に係る逓倍器付きの増幅器を示す図である。容量Ｃ２０〜Ｃ２２、伝送線路Ｔ１５〜Ｔ２１、トランジスタＴｒ４がドライバアンプを構成している。容量Ｃ２３，Ｃ２４、ダイオードＤ７、抵抗Ｒ６が逓倍器を構成している。実施の形態１〜８の縦型ダイオードＤ７を逓倍器に適用し、横型トランジスタＴｒ４を増幅器に適用することにより、逓倍器付きの増幅器を１チップで形成できる。
実施の形態１３．
図１３は、本発明の実施の形態１３に係る保護回路付きの増幅器を示す図である。この増幅器は、容量Ｃ２５〜Ｃ２８、ダイオードＤ８、伝送線路Ｔ２２〜Ｔ２８、トランジスタＴｒ５を有する。実施の形態１〜８の縦型ダイオードＤ８を保護回路に適用し、横型トランジスタＴｒ５を増幅器に適用することにより、保護回路付きの増幅器を１チップで形成できる。
実施の形態１４．
図１４は、本発明の実施の形態１４に係るスイッチを示す図である。このスイッチは、ＳＰＤＴ（Single Pole Double Throw）スイッチであり、容量Ｃ２９〜Ｃ３１、ダイオードＤ９，Ｄ１０、抵抗Ｒ７〜Ｒ１０、トランジスタＴｒ６，Ｔｒ７を有する。実施の形態１〜８の縦型ダイオードＤ９，Ｄ１０と横型トランジスタＴｒ６，Ｔｒ７を用いることにより、スイッチを１チップで形成できる。
実施の形態１５．
図１５は、本発明の実施の形態１５に係る移相器を示す図である。この移相器は、２つのＳＰＤＴスイッチを組み合わせたものであり、容量Ｃ３２〜Ｃ３７、ダイオードＤ１１〜Ｄ１４、抵抗Ｒ１１〜Ｒ１８、トランジスタＴｒ８〜Ｔｒ１１、基準線路Ｔ２９、移相線路Ｔ３０を有する。実施の形態１〜８の縦型ダイオードＤ１１〜Ｄ１４と横型トランジスタＴｒ８〜Ｔｒ１１を用いることにより、移相器を１チップで形成できる。
実施の形態１６．
図１６は、本発明の実施の形態１６に係るリニアライザ付きの増幅器を示す図である。容量Ｃ３８〜Ｃ４０、伝送線路Ｔ３１〜Ｔ３７、トランジスタＴｒ１２が前段のバッファアンプを構成している。容量Ｃ４１，Ｃ４２，ダイオードＤ１５、抵抗Ｒ１９がリニアライザを構成している。容量Ｃ４３〜Ｃ４５、伝送線路Ｔ３８〜Ｔ４４、トランジスタＴｒ１３が後段のバッファアンプを構成している。実施の形態１〜８の縦型ダイオードＤ１５をリニアライザに適用し、横型トランジスタＴｒ１２，Ｔｒ１３を増幅器に適用している。これにより、リニアライザ付きの増幅器を１チップで形成できる。
実施の形態１７．
図１７は、本発明の実施の形態１７に係るインバータを示す図である。このインバータはダイオードＤ１６〜Ｄ１９、トランジスタＴｒ１４〜Ｔｒ１７を有する。実施の形態１〜８の縦型ダイオードＤ１６〜Ｄ１９と横型トランジスタＴｒ１４〜Ｔｒ１７を用いることにより、インバータを１チップで形成できる。
なお、実施の形態９〜１７に限らず、実施の形態１〜８の縦型ダイオードと横型トランジスタを通信装置、レーダー装置、パワー制御装置などに適用することができる。これにより、通信装置、レーダー装置、パワー制御装置などを１チップで形成できる。
１ 基板、３ ｎ−型ＧａＮショットキー層（第１の半導体層）、４ ｎ＋型ＧａＮオーミック層（第２の半導体層）、５ ＧａＮ電子走行層（第３の半導体層）、６ ＡｌＧａＮ電子供給層（第３の半導体層）、７ ソース電極、８ ゲート電極、９ ドレイン電極、１０ カソード電極（第２の電極）、１１ ビアホール、１２ アノード電極（第１の電極）、１４ 絶縁層、１５ ｐ型ＧａＮ層（ｐ型半導体層）、１６ ｎ−型ＡｌＧａＮショットキー層（第１の半導体層）、１７ ｎ＋型ＡｌＧａＮオーミック層（第２の半導体層）、１８ ｐ型ＧａＮ層（第１の半導体層）、１９ ｎ型ＧａＮ層（第２の半導体層）、２０ ｎ型ＧａＮ層（第１の半導体層）、２１ ｉ型ＧａＮ層（ｉ型半導体層）、２２ ｐ型ＧａＮ層（第２の半導体層）、２３ エッチングストッパー層、２４ メサ、２５ ｎ＋型ＧａＮオーミック層（第１の半導体層）、２６ ｎ−型ＧａＮショットキー層（第２の半導体層）

Claims (13)

  1. ダイオード領域とトランジスタ領域を有する基板と、
    前記ダイオード領域と前記トランジスタ領域において前記基板上に設けられた第１の半導体層と、
    前記ダイオード領域と前記トランジスタ領域において前記第１の半導体層上に設けられた第２の半導体層と、
    前記ダイオード領域には設けられず、前記トランジスタ領域において前記第２の半導体層上に設けられた第３の半導体層と、
    前記ダイオード領域に設けられ、前記第１の半導体層に接続された第１の電極と、
    前記ダイオード領域に設けられ、前記第２の半導体層に接続された第２の電極と、
    前記第３の半導体層上に設けられたソース電極、ゲート電極及びドレイン電極とを備えることを特徴とするモノリシック集積回路。
  2. 前記基板は、前記ダイオード領域においてビアホールを有し、
    前記第１の電極は、前記ビアホール内で露出した前記第１の半導体層の下面に設けられていることを特徴とする請求項１に記載のモノリシック集積回路。
  3. 前記第１の電極は、前記ダイオード領域において前記第２の半導体層の一部が除去された部分で前記第１の半導体層の上面に設けられていることを特徴とする請求項１に記載のモノリシック集積回路。
  4. 前記第３の半導体層は、ｉ型の電子走行層と、前記電子走行層の上に設けられ前記電子走行層より広いバンドギャップを持つ電子供給層とを有することを特徴とする請求項１〜３の何れか１項に記載のモノリシック集積回路。
  5. 前記トランジスタ領域において前記第２の半導体層と前記電子走行層の間に設けられたｐ型半導体層を更に備えることを特徴とする請求項４に記載のモノリシック集積回路。
  6. 前記第２の半導体層は、前記電子走行層より広いバンドギャップを持つことを特徴とする請求項４に記載のモノリシック集積回路。
  7. 前記第１及び第２の半導体層はｎ型であり、前記第２の半導体層は前記第１の半導体層よりも高い不純物濃度を持つことを特徴とする請求項１〜６の何れか１項に記載のモノリシック集積回路。
  8. 前記第１の半導体層がｐ型であり、前記第２の半導体層がｎ型であることを特徴とする請求項１〜６の何れか１項に記載のモノリシック集積回路。
  9. 前記第１及び第２の半導体層の一方がｐ型であり他方がｎ型であり、前記第１及び第２の半導体層の間に設けられたｉ型半導体層を更に備えることを特徴とする請求項１〜６の何れか１項に記載のモノリシック集積回路。
  10. 前記第２の半導体層と前記第３の半導体層の間に設けられたエッチングストッパー層を更に備えることを特徴とする請求項１〜９の何れか１項に記載のモノリシック集積回路。
  11. 前記ダイオード領域の前記第１の半導体層と前記トランジスタ領域の前記第１の半導体層を絶縁分離する絶縁層を更に備えることを特徴とする請求項１〜１０の何れか１項に記載のモノリシック集積回路。
  12. 前記ダイオード領域の前記第１の半導体層と前記トランジスタ領域の前記第１の半導体層がメサにより分離されていることを特徴とする請求項１〜１０の何れか１項に記載のモノリシック集積回路。
  13. ミキサ付きの受信回路、バラクタ付きの電圧制御発振器、バラクタ付きの増幅器、逓倍器付きの増幅器、保護回路付きの増幅器、スイッチ、移相器、リニアライザ付きの増幅器、インバータ、通信装置、レーダー装置、及びパワー制御装置の何れか１つに適用されることを特徴とする請求項１〜１２の何れか１項に記載のモノリシック集積回路。
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