JP2016134564A - 半導体装置 - Google Patents

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Abstract

【課題】リーク電流をより低減することが可能な半導体装置を提供する。
【解決手段】半導体装置１は、基板上に設けられた第１半導体層１１と、第１半導体層１１上に設けられ、ｐ型不純物がドープされた窒化物半導体を含む第２半導体層１２と、第２半導体層１２上に設けられ、アンドープの窒化物半導体を含む第３半導体層１３と、第３半導体層１３上に設けられ、窒化物半導体を含む第４半導体層１５と、第４半導体層１５上に設けられ、第４半導体層１５よりバンドギャップが大きい窒化物半導体を含む第５半導体層１６とを含む。
【選択図】図１

Description

本発明の実施形態は、半導体装置に係り、化合物半導体を用いた半導体装置に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、そのパワー半導体素子には、高耐圧及び低オン抵抗が求められる。耐圧とオン抵抗との間には、素子材料で決まるトレードオフの関係があるが、窒化物半導体や炭化シリコン（ＳｉＣ）などのワイドバンドギャップ半導体を素子材料として用いることで、シリコンに比べて、材料で決まるトレードオフ関係を改善でき、高耐圧化及び低オン抵抗化が可能である。
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワー半導体素子を実現できる。特に、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＨＥＭＴ（High Electron Mobility Transistor）では、ＡｌＧａＮ層とＧａＮ層との界面に、分極による高濃度の２次元電子ガスが発生するために、低オン抵抗が実現できる。
特開２０１０−２５８４４１号公報
実施形態は、リーク電流をより低減することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基板上に設けられた第１半導体層と、前記第１半導体層上に設けられ、ｐ型不純物がドープされた窒化物半導体を含む第２半導体層と、前記第２半導体層上に設けられ、アンドープの窒化物半導体を含む第３半導体層と、前記第３半導体層上に設けられ、窒化物半導体を含む第４半導体層と、前記第４半導体層上に設けられ、前記第４半導体層よりバンドギャップが大きい窒化物半導体を含む第５半導体層とを具備する。
実施形態に係る半導体装置の断面図。 半導体装置の動作を説明する模式図。 半導体装置のエネルギーバンド図。 ドレイン電圧とリーク電流との関係を説明するグラフ。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
[１]半導体装置の構成
図１は、実施形態に係る半導体装置１の断面図である。半導体装置１は、化合物としての窒化物半導体を用いた窒化物半導体装置である。また、半導体装置１は、電界効果トランジスタ（ＦＥＴ）であり、具体的には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）である。
基板１０は、例えば、（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板１０としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、又はサファイア（Ａｌ２Ｏ３）などを用いても良い。また、基板１０として、絶縁層を含む基板を用いることもできる。例えば、基板１０としては、ＳＯＩ（Silicon On Insulator）基板を用いることができる。
バッファ層（第１バッファ層）１１は、基板１０上に設けられる。バッファ層１１は、バッファ層１１上に形成される窒化物半導体層の格子定数と、基板１０の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層１１上に形成される窒化物半導体層の結晶性を制御する機能を有する。バッファ層１１は、例えば、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）から構成される。
バッファ層１１は、組成比が異なる複数のＡｌＸＧａ１−ＸＮを積層して構成しても良い。バッファ層１１を積層構造で構成する場合、この積層構造に含まれる複数の層の格子定数が、バッファ層１１を挟む上下の層のうち下層の格子定数から上層の格子定数に向かって漸次変化（増加）するように、積層構造の組成比を調整する。
ｐ型半導体層１２は、バッファ層１１上に設けられる。ｐ型半導体層１２は、整流作用を有するダイオード（ＰＮ接合ダイオード）Ｄｉを構成する一方の半導体層として機能する。ｐ型半導体層１２は、ｐ型不純物がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。本実施形態では、ｐ型半導体層１２は、例えば、ｐ型不純物がドープされたＧａＮから構成される。ｐ型不純物としては、マグネシウム（Ｍｇ）などが用いられる。
ｐ型半導体層１２は、窒化物半導体にｐ型不純物がドープされて形成されるため、アンドープのＧａＮに比べてその結晶性が劣化する。アンドープとは、意図的に不純物をドープしないことをいい、例えば、製造過程等で入り込む程度の不純物量はアンドープの範疇である。よって、ｐ型半導体層１２の結晶性が上層に影響するのを抑制するという観点から、ｐ型半導体層１２の厚さは、小さい方が望ましい。ｐ型半導体層１２の厚さは、例えば５０ｎｍ程度である。ｐ型半導体層１２の厚さを小さくすることで、ｐ型半導体層１２の結晶性に起因してｐ型半導体層１２の上層の結晶性が劣化するのを抑制できる。ｐ型半導体層１２の厚さは、後述するバッファ層１３の厚さより小さく設定される。
ｐ型半導体層１２の格子定数は、バッファ層１１の格子定数より大きく設定される。これにより、バッファ層１１が下方向に凸形になるような反りを低減でき、ひいては半導体装置１の反りを低減できる。
バッファ層（第２バッファ層）１３は、ｐ型半導体層１２上に設けられる。バッファ層１３は、アンドープのＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。アンドープのＡｌＩｎＧａＮ層は、ｎ−型の導電型である。本実施形態では、バッファ層１３は、例えば、アンドープのＧａＮから構成される。アンドープのＧａＮも、ｎ−型の導電型である。
バッファ層１３は、ダイオードＤｉを構成する他方の半導体層として機能するとともに、バッファ層１３上に形成される窒化物半導体層の結晶性を制御する機能を有する。具体的には、バッファ層１３は、ｐ型半導体層１２の結晶欠陥がバッファ層１３上に形成される窒化物半導体層に転移するのを抑制する。バッファ層１３の厚さは、例えば２μｍ程度である。
なお、バッファ層１３にｎ型不純物をドープすることで、バッファ層１３をｎ型の導電型にしても良い。ｎ型不純物としては、シリコン（Ｓｉ）、又は亜鉛（Ｚｎ）などが用いられる。この場合、バッファ層１３のｎ型不純物濃度は、ｐ型半導体層１２のｐ型不純物濃度より低く設定される。
高抵抗層（中間層）１４は、バッファ層１３上に設けられる。高抵抗層１４は、半導体装置１の耐圧を向上させる機能を有する。高抵抗層１４の抵抗は、バッファ層１３の抵抗より大きく設定される。高抵抗層１４は、炭素（Ｃ）がドープされたＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。本実施形態では、高抵抗層１４は、例えば、炭素（Ｃ）がドープされたＧａＮ（Ｃ−ＧａＮ）から構成される。高抵抗層１４の厚さは、例えば２μｍ程度である。高抵抗層１４の抵抗は、半導体装置１に望まれる耐圧に応じて適宜設定される。高抵抗層１４は、本実施形態において必須の要件ではなく、耐圧が低減するのを許容できれば、高抵抗層１４を設けなくても良い。
チャネル層１５は、高抵抗層１４上に設けられる。チャネル層１５は、トランジスタのチャネル（電流経路）が形成される層である。チャネル層１５は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。チャネル層１５は、アンドープ層であり、かつ結晶性が良好な（高品質な）窒化物半導体から構成される。チャネル層１５は、不純物がより少なくなるように製造工程を制御して形成することが望ましい。本実施形態では、チャネル層１５は、例えば、アンドープのＧａＮ（真性ＧａＮともいう）から構成される。チャネル層１５の厚さは、例えば１μｍ程度である。
バリア層１６は、チャネル層１５上に設けられる。バリア層１６は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。バリア層１６は、チャネル層１５のバンドギャップより大きい窒化物半導体から構成される。本実施形態では、バリア層１６は、例えば、アンドープのＡｌＧａＮから構成される。バリア層１６としてのＡｌＧａＮ層におけるＡｌの組成比は、例えば０．２程度である。バリア層１６の厚さは、例えば３０ｎｍ程度である。
なお、半導体装置１を構成する複数の半導体層は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により順次形成される。すなわち、半導体装置１を構成する複数の半導体層は、エピタキシャル層から構成される。
バリア層１６上には、互いに離間してソース電極１７及びドレイン電極１８が設けられる。さらに、バリア層１６上かつソース電極１７及びドレイン電極１８間には、ソース電極１７及びドレイン電極１８に離間してゲート電極１９が設けられる。
ゲート電極１９とバリア層１６とは、ショットキー接合している。すなわち、ゲート電極１９は、バリア層１６とショットキー接合する材料を含むように構成される。図１に示した半導体装置１は、ショットキー障壁型ＨＥＭＴである。ゲート電極１９としては、例えば、Ａｕ／Ｎｉの積層構造が用いられる。“／”の左側が上層、右側が下層を表している。なお、半導体装置１は、ショットキー障壁型ＨＥＭＴに限定されず、バリア層１６とゲート電極１９との間にゲート絶縁膜を介在させたＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴであっても良い。
ソース電極１７とバリア層１６とは、オーミック接触している。同様に、ドレイン電極１８とバリア層１６とは、オーミック接触している。すなわち、ソース電極１７及びドレイン電極１８の各々は、バリア層１６とオーミック接触する材料を含むように構成される。ソース電極１７及びドレイン電極１８としては、例えば、Ａｌ／Ｔｉの積層構造が用いられる。
チャネル層１５とバリア層１６とのヘテロ接合構造において、バリア層１６の方がチャネル層１５よりも格子定数が小さいことから、バリア層１６に歪みが生じる。この歪みに起因するピエゾ効果によりバリア層１６内にピエゾ分極が生じ、チャネル層１５とバリア層１６との界面付近に２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）が発生する。この２次元電子ガスが、ソース電極１７及びドレイン電極１８間のチャネルとなる。そして、ゲート電極１９とバリア層１６との接合によって生じるショットキー障壁により、ドレイン電流の制御が可能となる。また、２次元電子ガスが高い電子移動度を持つため、半導体装置１は、非常に速いスイッチング動作が可能となる。
ここで、前述したｐ型半導体層１２とｎ−型半導体層からなるバッファ層１３とは、ダイオードＤｉを構成する。ダイオードＤｉは、バッファ層１１と高抵抗層１４との間に挿入される。ドレイン電極１８に高電圧が印加され、かつ基板１０に接地電圧ＶＳＳ（０Ｖ）が印加された場合に、ダイオードＤｉには逆方向バイアスが印加される。
ｐ型半導体層１２のキャリア濃度は、バッファ層１３のキャリア濃度より高く設定される。また、ｐ型半導体層１２のｐ型不純物濃度は、バッファ層１３のｎ型不純物濃度より高く設定される。一般的に、ダイオードの空乏層は、ＰＮ接合のうちキャリア濃度が低い半導体層側に伸びる。本実施形態では、ｐ型半導体層１２のキャリア濃度がバッファ層１３のキャリア濃度より高いので、空乏層は、バッファ層１３側に伸びる。これにより、空乏層がｐ型半導体層１２の下側のバッファ層１１に到達するのを避けることができ、結果として、リーク電流が大きくなるのを抑制できる。
ｐ型半導体層１２のキャリア濃度は、１×１０１６ｃｍ−３以上かつ５×１０１９ｃｍ−３以下に設定される。キャリア濃度の条件は、不純物濃度の条件に置き換えることができる。すなわち、ｐ型半導体層１２のｐ型不純物濃度は、１×１０１６ｃｍ−３以上かつ５×１０１９ｃｍ−３以下に設定される。
ｐ型半導体層１２のキャリア濃度が１×１０１６ｃｍ−３未満であると、ｐ型半導体層１２のキャリア濃度が、バッファ層１３のキャリア濃度より低くなる可能性がある。例えば、バッファ層１３としてアンドープのＧａＮを用いた場合、５×１０１５以上かつ１×１０１６ｃｍ−３以下程度である。よって、ｐ型半導体層１２のキャリア濃度をバッファ層１３のキャリア濃度より高くするには、ｐ型半導体層１２のキャリア濃度は、１×１０１６ｃｍ−３以上であることが望ましい。
ｐ型半導体層１２のキャリア濃度が５×１０１９ｃｍ−３より大きいと、活性化されないｐ型不純物がｐ型半導体層１２内に生じる可能性がある。すなわち、ｐ型半導体層１２のキャリア濃度を５×１０１９ｃｍ−３より大きくすると、ｐ型半導体層１２における結晶性の劣化が進行する一方で、キャリア濃度が増えない。このため、ｐ型半導体層１２のキャリア濃度は、５×１０１９ｃｍ−３以下であることが望ましい。
［２］動作
次に、上記のように構成された半導体装置１の動作について説明する。図２は、半導体装置１の動作を説明する模式図である。
半導体装置１は、例えばノーマリーオン型である。半導体装置１は、例えばスイッチング素子として使用され、ドレイン電極１８に２００Ｖ〜６００Ｖ程度の高電圧が印加される場合がある。半導体装置１に印加される電圧が高くなるほど、半導体装置１に生じるリーク電流、具体的には、ドレイン電極１８から基板１０へのリーク電流が大きくなる。半導体装置１の動作時、基板１０には、０Ｖが印加される。
半導体装置１のオン時には、例えば、ゲート電圧Ｖｇ＝０Ｖ、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝２００Ｖが印加される。この時、ドレイン電極１８及びソース電極１７間には、チャネル層１５に形成されたチャネルを介してドレイン電流が流れる。
半導体装置１のオフ時には、例えば、ゲート電圧Ｖｇ＝−１５Ｖ、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝２００Ｖが印加される。この時、ゲート電極１９の下に伸びる空乏層の厚さが制御され、ドレイン電流が遮断される。
前述したように、ｐ型半導体層１２とｎ−型半導体層からなるバッファ層１３とは、ダイオードＤｉを構成する。ダイオードＤｉを構成するｐ型半導体層１２及びバッファ層１３のうち、ｐ型半導体層１２がアノード側であり、バッファ層１３がカソード側である。
半導体装置１のオフ状態において、ドレイン電極１８に高電圧が印加され、基板１０に０Ｖが印加される。この時、ダイオードＤｉには、逆方向バイアスが印加される。よって、ダイオードＤｉは、ドレイン電極１８及び基板１０間に流れるリーク電流を低減する。具体的には、ドレイン電極１８に高電圧を印加すると、ドレイン電極１８からの電界の広がりに応じてバッファ層１３が空乏化する。半導体装置１がオフ状態であれば、チャネルが空乏化して横方向（ドレイン−ソース間）のリークパスが無くなるため、横方向のリーク電流が低減される。また、ダイオードＤｉを構成するＰＮ接合の電位障壁により、縦方向（ドレイン−基板間）のリーク電流が低減される。
なお、半導体装置１のオン状態では、ドレイン電極１８から基板１０へのリーク電流はほとんど発生しない。しかし、ドレイン電圧がより大きくなると、ドレイン電極１８から基板１０へのリーク電流が発生する可能性があるが、このような状況においても、ダイオードＤｉは、ドレイン電極１８から基板１０へのリーク電流を低減することが可能である。
図３は、半導体装置１のエネルギーバンド図である。図３の横軸は、バッファ層１１からバリア層１６までの厚さに対応し、縦軸は、エネルギー（ｅＶ）を表している。図３のＥｖは、価電子帯の上端のエネルギー準位を表し、Ｅｃは、伝導帯の下端のエネルギー準位を表している。図３は、ドレイン電圧Ｖｄ＝９Ｖ、基板に０Ｖを印加した場合の実験結果である。
図３から理解されるように、ダイオードＤｉに逆方向バイアスを印加した場合、ｐ型半導体層１２及びバッファ層１３が形成するＰＮ接合の界面では、エネルギー障壁（電位障壁）が高くなっている。すなわち、逆方向バイアスが大きくなるほど、ダイオードＤｉの空乏層の厚さが大きくなるため、ダイオードＤｉにより縦方向のリーク電流が低減される。
図４は、ドレイン電圧とリーク電流との関係を説明するグラフである。図４は、ドレイン電極１８と基板１０との２端子間にドレイン電圧を印加した場合に、ドレイン電極１８から基板１０に流れるリーク電流を測定した結果である。この時、基板１０には、０Ｖを印加している。図４の横軸は、ドレイン電圧（Ｖ）を表しており、縦軸は、リーク電流（Ａ）を表している。図４の横軸における“Ｅ”は、１０を基数（底）とする指数表記を意味する。また、図４には、ダイオードＤｉを備えた本実施形態と、ダイオードＤｉを備えていない比較例（すなわち、図１からｐ型半導体層１２を除いた構成）とのグラフを載せている。
図４から理解されるように、ドレイン電圧を印加した状態において逆方向バイアスが印加されるダイオードＤｉを、バッファ層１１と高抵抗層１４との間に挿入することで、ドレイン電極１８から基板１０に流れるリーク電流を低減することができる。なお、ダイオードＤｉの逆方向バイアスにおける閾値（降伏電圧）は、半導体装置１が使用される環境及び動作条件に応じて任意に設定可能である。
［３］効果
以上詳述したように本実施形態では、半導体装置１は、バッファ層１１と高抵抗層１４（或いはチャネル層１５）との間に、ｐ型半導体層１２と、ｎ−型半導体層からなるバッファ層１３とを挿入する。ｐ型半導体層１２及びバッファ層１３は、ダイオードＤｉを構成する。そして、ダイオードＤｉには、ドレイン電極１８に高電圧が印加された場合に、逆方向バイアスが印加される。
従って本実施形態によれば、半導体装置１の動作時に、ドレイン電極１８から基板１０に流れるリーク電流を低減できる。これにより、リーク電流が小さい半導体装置１を実現できるため、半導体装置１の消費電力を低減できる。
また、ｐ型半導体層１２のキャリア濃度は、バッファ層１３のキャリア濃度より高く設定される。よって、ダイオードＤｉの空乏層がバッファ層１３側に伸びるように制御できるため、空乏層がｐ型半導体層１２の下のバッファ層１１に到達するのを防ぐことができる。これにより、半導体装置１の動作電圧が高くなった場合でも、リーク電流を低減できる。
また、バッファ層１３とチャネル層１５との間に、バッファ層１３より抵抗が大きい高抵抗層１４を設けている。高抵抗層１４は、例えば、炭素（Ｃ）をドープした窒化物半導体を含むように構成される。これにより、半導体装置１をより高耐圧化させることが可能となる。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…基板、１１…バッファ層、１２…ｐ型半導体層、１３…バッファ層、１４…高抵抗層、１５…チャネル層、１６…バリア層、１７…ソース電極、１８…ドレイン電極、１９…ゲート電極

Claims (8)

  1. 基板上に設けられた第１半導体層と、
    前記第１半導体層上に設けられ、ｐ型不純物がドープされた窒化物半導体を含む第２半導体層と、
    前記第２半導体層上に設けられ、アンドープの窒化物半導体を含む第３半導体層と、
    前記第３半導体層上に設けられ、窒化物半導体を含む第４半導体層と、
    前記第４半導体層上に設けられ、前記第４半導体層よりバンドギャップが大きい窒化物半導体を含む第５半導体層と、
    を具備することを特徴とする半導体装置。
  2. 前記第２半導体層のキャリア濃度は、前記第３半導体層のキャリア濃度より高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層のキャリア濃度は、１×１０１６ｃｍ−３以上かつ５×１０１９ｃｍ−３以下であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２半導体層の厚さは、前記第３半導体層の厚さより小さいことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第２半導体層は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）からなる材料を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第３半導体層は、ＡｌＸＩｎＹＧａ１−（Ｘ＋Ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）からなる材料を含むことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第３半導体層と前記第４半導体層との間に設けられ、前記第３半導体層より抵抗が大きい第６半導体層をさらに具備することを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第６半導体層は、炭素を含む窒化物半導体を含むことを特徴とする請求項７に記載の半導体装置。
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