JP2018041933A - 半導体装置及び半導体基板 - Google Patents

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Abstract

【課題】シリコン基板と電極との間の耐圧を向上させることが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、窒化物半導体層と、第１導電型の第１の領域と、第１の領域と窒化物半導体層との間の第２導電型の第２の領域と、第２の領域と窒化物半導体層との間の第１導電型の第３の領域と、第３の領域と窒化物半導体層との間の第２導電型の第４の領域と、第４の領域と窒化物半導体層との間の第１導電型の第５の領域と、第５の領域と窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、シリコン基板との間に窒化物半導体層が位置する第１の電極と、シリコン基板との間に窒化物半導体層が位置し、第１の電極と離間した第２の電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体基板に関する。
窒化物半導体層を用いた半導体装置は、高い耐圧を実現することが可能である。
例えば、窒化物半導体層上に形成されるトランジスタのソース電極は接地され、ドレイン電極には数百ボルトの電圧が印加される。ソース電極とドレイン電極の間には高い電圧が印加される。絶縁破壊耐圧の高い窒化物半導体層を用いることでソース電極とドレイン電極の間の耐圧を高くすることが可能となる。
窒化物半導体層は、例えば、シリコン基板上に形成される。シリコン基板が接地される場合、シリコン基板とトランジスタのドレイン電極の間にも高い電圧が印加される。したがって、シリコン基板とドレイン電極の間の耐圧の向上が望まれる。
特表２０１４−５０４０１３号公報
本発明が解決しようとする課題は、シリコン基板と電極との間の耐圧を向上させることが可能な半導体装置及び半導体基板を提供することにある。
本発明の一態様の半導体装置は、窒化物半導体層と、第１導電型の第１の領域と、前記第１の領域と前記窒化物半導体層との間の第２導電型の第２の領域と、前記第２の領域と前記窒化物半導体層との間の第１導電型の第３の領域と、前記第３の領域と前記窒化物半導体層との間の第２導電型の第４の領域と、前記第４の領域と前記窒化物半導体層との間の第１導電型の第５の領域と、前記第５の領域と前記窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、前記シリコン基板との間に前記窒化物半導体層が位置する第１の電極と、前記シリコン基板との間に前記窒化物半導体層が位置し、前記第１の電極と離間した第２の電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体基板の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第１の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。 第３の実施形態の第２の例の製造途中の半導体装置の模式断面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、窒化物半導体層と、第１導電型の第１の領域と、第１の領域と窒化物半導体層との間の第２導電型の第２の領域と、第２の領域と窒化物半導体層との間の第１導電型の第３の領域と、第３の領域と窒化物半導体層との間の第２導電型の第４の領域と、第４の領域と窒化物半導体層との間の第１導電型の第５の領域と、第５の領域と窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、シリコン基板との間に窒化物半導体層が位置する第１の電極と、シリコン基板との間に窒化物半導体層が位置し、第１の電極と離間した第２の電極と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＩＩＩ−Ｖ族半導体を用いたＨＥＭＴである。
図１に示すように、ＨＥＭＴ１００（半導体装置）は、シリコン基板１０、窒化物半導体層２０、ゲート絶縁層２２、ゲート電極２４、ソース電極（第１の電極）２６、ドレイン電極（第２の電極）２８、金属板３０を備える。
金属板３０は、例えば、リードフレーム又はベッドである。金属板３０は、例えば、４２アロイである。
シリコン基板１０は、例えば、表面の面方位が（１１１）のシリコンである。シリコン基板１０は、金属板３０上に接着されている。シリコン基板１０は、金属板３０上に、例えば、はんだを用いて接着されている。シリコン基板１０の厚さは、例えば、１００μｍ以上３００μｍ以下である。
シリコン基板１０は、ｐ型の第１の領域１０ａ、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆを備える。シリコン基板１０内には、ｐ型領域とｎ型領域が交互に形成されている。シリコン基板１０内には、５個のｐｎ接合が設けられている。
ｐ型の第１の領域１０ａ、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆの厚さは、例えば、０．５μｍ以上２．０μｍ以下である。
ｐ型の第１の領域１０ａの厚さ（図１中のｔ１）は、例えば、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、ｎ型の第６の領域１０ｆのいずれの厚さ（ｔ２〜ｔ６）よりも厚い。
ｐ型の第１の領域１０ａ、ｐ型の第３の領域１０ｃ、ｐ型の第５の領域１０ｅのｐ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。ｐ型の第１の領域１０ａのｐ型不純物濃度は、例えば、ｐ型の第３の領域１０ｃ、ｐ型の第５の領域１０ｅのｐ型不純物濃度よりも高い。
ｎ型の第２の領域１０ｂ、ｎ型の第４の領域１０ｄ、ｎ型の第６の領域１０ｆのｎ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
ｐ型の第３の領域１０ｃのｐ型不純物濃度をＮ３、ｐ型の第３の領域１０ｃの厚さをｔ３、ｎ型の第４の領域１０ｄのｎ型不純物濃度をＮ４、ｎ型の第４の領域１０ｄの厚さをｔ４とする。この場合、例えば、０．８≦（Ｎ４×ｔ４）／（Ｎ３×ｔ３）≦１．２が充足される。
ｐ型の第５の領域１０ｅのｐ型不純物濃度をＮ５、ｐ型の第５の領域１０ｅの厚さをｔ５、ｎ型の第６の領域１０ｆのｎ型不純物濃度をＮ６、ｎ型の第６の領域１０ｆの厚さをｔ６とする。この場合、例えば、０．８≦（Ｎ６×ｔ６）／（Ｎ５×ｔ５）≦１．２が充足される。
なお、シリコン基板１０中のｐ型不純物濃度、及び、ｎ型不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。ｐ型不純物濃度、及び、ｎ型不純物濃度は、例えば、それぞれの不純物領域の中央部の値を用いる。また、シリコン基板１０中のｐ型領域、及び、ｎ型の領域の厚さは、例えば、ＳＩＭＳ又はＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により測定することが可能である。
シリコン基板１０と金属板３０は電気的に接続されている。例えば、シリコン基板１０は金属板３０を介して接地されている。言い換えれば、シリコン基板１０には金属板３０を介してグラウンド電位が印加される。
より厳密に言えば、ｐ型の第１の領域１０ａは接地される。しかし、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆは、電位が固定されないフローティング状態である。
ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆと金属板３０との間にはｐｎ接合が存在する。また、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆは、ゲート電極２４、ソース電極２６、及び、ドレイン電極２８のいずれとも電気的、物理的に接続されていない。したがって、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆは、フローティング状態となる。
窒化物半導体層２０は、シリコン基板１０上に設けられる。窒化物半導体層２０は、バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃを備える。窒化物半導体層２０の厚さは、例えば、２μｍ以上１０μｍ以下である。
バッファ層２０ａは、シリコン基板１０上に設けられる。バッファ層２０ａは、シリコン基板１０とチャネル層２０ｂとの間の格子不整合を緩和する機能を備える。また、バッファ層２０ａは、シリコン基板１０とドレイン電極２８間の耐圧を向上させる機能を備える。バッファ層２０ａは、例えば、窒化ガリウム、窒化アルミニウムガリウム、窒化アルミニウムガリウムなどで形成される。
チャネル層２０ｂは、バッファ層２０ａ上に設けられる。チャネル層２０ｂは電子走行層とも称される。
チャネル層２０ｂは、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層１４の厚さは、例えば、０．２μｍ以上２μｍ以下である。
バリア層２０ｃは、チャネル層２０ｂ上に設けられる。バリア層２０ｃは電子供給層とも称される。バリア層２０ｃの電子親和力は、チャネル層２０ｂの電子親和力よりも小さい。
電子親和力は、伝導体の下端と真空準位のエネルギー差である。バリア層２０ｃの電子親和力がチャネル層２０ｂの電子親和力よりも小さいことで、チャネル層２０ｂに２ＤＥＧ（２次元電子ガス）が形成される。バリア層２０ｃのバンドギャップは、チャネル層２０ｂのバンドギャップよりも大きい。
バリア層２０ｃは、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。バリア層２０ｃは、例えば、アンドープの窒化アルミニウムガリウムである。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。バリア層２０ｃの厚さは、例えば、２ｎｍ以上５０ｎｍ以下である。
チャネル層２０ｂとバリア層２０ｃとの間は、ヘテロ接合界面となる。チャネル層２０ｂには、ヘテロ接合界面の分極電荷によって、２ＤＥＧが形成される。２ＤＥＧは高い電子移動度を有し、デバイス動作中の低オン抵抗と高速スイッチングを可能にする。
ゲート絶縁層２２は、バリア層２０ｃ上に設けられる。ゲート絶縁層２２は、バリア層２０ｃに接して設けられる。
ゲート絶縁層２２は、例えば、窒化シリコンである。ゲート絶縁層２２の厚さは、例えば、４ｎｍ以上２０ｎｍ以下である。
ゲート電極２４は、ゲート絶縁層２２上に設けられる。ゲート電極２４は、ソース電極２６とドレイン電極２８との間に設けられる。ゲート電極２４は、例えば、金属電極である。
ソース電極２６とドレイン電極２８は、バリア層２０ｃ上に設けられる。ソース電極２６とドレイン電極２８は、例えば、金属電極である。
ソース電極２６及びドレイン電極２８は、例えば、バリア層２０ｃに接する。ソース電極２６及びドレイン電極２８とバリア層２０ｃとの間は、例えば、オーミックコンタクトである。ソース電極２６及びドレイン電極２８は、バリア層２０ｃを介してチャネル層２０ｂに電気的に接続される。
ＨＥＭＴ１００は、ゲート絶縁層２２、ゲート電極２４上に図示しないパッシベーション層などを備える。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図４は、本実施形態の製造途中の半導体装置の模式断面図である。
最初に、例えば、表面の面方位が（１１１）のｐ型のシリコン基板１を準備する（図２）。ｐ型のシリコン基板１は、後に、ｐ型の第１の領域１０ａとなる。
次に、シリコン基板１上にエピタキシャル成長により、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、ｎ型の第６の領域１０ｆを順に形成する（図３）。
なお、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、ｎ型の第６の領域１０ｆは、低不純物濃度のシリコン層の形成と、不純物のイオン注入により形成することも可能である。
次に、例えば、ｎ型の第６の領域１０ｆ上にエピタキシャル成長により、バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃを成長させる（図４）。バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃは、例えば、有機金属化学気相成長（ＭＯＣＶＤ）法により成長させる。
その後、公知のプロセス技術により、ゲート絶縁層２２、ゲート電極２４、ソース電極２６、ドレイン電極２８、図示しないパッシベーション層などを形成する。
その後、シリコン基板１０及び窒化物半導体層２０を、金属板３０上にはんだにより接着し、図１のＨＥＭＴ１００が製造される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
図５は本実施形態の半導体装置の作用及び効果の説明図である。図５は比較形態のＨＥＭＴ９００の模式断面図である。比較形態のＨＥＭＴ９００は、シリコン基板１０内にｐｎ接合を備えないｐ型のシリコンである。
ＨＥＭＴ９００のオフ状態では、金属板３０が接地されているとすると、シリコン基板１０とドレイン電極２８との間に高い電圧が印加される。例えば、ドレイン電圧が４５０Ｖであるとすると、シリコン基板１０とドレイン電極２８との間に４５０Ｖが印加されることになる。
シリコン基板１０とドレイン電極２８との間に高い電圧が印加されると、シリコン基板１０とドレイン電極２８間のリーク電流が増大し、ＨＥＭＴが誤動作するおそれがある。また、シリコン基板１０とドレイン電極２８間の絶縁破壊が生じ、ＨＥＭＴが破壊されるおそれがある。したがって、シリコン基板１０とドレイン電極２８との間の耐圧を向上させることが望まれる。
なお、本明細書では、シリコン基板１０とドレイン電極２８間のリーク電流の低減、及び、シリコン基板１０とドレイン電極２８間の絶縁破壊の抑制を、共に、シリコン基板１０とドレイン電極２８間の耐圧の向上と称する。
例えば、シリコン基板１０とドレイン電極２８間の耐圧を向上させるために、ＨＥＭＴ９００のシリコン基板１０に不純物濃度が低い高抵抗基板を用いる方法がある。高抵抗基板中に伸びる空乏層により、シリコン基板１０とドレイン電極２８間の電界強度が緩和され、シリコン基板１０とドレイン電極２８との間の耐圧が向上する。
しかし、シリコン基板１０の高抵抗化には限界がある。例えば、ドーパントとなる不純物の濃度を低減させても、溶解していた酸素がＨＥＭＴ製造中の４００℃程度の熱処理でドナー化し抵抗が低下する。また、溶解する酸素量を減らすと、ＨＥＭＴ製造中の７００℃以上の熱処理でシリコン基板にスリットが入るおそれがある。
また、シリコン基板１０とドレイン電極２８間の耐圧を向上させるために、シリコン基板１０を接地せず、フローティング状態とすることも考えられる。しかしながら、シリコン基板１０は容量カップリングにより電位が固定されるため、シリコン基板１０をフローティング状態にすることによる耐圧の向上効果は小さい。
本実施形態のＨＥＭＴ１００は、ｐ型領域とｎ型領域が交互に積層した構造をシリコン基板１０中に有する。言い換えれば、シリコン基板１０中に複数のｐｎ接合を備える。
シリコン基板１０とドレイン電極２８との間に高い電圧が印加された場合、シリコン基板１０中のｐｎ接合を挟むｐ型領域とｎ型領域に空乏層が広がる。これにより、シリコン基板１０とドレイン電極２８間の電界強度が緩和され、シリコン基板１０とドレイン電極２８との間の耐圧が向上する。
ｐ型領域とｎ型領域に空乏層を広がりやすくして電界強度を緩和する観点から、ｐ型領域とｎ型領域の不純物濃度は低い方が望ましい。したがって、ｐ型の第１の領域１０ａ、ｐ型の第３の領域１０ｃ、ｐ型の第５の領域１０ｅのｐ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。また、ｎ型の第２の領域１０ｂ、ｎ型の第４の領域１０ｄ、ｎ型の第６の領域１０ｆのｎ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。
また、ｐ型領域とｎ型領域の積層構造による耐圧向上効果を上げる観点から、ｐｎ接合を挟むｐ型領域に含まれるアクセプタの量とｎ型領域に含まれるドナーの量を略同一にすることが望ましい。したがって、ｐ型の第３の領域１０ｃのｐ型不純物濃度をＮ３、ｐ型の第３の領域１０ｃの厚さをｔ３、ｎ型の第４の領域１０ｄのｎ型不純物濃度をＮ４、ｎ型の第４の領域１０ｄの厚さをｔ４、とした場合、０．８≦（Ｎ４×ｔ４）／（Ｎ３×ｔ３）≦１．２が充足されることが望ましい。同様に、ｐ型の第５の領域１０ｅのｐ型不純物濃度をＮ５、ｐ型の第５の領域１０ｅの厚さをｔ５、ｎ型の第６の領域１０ｆのｎ型不純物濃度をＮ６、ｎ型の第６の領域１０ｆの厚さをｔ６、とした場合、０．８≦（Ｎ６×ｔ６）／（Ｎ５×ｔ５）≦１．２が充足されることが望ましい。
シリコン基板１０の裏面をラッピング加工する際に生じるダメージが、シリコン基板１０中のｐｎ接合にまで及ばないようにする観点から、ｐ型の第１の領域１０ａの厚さ（図１中のｔ１）は、厚いことが望ましい。したがって、ｐ型の第１の領域１０ａの厚さは、ｎ型の第２の領域１０ｂ、ｐ型の第３の領域１０ｃ、ｎ型の第４の領域１０ｄ、ｐ型の第５の領域１０ｅ、及び、ｎ型の第６の領域１０ｆのいずれの厚さ（ｔ２〜ｔ６）よりも厚いことが望ましい。
シリコン基板１０と金属板３０との間のコンタクト抵抗を低減する観点から、ｐ型の第１の領域１０ａのｐ型不純物濃度は高い方が望ましい。また、ｐ型の第１の領域１０ａをフィールドプレートとして機能させ、ＨＥＭＴ１００の電流コラプスを改善する観点から、ｐ型の第１の領域１０ａのｐ型不純物濃度は高い方が望ましい。
したがって、ｐ型の第１の領域１０ａのｐ型不純物濃度は、ｐ型の第３の領域１０ｃ、ｐ型の第５の領域１０ｅのｐ型不純物濃度よりも高いことが望ましい。ｐ型の第１の領域１０ａのｐ型不純物濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることが望ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより望ましい。
図１では、ｐ型領域とｎ型領域がシリコン基板１０内に合計６層、積層される場合、すなわち、シリコン基板１０内にｐｎ接合が５個設けられる場合を説明した。シリコン基板１０内に設けられるｐｎ接合の数は、５個より多くてもかまわない。ｐ型領域とｎ型領域の合計の総数は、例えば、６層以上３０層以下である。シリコン基板１０内に設けられるｐｎ接合の数は、例えば、５個以上２９個以下である。
ｐｎ接合の数は、シリコン基板１０に要求される耐圧に応じて決定すれば良い。ｐｎ接合の数は、例えば、シリコン基板１０に要求される耐圧を１０Ｖで割った数より少なく、２０Ｖで割った数よりも多くする。例えば、シリコン基板１０に要求される耐圧が３００Ｖであれば、ｐｎ接合の数は１５個より多く２０個より少なくする。
本実施形態のＨＥＭＴ１００によれば、シリコン基板１０とドレイン電極２８間のリーク電流の低減、及び、シリコン基板１０とドレイン電極２８間の絶縁破壊の抑制が実現できる。本実施形態によれば、シリコン基板と電極との間の耐圧を向上させることが可能なＨＥＭＴが提供される。
（第２の実施形態）
本実施形態の半導体基板は、窒化物半導体層と、第１導電型の第１の領域と、第１の領域と窒化物半導体層との間の第２導電型の第２の領域と、第２の領域と窒化物半導体層との間の第１導電型の第３の領域と、第３の領域と窒化物半導体層との間の第２導電型の第４の領域と、第４の領域と窒化物半導体層との間の第１導電型の第５の領域と、第５の領域と窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、を備える。
本実施形態の半導体基板は、第１の実施形態の半導体装置で用いられる半導体基板である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図６は、本実施形態の半導体基板の模式断面図である。図６に示すように、半導体基板２００は、シリコン基板１０と窒化物半導体層２０を備える。
本実施形態の半導体基板２００によれば、シリコン基板と電極との間の耐圧を向上させることが可能なＨＥＭＴが製造できる。
（第３の実施形態）
本実施形態の半導体装置は、窒化物半導体層と、ｐ型の第１の領域と、第１の領域と窒化物半導体層との間に設けられたｎ型の第２の領域と、第１の領域と第２の領域との間に設けられ、第１の領域に接した複数のｐ型の第３の領域と、を有するシリコン基板と、シリコン基板との間に窒化物半導体層が位置する第１の電極と、シリコン基板との間に窒化物半導体層が位置し、第１の電極と離間した第２の電極と、を備える。
本実施形態の半導体装置は、シリコン基板１０内の不純物領域の構造が異なる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＩＩＩ−Ｖ族半導体を用いたＨＥＭＴである。
図７に示すように、ＨＥＭＴ３００（半導体装置）は、シリコン基板１５、窒化物半導体層２０、ゲート絶縁層２２、ゲート電極２４、ソース電極（第１の電極）２６、ドレイン電極（第２の電極）２８、金属板３０を備える。
シリコン基板１５は、ｐ型の第１の領域１５ａ、ｎ型の第２の領域１５ｂ、複数のｐ型の第３の領域１５ｃを備える。
ｐ型の第１の領域１５ａは、金属板３０に接する。ｐ型の第１の領域１５ａのｐ型不純物濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下である。ｐ型の第１の領域１５ａのｐ型不純物濃度は、例えば、ｐ型の第３の領域１５ｃのｐ型不純物濃度よりも高い。
ｎ型の第２の領域１５ｂは、ｐ型の第１の領域１５ａと窒化物半導体層２０との間に設けられる。ｎ型の第２の領域１５ｂのｎ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
複数のｐ型の第３の領域１５ｃは、ｐ型の第１の領域１５ａとｎ型の第２の領域１５ｂとの間に設けられる。ｐ型の第３の領域１５ｃは、ｐ型の第１の領域１５ａに接する。ｐ型の第３の領域１５ｃと窒化物半導体層２０は離間している。
複数のｐ型の第３の領域１５ｃは、例えば、一定のピッチ（図７中のｗとｄの和）で横方向に繰り返し配置される。ｐ型の第３の領域１５ｃは、ｎ型の第２の領域１５ｂに挟まれる。
ｐ型の第３の領域１５ｃの長さ（図７中のＬ）は、例えば、３０μｍ以上８０μｍ以下である。
ｐ型の第３の領域１５ｃのｐ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
２個のｐ型の第３の領域１５ｃに挟まれるｎ型の第２の領域１５ｂのｎ型不純物濃度をＮｎ、ｐ型の第３の領域１５ｃの幅をｗ、間隔をｄ、ｐ型不純物濃度をＮｐ、とした場合に、例えば、０．８≦（Ｎｎ×ｄ）／（Ｎｐ×ｗ）≦１．２である。
なお、シリコン基板１５中のｐ型不純物濃度、及び、ｎ型不純物濃度は、例えば、ＳＩＭＳにより測定することが可能である。ｐ型不純物濃度、及び、ｎ型不純物濃度は、例えば、それぞれの不純物領域の中央部の値を用いる。また、シリコン基板１０中のｐ型領域、及び、ｎ型領域の長さ、幅、間隔などは、例えば、ＳＣＭにより測定することが可能である。
シリコン基板１５と金属板３０は電気的に接続されている。例えば、シリコン基板１０は金属板３０を介して接地されている。言い換えれば、シリコン基板１０には金属板３０を介してグラウンド電位が印加される。
より厳密に言えば、ｐ型の第１の領域１５ａは接地される。ｐ型の第３の領域１５ｃも、ｐ型の第１の領域１５ａを介して接地される。ｎ型の第２の領域１５ｂは、フローティング状態である。
窒化物半導体層２０は、シリコン基板１５上に設けられる。窒化物半導体層２０は、バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃを備える。
次に、本実施形態の半導体装置の製造方法の第１の例について説明する。図８〜図１４は、本実施形態の製造途中の半導体装置の模式断面図である。
最初に、例えば、表面の面方位が（１１１）のｐ型のシリコン基板２を準備する（図８）。ｐ型のシリコン基板２は、後に、ｐ型の第１の領域１５ａとなる。
次に、シリコン基板２上にエピタキシャル成長により、ｎ型層３ａを形成する（図９）。次に、リソグラフィ法とイオン注入法により、ｐ型領域４ａを形成する（図１０）。
次に、ｎ型層３ａ及びｐ型領域４ａ上にエピタキシャル成長により、ｎ型層３ｂを形成する（図１１）。ｎ型層とｐ型領域の形成を繰り返し、複数のｐ型の第３の領域１５ｃを形成する（図１２）。次に、複数のｐ型の第３の領域１５ｃ上にエピタキシャル成長により、ｎ型層を形成する（図１３）。
次に、例えば、ｎ型の第２の領域１５ｂ上にエピタキシャル成長により、バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃを成長させる（図１４）。
その後、公知のプロセス技術により、ゲート絶縁層２２、ゲート電極２４、ソース電極２６、ドレイン電極２８、図示しないパッシベーション層などを形成する。
その後、シリコン基板１０及び窒化物半導体層２０を、金属板３０上にはんだにより接着し、図７のＨＥＭＴ３００が製造される。
次に、本実施形態の半導体装置の製造方法の第２の例について説明する。図１５〜図２０は、本実施形態の製造途中の半導体装置の模式断面図である。
最初に、例えば、表面の面方位が（１１１）のｐ型のシリコン基板２を準備する（図１５）。ｐ型のシリコン基板２は、後に、ｐ型の第１の領域１５ａとなる。
次に、シリコン基板２上にエピタキシャル成長により、ｎ型層３を形成する（図１６）。次に、リソグラフィ法とドライエッチング法により、マスク材４０を形成する。マスク材４０は、例えば、酸化シリコンである。
次に、マスク材４０をマスクにドライエッチングを行い、ｎ型層３をシリコン基板２が露出するまでエッチングする（図１７）。
次に、選択エピタキシャル成長により、複数のｐ型の第３の領域１５ｃを形成する（図１８）。次に、マスク材４０をウェットエッチングにより剥離し、複数のｐ型の第３の領域１５ｃ上にエピタキシャル成長により、ｎ型層を形成する（図１９）。
次に、例えば、ｎ型の第２の領域１５ｂ上にエピタキシャル成長により、バッファ層２０ａ、チャネル層２０ｂ、バリア層２０ｃを成長させる（図２０）。
その後、公知のプロセス技術により、ゲート絶縁層２２、ゲート電極２４、ソース電極２６、ドレイン電極２８、図示しないパッシベーション膜などを形成する。
その後、シリコン基板１０及び窒化物半導体層２０を、金属板３０上にはんだにより接着し、図７のＨＥＭＴ３００が製造される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＨＥＭＴ３００は、ｐ型領域とｎ型領域が横方向に交互に配置された構造をシリコン基板１５中に有する。言い換えれば、シリコン基板１５中に縦方向に伸びる複数のｐｎ接合が、横方向に並んで形成される。
シリコン基板１０とドレイン電極２８との間に高い電圧が印加された場合、シリコン基板１５中のｐｎ接合を挟むｐ型領域とｎ型領域に横方向に空乏層が広がる。これにより、シリコン基板１０とドレイン電極２８間の電界強度が緩和され、シリコン基板１０とドレイン電極２８との間の耐圧が向上する。
ｐ型領域とｎ型領域に空乏層が広がりやすくする観点から、ｐ型領域とｎ型領域の不純物濃度は低い方が望ましい。したがって、ｐ型の第３の領域１５ｃのｐ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。また、ｎ型の第２の領域１５ｂのｎ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。
また、ｐ型領域とｎ型領域の配置構造による耐圧向上効果を上げる観点から、ｐｎ接合を挟むｐ型領域とｎ型領域のアクセプタとドナーの量を略同一にすることが望ましい。したがって、ｐ型の第３の領域１５ｃに挟まれるｎ型の第２の領域１５ｂのｎ型不純物濃度をＮｎ、ｐ型の第３の領域１５ｃの幅をｗ、間隔をｄ、ｐ型不純物濃度をＮｐ、とした場合に、０．８≦（Ｎｎ×ｄ）／（Ｎｐ×ｗ）≦１．２であることが望ましい。
シリコン基板１５と金属板３０との間のコンタクト抵抗を低減する観点から、ｐ型の第１の領域１５ａのｐ型不純物濃度は高い方が望ましい。また、ｐ型の第１の領域１５ａをフィールドプレートとして機能させ、ＨＥＭＴ３００の電流コラプスを改善する観点から、ｐ型の第１の領域１５ａのｐ型不純物濃度は高い方が望ましい。
したがって、ｐ型の第１の領域１５ａのｐ型不純物濃度は、ｐ型の第３の領域１５ｃのｐ型不純物濃度よりも高いことが望ましい。ｐ型の第１の領域１０ａのｐ型不純物濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることが望ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以上であることがより望ましい。
本実施形態のＨＥＭＴ３００によれば、シリコン基板１０とドレイン電極２８間のリーク電流の低減、及び、シリコン基板１０とドレイン電極２８間の絶縁破壊の抑制が実現できる。本実施形態によれば、シリコン基板と電極との間の耐圧を向上させることが可能なＨＥＭＴが提供される。
第１及び第２の実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型をｎ型、第２導電型をｐ型とすることも可能である。
第１ないし第３の実施形態では、窒化物半導体層の材料として窒化ガリウムや窒化アルミニウムガリウムを例に説明したが、例えば、インジウム（Ｉｎ）を含有する窒化インジウムガリウム、窒化インジウムアルミニウム、窒化インジウムアルミニウムガリウムを適用することも可能である。また、窒化物半導体層の材料として窒化アルミニウムを適用することも可能である。
また、第１ないし第３の実施形態では、バリア層２０ｃとして、アンドープの窒化アルミニウムガリウムを例に説明したが、例えば、ｎ型の窒化アルミニウムガリウムを適用することも可能である。
第１及び第２の実施形態では、ＨＥＭＴの構造としてゲート絶縁層を有するプレーナゲート構造のＨＥＭＴを例に説明したが、ｐ型層を有する接合ゲート構造のＨＥＭＴ、ショットキーゲート構造のＨＥＭＴ、チャネル層又はバリア層に設けられたリセス内にゲート電極を有するリセスゲート構造のＨＥＭＴなど、その他の構造のＨＥＭＴに本発明を適用することも可能である。また、ＨＥＭＴに限らず、例えば、ダイオードにも本発明を適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン基板
１０ａ 第１の領域
１０ｂ 第２の領域
１０ｃ 第３の領域
１０ｄ 第４の領域
１０ｅ 第５の領域
１０ｆ 第６の領域
１５ シリコン基板
１５ａ 第１の領域
１５ｂ 第２の領域
１５ｃ 第３の領域
２０ 窒化物半導体層
２６ ソース電極（第１の電極）
２８ ドレイン電極（第２の電極）
１００ ＨＥＭＴ（半導体装置）
２００ 半導体基板
３００ ＨＥＭＴ（半導体装置）

Claims (10)

  1. 窒化物半導体層と、
    第１導電型の第１の領域と、前記第１の領域と前記窒化物半導体層との間の第２導電型の第２の領域と、前記第２の領域と前記窒化物半導体層との間の第１導電型の第３の領域と、前記第３の領域と前記窒化物半導体層との間の第２導電型の第４の領域と、前記第４の領域と前記窒化物半導体層との間の第１導電型の第５の領域と、前記第５の領域と前記窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、
    前記シリコン基板との間に前記窒化物半導体層が位置する第１の電極と、
    前記シリコン基板との間に前記窒化物半導体層が位置し、前記第１の電極と離間した第２の電極と、
    を備える半導体装置。
  2. 前記第２の領域、前記第３の領域、前記第４の領域、前記第５の領域及び前記第６の領域が、前記第１の電極及び前記第２の電極と接続されていない請求項１記載の半導体装置。
  3. 前記第１の領域、前記第３の領域及び前記第５の領域の第１導電型の不純物濃度、及び、前記第２の領域、前記第４の領域及び前記第６の領域の第２導電型の不純物濃度が、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第３の領域の第１導電型の不純物濃度をＮ３、前記第３の領域の厚さをｔ３、前記第４の領域の第２導電型の不純物濃度をＮ４、前記第４の領域の厚さをｔ４、とした場合に、０．８≦（Ｎ４×ｔ４）／（Ｎ３×ｔ３）≦１．２である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の領域の厚さが、前記第２の領域、前記第３の領域、前記第４の領域、前記第５の領域及び前記第６の領域のいずれの厚さよりも厚い請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の領域の第１導電型の不純物濃度が、前記第３の領域及び前記第５の領域の第１導電型の不純物濃度よりも高い請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 窒化物半導体層と、
    第１導電型の第１の領域と、前記第１の領域と前記窒化物半導体層との間の第２導電型の第２の領域と、前記第２の領域と前記窒化物半導体層との間の第１導電型の第３の領域と、前記第３の領域と前記窒化物半導体層との間の第２導電型の第４の領域と、前記第４の領域と前記窒化物半導体層との間の第１導電型の第５の領域と、前記第５の領域と前記窒化物半導体層との間の第２導電型の第６の領域と、を有するシリコン基板と、
    を備える半導体基板。
  8. 窒化物半導体層と、
    ｐ型の第１の領域と、前記第１の領域と前記窒化物半導体層との間に設けられたｎ型の第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、前記第１の領域に接した複数のｐ型の第３の領域と、を有するシリコン基板と、
    前記シリコン基板との間に前記窒化物半導体層が位置する第１の電極と、
    前記シリコン基板との間に前記窒化物半導体層が位置し、前記第１の電極と離間した第２の電極と、
    を備える半導体装置。
  9. 前記第３の領域の間の前記第２の領域のｎ型不純物濃度をＮｎ、前記第３の領域の幅をｗ、間隔をｄ、ｐ型不純物濃度をＮｐ、とした場合に、０．８≦（Ｎｎ×ｄ）／（Ｎｐ×ｗ）≦１．２である請求項８記載の半導体装置。
  10. 前記第１の領域のｐ型不純物濃度が、前記第３の領域のｐ型不純物濃度よりも高い請求項８又は請求項９記載の半導体装置。
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