TWI803845B - 半導體結構 - Google Patents

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Abstract

半導體結構包含：基板、通道層、阻障層、閘極電極、源極電極及汲極電極以及複數個島狀結構。通道層設置於基板上。阻障層設置於通道層上。閘極電極設置於阻障層上。源極電極及汲極電極分別設置於閘極電極的相對側，且分別與阻障層接觸。複數個島狀結構設置於閘極電極與汲極電極之間，且對應於複數個島狀結構的在通道層的上表面上的二維電子氣為不連續。

Description

半導體結構
本揭露係關於半導體結構，特別是關於其內包含使得通道層的上表面上的二維電子氣為不連續的島狀結構的半導體結構。
由於氮化鎵(GaN)材料具有寬能隙(band-gap)、高抗熱性、高電子飽和速率、以及極強的極化(polarization)效應等擁有各種優秀的特性，因此被廣泛應用。舉例而言，目前氮化鎵半導體已廣泛地應用於包含異質接面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。
然而，在高電子遷移率電晶體中，經常困於崩潰電壓(breakdown voltage)不足、導通電阻(on-resistance)過大及/或電場分布(electric field distribution)不均勻，而導致整個高電子遷移率電晶體的電性性能下降的問題。是以，雖然現存的半導體結構已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可做為高電子遷移率電晶體之半導體結構仍有一些問題需要進行克服。
鑒於上述問題，本揭露藉由進一步設置複數個島狀結構於阻障層上、於通道層中或貫穿通道層與阻障層，使得對應於前述複數個島狀結構的通道層的上表面上的二維電子氣為不連續，以使半導體結構的崩潰電壓提升、使導通電阻降低及/或使電場分布更加均勻，來提高整體半導體結構的電性性能。
根據一些實施例，提供半導體結構。半導體結構包含：半導體結構包含：基板、通道層、阻障層、閘極電極、源極電極及汲極電極以及複數個島狀結構。通道層設置於基板上。阻障層設置於通道層上。閘極電極設置於阻障層上。源極電極及汲極電極分別設置於閘極電極的相對側，且分別與阻障層接觸。複數個島狀結構設置於閘極電極與汲極電極之間，且對應於複數個島狀結構的在通道層的上表面上的二維電子氣(two-dimensional electron gas，2DEG)為不連續(discontinuous)。
本揭露的半導體結構可應用於多種類型的半導體裝置，為讓本揭露之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
再者，空間上的相關用語，例如「上」、「下」、「在…上方」、「在…下方」及類似的用詞，除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
第1圖至第3圖是根據本揭露的一些實施例，說明半導體結構在各個階段的剖面示意圖。
參照第1圖，提供基板100，基板100上形成有緩衝層200、通道層300、以及阻障層400。緩衝層200可設置於基板100上。通道層300可設置於緩衝層200上，亦即緩衝層200可設置於基板100與通道層300之間。阻障層400可設置於通道層300上。
在一實施例中，基板100可以為或包含塊材半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或類似基板。一般而言，絕緣體上覆半導體基板包括形成於絕緣體上的半導體材料的膜層。舉例而言，此絕緣層可為，氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、多晶矽(poly-silicon)層、或上述膜層的堆疊組合。提供上述絕緣層於基板上，通常是矽(silicon)或氮化鋁(AlN)基板。基板100可為經摻雜(例如，使用p型或n型摻質(dopant))或未摻雜的基板。基板100亦可為其他種類的基板，例如多層(multi-layered)基板或漸進(gradient)基板。在一些實施例中，基板100可以是半導體基板或陶瓷基板，例如氮化鎵(Gallium Nitride，GaN)基板、碳化矽(SiC)基板、氮化鋁基板或藍寶石基板。在一些實施例中，基板100為矽基板或碳化矽基板。
在一實施例中，通道層300與基板100之間的晶格差排(dislocation)及/或晶格差異會造成缺陷及/或應變(strain)的產生。然而，緩衝層200可減少或防止上述缺陷及/或應變。在一實施例中，緩衝層200的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例而言，緩衝層200的材料可以為或包含氮化鎵、氮化鋁、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、前述之單層或多層組合、或其他任何合適的材料。在一些實施例中，可以藉由沉積製程來形成緩衝層200。上述形成緩衝層200的沉積製程可為有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、其組合、或其類似製程，但不限於此。
在一實施例中，基板100與緩衝層200之間可進一步設置成核層。前述成核層的材料可以為或包含氮化鋁、氮化鋁鎵、其組合、或其他任何合適的材料。可藉由沉積製程來形成成核層。上述形成成核層的沉積製程可為有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、其組合、或其類似製程，但不限於此。成核層可減少及/或防止基板100與設置於基板100上的其他層之間的晶格差異，提升結晶品質。
在一實施例中，通道層300的材料可以包含一或多種III-V族化合物半導體材料，例如：III族氮化物，但不限於此。舉例而言，通道層300的材料可以為或可以包含氮化鎵、氮化鋁鎵、氮化鋁銦、氮化銦鎵(InGaN)、氮化銦鋁鎵(InAlGaN)、其組合、或其他任何合適的材料，但不限於此。可藉由沉積製程來形成通道層300。上述形成通道層300的沉積製程可為有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、其組合、或其類似製程，但不限於此。在一實施例中，通道層300可包含氮化鎵。
在一實施例中，阻障層400的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例而言，阻障層400可以為或包含氮化鋁、氮化鋁鎵、氮化鋁銦、氮化銦鋁鎵、其組合、或其他任何合適的材料，但不限於此。阻障層400可以包含單層或多層結構。可以藉由沉積製程來形成阻障層400，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、其組合、或其類似製程，但不限於此。在一實施例中，阻障層400可包含氮化鋁鎵。在一些實施例中，通道層300及阻障層400中沒有使用摻質摻雜。在一些其他實施例中，通道層300及阻障層400可使用n型摻質。
藉由作為通道層300的氮化鎵以及作為阻障層400的氮化鋁鎵之間的異質界面造成的晶格常數差異，形成二維電子氣(two-dimensional electron gas，2DEG)310在通道層300的上表面附近。在一實施例中，二維電子氣310形成在通道層300中且鄰近阻障層400。在一些實施例中，前述二維電子氣通道能夠提供後續形成的高電子遷移率電晶體的導電載子，因此能夠作為電流路徑。
參照第2圖，化合物半導體層500形成於阻障層400上。在一實施例中，化合物半導體層500可以為經p型摻雜。在一實施例中，化合物半導體層500可包含p型摻雜的氮化鎵。化合物半導體層500可以抑制化合物半導體層500下方的二維電子氣的形成。也就是說，對應於化合物半導體層500下方的二維電子氣可為不連續(discontinuous)，亦即使得前述二維電子氣為空乏區(depleted region)。因此，藉由設置化合物半導體層500於後續形成的閘極電極及阻障層400之間，來使得後續形成的高電子遷移率電晶體具有常關(normally-off)狀態，故而得以克服傳統高電子遷移率電晶體具有常開(normally-on)狀態的疑慮。
在一實施例中，化合物半導體層500可由前述沉積製程來形成。舉例來說，可以藉由沉積製程在阻障層400上形成化合物半導體材料層；接著在化合物半導體材料層上形成遮罩層；並在遮罩層上形成光阻，以暴露遮罩層的一部分；接著使遮罩層圖案化，以形成經圖案化的遮罩；藉由經圖案化的遮罩暴露化合物半導體材料層的一部分；並接著使前述化合物半導體材料層圖案化，也就是蝕刻化合物半導體材料層未被經圖案化的遮罩覆蓋的部分，以形成化合物半導體層500。在一實施例中，化合物半導體層500具有第一厚度t1。
需特別說明的是，在一實施例中，除了形成化合物半導體層500在阻障層400上之外，形成複數個島狀結構600在阻障層400上且在介於後續形成的閘極電極與汲極電極之間。由於形成在阻障層400上的複數個島狀結構600可包括類似於或相同於化合物半導體層500的材料，因此複數個島狀結構600亦可具有透過(through)阻障層400來抑制二維電子氣310的形成的效果。舉例而言，在一實施例中，複數個島狀結構600包含p型摻雜的氮化鎵(GaN)或p型摻雜的氮化鋁鎵(AlGaN)。是以，對應於複數個島狀結構600在通道層300的上表面上的二維電子氣310為不連續，亦即使得介於後續形成的閘極電極與汲極電極之間的二維電子氣為不連續。換句話說，抵銷對應於複數個島狀結構600的二維電子氣310。具體而言，在一實施例中，位於複數個島狀結構600下方的二維電子氣310為不連續，也就是為空乏區。在本文中，用語「不連續」代表二維電子氣中的導電能力差異甚大。在一實施例中，由於閘極電極與汲極電極之間的導電路徑長度是影響高壓元件的崩潰電壓的主要因素之一，因此複數個島狀結構600可僅形成於後續形成的閘極電極與汲極電極之間，而不形成於後續形成的閘極電極與源極電極之間，以降低製造成本。
在一實施例中，形成化合物半導體層500於阻障層400上及形成複數個島狀結構600在阻障層400上在不同製程中執行。在一實施例中，在形成化合物半導體層500於阻障層400上的製程中，同時形成複數個島狀結構600在阻障層400上。換句話說，化合物半導體層500與複數個島狀結構600在同一製程中形成，因此化合物半導體層500與複數個島狀結構600由相同材料形成且具有相同厚度。當化合物半導體層500與複數個島狀結構600在相同製程中形成，可降低形成製程的成本。在一實施例中，化合物半導體層500具有第一厚度t1；複數個島狀結構600具有第二厚度t2；以及化合物半導體層500與複數個島狀結構600皆由p型摻雜的氮化鎵(p-GaN)形成且第一厚度t1實質上等於第二厚度t2，然不限於此，第一厚度t1可不同於第二厚度t2。在一實施例中，複數個島狀結構600可依據半導體結構的電性性能需求來調整數量。舉例而言，複數個島狀結構600可包含第一部分610、第二部分620及第三部分630。然而，關於複數個島狀結構600的佈置方式，將於後進行詳細說明。
參照第3圖，在一實施例中，接續使閘極電極510形成於化合物半導體層500上。在一些實施例中，閘極電極510的材料可為導電材料，舉例而言，導電材料可包含金屬、金屬氮化物、半導體材料、其組合、或其他任何合適的導電材料，但不限於此。在一些實施例中，金屬可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、其類似物、或其組合，但不限於此。半導體材料可為多晶矽、或多晶鍺。上述的導電材料可藉由例如化學氣相沉積法(chemical vapor deposition，CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、其組合或其類似製程。類似地，可先形成導電材料層於化合物半導體層500上，再經由圖案化製程來形成閘極電極510。
再者，在一實施例中，形成貫穿阻障層400並暴露通道層300的一部分的接觸通孔(未顯示)。前述接觸通孔可設置於閘極電極510的兩側，且前述接觸通孔與閘極電極510之間的橫向距離可根據所需高電子遷移率電晶體的電性性能調整。然後，沉積導電材料於接觸通孔中。在一實施例中，導電材料可與用於形成閘極電極510的導電材料為相同或不同，且可使用與用於形成閘極電極510的沉積製程相同或不同的製程來沉積。接著使經沉積的導電材料圖案化，以形成設置於閘極電極510的一側且與通道層300接觸的源極電極700、以及設置於閘極電極510的另一側且與通道層300接觸的汲極電極800，而獲得本揭露之半導體結構1。其中，半導體結構1可經進一步製程而形成高電子遷移率電晶體。
第4圖至第6圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。與前述內容相同或相似處於此不在加以贅述。
參照第4圖，在一實施例中，提供基板100；形成緩衝層200在基板100上；以及形成複數個島狀結構600在緩衝層200上。也就是說，複數個島狀結構600可位於後續形成的通道層300中。在一實施例中，可藉由前述沉積製程來形成複數個島狀結構600。舉例來說，可以藉由沉積製程在緩衝層200上形成島狀結構材料層；接著在島狀結構材料層上形成經圖案化的遮罩；藉由經圖案化的遮罩暴露島狀結構材料層的一部分；接著使島狀結構材料層圖案化，以形成複數個島狀結構600。由於複數個島狀結構600形成在緩衝層200與通道層300之間的界面處，所以形成製程簡易，且不易損壞通道層300，而避免通道層300的可靠性下降的問題。在一實施例中，複數個島狀結構600包括p型GaN。在一實施例中，複數個島狀結構600可包含第一部分610、第二部分620及第三部分630，且可具有第三厚度t3。
在另一實施例中，複數個島狀結構600不限制於形成在緩衝層200的上表面上，複數個島狀結構600亦可形成於通道層300中但不與緩衝層200接觸。舉例來說，可以先形成通道層的一部分於緩衝層200上，接著形成複數個島狀結構600於前述通道層的一部分，之後再形成通道層的另一部分於複數個島狀結構600上，以使得複數個島狀結構600設置於通道層300中。
參照第5圖，接著，以諸如MOCVD的磊晶製程形成通道層300於緩衝層200及複數個島狀結構600上，並形成阻障層400於緩衝層上。在一實施例中，複數個島狀結構600皆由p型GaN形成。且如前所述，接著形成化合物半導體層500在阻障層400上，並形成閘極電極510在化合物半導體層500上。
參照第6圖，形成源極電極700以及汲極電極800在閘極電極510的相對側上，而獲得本揭露之半導體結構2，其中源極電極700及汲極電極800，分別與通道層300接觸。其中，半導體結構2可經進一步製程而形成高電子遷移率電晶體。在一些實施例中，其中源極電極700及汲極電極800，分別與阻障層400接觸，即前述源極電極700及汲極電極800的深度未到達通道層300(未顯示)。
需要說明的是，複數個島狀結構600可以透過通道層300向上影響在通道層300的上表面上的二維電子氣310，使得對應的二維電子氣310為不連續。具體而言，在一實施例中，位於複數個島狀結構600上方的二維電子氣310為不連續，也就是為空乏區。此外，無論是複數個島狀結構600設置於通道層300的垂直深度、複數個島狀結構600具有的第三厚度t3及/或複數個島狀結構600的數量，皆可以依據所需的半導體結構的電性性能來調整。在一實施例中，相較於使複數個島狀結構600形成在阻障層400上，因為使複數個島狀結構600形成在通道層300中，可讓複數個島狀結構600更接近位在通道層300的上表面上的二維電子氣310，所以可以設置較薄的複數個島狀結構600，舉例而言，設置具有小於第一厚度t1及/或第二厚度t2的第三厚度t3的複數個島狀結構600，而也能夠使對應的二維電子氣310為不連續。
因此，可以藉由使得複數個島狀結構600形成在通道層300中，來提升用於形成複數個島狀結構600的形成製程的裕度，並減少製程成本。詳細而言，由於能夠依據所需的半導體結構的電性性能，來調整形成在通道層300中的複數個島狀結構600的厚度，因此可以設置具有各種適當厚度的複數個島狀結構600，從而提升製程裕度。另外，由於可以設置較薄的複數個島狀結構600，因此能夠減少複數個島狀結構600的形成製程的形成時間，例如：沉積時間，並減少需要使用的沉積材料，從而減少形成製程的成本。
第7圖至第9圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。與前述內容相同或相似處於此不在加以贅述。
參照第7圖，類似於第1圖，提供基板100，並依序形成緩衝層200、通道層300、阻障層400。
參照第8圖，在緩衝層200上形成貫穿通道層300及阻障層400的複數個島狀結構600，並在阻障層400上依序形成化合物半導體層500及閘極電極510。在一實施例中，可藉由形成經圖案化的遮罩於阻障層400上，以暴露阻障層400的一部分；接著使前述阻障層400及通道層300圖案化，經過蝕刻製程去除未經遮蔽的阻障層400及通道層300，以形成貫穿阻障層400及通道層300的複數個島狀結構位置(未顯示)；並在島狀結構位置中填充島狀結構材料，來形成複數個島狀結構600。前述島狀結構材料可包括或可為絕緣材料，諸如氧化矽、氮化矽、其組合或其類似物。在另一實施例中，可藉由植入(implant)製程來形成複數個島狀結構600。舉例而言，可以藉由植入N 2、Ar、Br、其類似物或其組合來形成複數個島狀結構600。
在一實施例中，複數個島狀結構600可貫穿阻障層400但不貫穿通道層300。具體而言，複數個島狀結構600可貫穿阻障層400及在通道層300的上表面上的二維電子氣，而不貫穿通道層300。複數個島狀結構600的底表面與通道層300的底表面可不接觸，亦即複數個島狀結構600的底表面與緩衝層200的頂表面可不接觸，且可間隔一距離。由於複數個島狀結構600貫穿通道層300的上表面上的二維電子氣，因此也能夠使對應於複數個島狀結構600的二維電子氣為不連續。換句話說，由於複數個島狀結構600貫穿二維電子氣，實質上沒有二維電子氣在介於複數個島狀結構600中的相鄰的島狀結構之間。
因此，藉由植入製程來形成複數個島狀結構600，除了能夠達到使得二維電子氣為不連續，還能夠簡化形成複數個島狀結構600的製程，並使得複數個島狀結構600的形成製程更容易與現有製程相容，進而提升製程裕度並降低製程成本。舉例而言，可以依據所需的半導體結構的電性性能，來調整植入遮罩、植入濃度、經植入的摻質種類、植入深度等參數，來彈性地形成複數個島狀結構600。
參照第9圖，形成源極電極700以及汲極電極800在閘極電極510的相對側上，而獲得本揭露之半導體結構3。其中，半導體結構3可經進一步製程而形成高電子遷移率電晶體。
需要說明的是，由於複數個島狀結構600貫穿阻障層400及通道層300，因此在複數個島狀結構600處不會產生二維電子氣310，使得對應的二維電子氣310為不連續，進而提升半導體結構的崩潰電壓並降低導通電阻。
接續上述，第10圖至第13圖是根據本揭露的一些實施例，繪示半導體結構1、2或3的俯視示意圖。第3圖、第6圖及第9圖可為沿著第10圖的剖面線AA’擷取的剖面示意圖。
參照第10圖，為使便於說明，僅顯示阻障層400、閘極電極510、複數個島狀結構600、源極電極700、汲極電極800，而省略其它部件。在第10圖中，複數個島狀結構600可顯示為設置在阻障層400上的實施例，或是貫穿阻障層400及通道層300的實施例，然而第10圖所示的複數個島狀結構600亦適用於設置在通道層中的實施例。
如第10圖所示，以俯視圖觀察時，複數個島狀結構600包括沿著平行於閘極電極510的延伸方向排列的複數列島狀部分。舉例而言，複數列島狀部分中的每一列沿著橫向方向排列，且複數列島狀部分中的每一個島狀部分的長度方向平行於前述橫向方向。複數個島狀結構600所包括的島狀部分的列數可根據所需電性性能調整。舉例而言，可為1~50中的任意整數。為便於說明，以下僅以包括3列的島狀部分進行說明，然本揭露不限於此。
接續上述，在一實施例中，複數列島狀部分包括複數個第一部分610、複數個第二部分620及複數個第三部分630。在複數個第三部分630中，第一部分610最鄰近於閘極電極510；第三部分630最遠離該閘極電極，且第二部分620設置於第一部分610及第三部分630之間。
如第10圖所示，在一實施例中，第一部分610、第二部分620及第三部分630交錯設置。藉由交錯設置的第一部分610、第二部分620及第三部分630，使對應於第一部分610、第二部分620及第三部分630處的二維電子氣為不連續，而讓導通路徑P沿著沒有對應於第一部分610、第二部分620及第三部分630處延伸，以形成為非直線形的導通路徑P。舉例而言，使得導通路徑P為鋸齒狀，然本揭露不限制於此，導通路徑P可為拉鍊狀、Z型形狀或其類似形狀。所以，相較於直線形的導通路徑P，本揭露的半導體結構的導通路徑P的總路徑長度較大，而能使得源極電極700與汲極電極800之間的距離增加，進而增加崩潰電壓。
此外，第10圖顯示後續加工半導體結構1、2或3而形成的高電子遷移率電晶體的主動區域R1及非主動區域R2。其中，前述主動區域R1及前述非主動區域R2可經由平台(MESA)製程來定義。舉例而言，在形成前述阻障層400之後，藉由乾蝕刻(dry etching)製程，蝕刻阻障層400、通道層300及緩衝層200，以形成絕緣平台(isolation mesa)在基板100上，來隔離基板100上的各半導體結構，且將絕緣平台定義為主動區域R1。
在一些實施例中，複數個島狀結構600的至少一部分跨越主動區域R1及非主動區域R2。舉例而言，第二部分620跨越主動區域R1及非主動區域R2，以進一步確保導通路徑為非直線形狀，而提升崩潰電壓。再者，在一實施例中，在主動區域R1中的介於閘極電極510與汲極電極800之間的區域R3中，設置有複數個島狀結構600的面積與區域R3的總面積的比值為0.05~0.9。當比值小於0.05時，會與現存的半導體結構無明顯差異，因此無法提升半導體結構的崩潰電壓且亦無法降低導通電阻。而當比值又大於0.9時，則會導致電流太小的負面效果。在一實施例中，複數個島狀結構600的面積與區域R3的總面積的比值為0.2~0.6 。
如第10圖所示，第一部分610具有第一寬度w1，且相鄰的第一部分610之間具有第一間距s1；第二部分620具有第二寬度w2，且相鄰的第二部分620之間具有第二間距s2；以及第三部分630具有第三寬度w3，且相鄰的第三部分630之間具有第三間距s3。閘極電極510與第一部分610之間具有距離d G；第一部分610與最鄰近前述第一部分610的第二部分620之間具有距離d 12；第二部分620與最鄰近前述第二部分620的第三部分630之間具有距離d 23；以及第三部分630與汲極電極之間具有距離d D。
需說明的是，以複數個島狀結構600中的第一部分610為例，在固定區域R3的尺寸的情況下，當第一寬度w1固定時，提升第一間距s1會提高電流；而當第一寬度w1固定時，縮短第一間距s1則會提高電場分布的均勻度。此外，在一實施例中，調整複數個島狀結構600的厚度，使對應的二維電子氣310為不連續；調整複數個島狀結構600之間的間距，使得電場分布最佳化。
在第10圖中，第一寬度w1、第二寬度w2及第三寬度w3實質上相同；第一間距s1、第二間距s2及第三間距s3實質上相同；且距離d G、距離d 12、距離d 23及距離d D實質上相同。因此，本揭露的半導體基板可具有設計單純，容易設計的有益功效。
參照第11圖，第一寬度w1大於第二寬度w2，且第二寬度w2大於第三寬度w3；第一間距s1、第二間距s2及第三間距s3實質上相同；且距離d G、距離d 12、距離d 23及距離d D實質上相同。因此，本揭露的半導體基板可具有降低靠近閘極電極510的電場效果。
參照第12圖，第一寬度w1、第二寬度w2及第三寬度w3實質上相同；第一間距s1小於第二間距s2，且第二間距s2小於第三間距s3；且距離d G、距離d 12、距離d 23及距離d D實質上相同。因此，本揭露的半導體基板可具有平衡靠近閘極電極510和靠近汲極電極800兩端電場效果。
參照第13圖，第一寬度w1、第二寬度w2及第三寬度w3實質上相同；第一間距s1、第二間距s2及第三間距s3實質上相同；且在距離d G及距離d D為實質上相同的情況下，使距離d 12小於距離d 23。因此，本揭露的半導體基板可具有均衡電場和電流大小效果。
另外，本揭露所揭露的半導體結構亦可以應用於金屬-絕緣體-半導體高電子遷移率電晶體(MIS-HEMT)中。
綜上所述，根據本揭露的一些實施例，本揭露藉由在通道層中、在阻障層上及/或在緩衝層上且貫穿通道層及阻障層的位置處設置複數個島狀結構，來使得介於閘極電極與汲極電極之間的二維電子氣為空乏區，進而提升半導體結構的崩潰電壓並降低導通電阻，來改善後續形成的高電子遷移率電晶體的性能。此外，可以依據所需電性性能調整複數個島狀結構的厚度、寬度、間距以及交錯排列的方式。所以本揭露能使得在俯視圖觀察時，介於閘極電極與汲極電極之間的導通路徑為非直線路徑，來增加導通路徑的總長度，進而提升崩潰電壓。再者，由於本揭露包括複數個島狀結構，因此能夠提升電場分布的均勻度。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
1,2,3:半導體結構 100:基板 200:緩衝層 300:通道層 310:二維電子氣 400:阻障層 500:化合物半導體層 510:閘極電極 600:島狀結構 610:第一部分 620:第二部分 630:第三部分 700：源極電極 800：汲極電極 d 12,d 23,d D,d G:距離 P:路徑 R1:主動區域 R2:非主動區域 R3:區域 s1:第一間距 s2:第二間距 s3:第三間距 t1:第一厚度 t2:第二厚度 t3:第三厚度 w1:第一寬度 w2:第二寬度 w3:第三寬度
藉由以下的詳述配合所附圖式，我們能更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。 第1圖至第3圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖； 第4圖至第6圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖； 第7圖至第9圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖；以及 第10圖至第13圖是根據本揭露的一些實施例，繪示半導體結構的俯視示意圖。
1:半導體結構
100:基板
200:緩衝層
300:通道層
310:二維電子氣
400:阻障層
500:化合物半導體層
510:閘極電極
600:島狀結構
610:第一部分
620:第二部分
630:第三部分
700:源極電極
800:汲極電極

Claims (10)

  1. 一種半導體結構，其包含：一基板；一通道層，設置於該基板上；一阻障層，設置於該通道層上；一閘極電極，設置於該阻障層上；一源極電極及一汲極電極，分別設置於該閘極電極的相對側，且分別與該阻障層接觸；以及複數個島狀結構，設置於該閘極電極與該汲極電極之間，且對應於該複數個島狀結構的在該通道層的上表面上的二維電子氣為不連續(discontinuous)；其中以俯視圖觀察，該複數個島狀結構包括沿著平行於該閘極電極的延伸方向排列的複數列島狀部分；其中該複數列島狀部分包括複數個第一部分、複數個第二部分及複數個第三部分；其中該複數個第一部分最鄰近於該閘極電極；該複數個第三部分最遠離該閘極電極；且該複數個第一部分、該複數個第二部分及該複數個第三部分交錯設置。
  2. 如請求項1之半導體結構，其中該複數個第一部分的一第一寬度大於或等於該複數個第二部分的一第二寬度；且該第二寬度大於或等於該複數個第三部分的一第三寬度。
  3. 如請求項1之半導體結構，其中該複數個第一部分中的相鄰第一部分之間的一第一間距小於或等於該複數個第二部分 中的相鄰第二部分之間的一第二間距；且該第二間距小於或等於該複數個第三部分中的相鄰第三部分之間的一第三間距。
  4. 如請求項1之半導體結構，其中該複數個第一部分中的一第一部分與最鄰近的該複數個第二部分中的一第二部分之間的距離小於或等於該複數個第二部分中的該第二部分與最鄰近的該複數個第三部分中的一第三部分之間的距離。
  5. 如請求項1之半導體結構，其中該源極電極及該汲極電極，分別與該通道層接觸。
  6. 如請求項1之半導體結構，其進一步包含：一緩衝層，設置於該基板與該通道層之間；以及一化合物半導體層，設置於該阻障層與該閘極電極之間。
  7. 一種半導體結構，其包含：一基板；一通道層，設置於該基板上；一阻障層，設置於該通道層上；一閘極電極，設置於該阻障層上；一源極電極及一汲極電極，分別設置於該閘極電極的相對側，且分別與該阻障層接觸；以及複數個島狀結構，設置於該閘極電極與該汲極電極之間，且對應於該複數個島狀結構的在該通道層的上表面上的二維電子氣為不連續(discontinuous)；其中該複數個島狀結構設置於該通道層中。
  8. 如請求項1之半導體結構，其中該複數個島狀結構設置於該阻障層上。
  9. 如請求項1之半導體結構，其中該複數個島狀結構包含p型摻雜的氮化鎵(GaN)或p型摻雜的氮化鋁鎵(AlGaN)。
  10. 一種半導體結構，其包含：一基板；一通道層，設置於該基板上；一阻障層，設置於該通道層上；一閘極電極，設置於該阻障層上；一源極電極及一汲極電極，分別設置於該閘極電極的相對側，且分別與該阻障層接觸；以及複數個島狀結構，設置於該閘極電極與該汲極電極之間，且對應於該複數個島狀結構的在該通道層的上表面上的二維電子氣為不連續(discontinuous)；其中該複數個島狀結構設置於該基板上且貫穿該通道層與該阻障層。
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