KR20150011238A - 질화물계 반도체 장치 - Google Patents

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박찬호
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Abstract

질화물계 반도체 장치가 개시된다. 상기 질화물계 반도체 장치는 기판 상에 형성되며, 제1 도전형의 제1 반도체층, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층, 상기 제2 반도체층 상에 형성된 상기 제1 도전형의 제3 반도체층, 및 기 제3 반도체층 상에 형성된 상기 제2 도전형의 제4 반도체층을 포함하는 배리어 구조물; 상기 배리어 구조물 상에 형성되며, 내부에 2차원 전자가스(2-Dimensional Electron Gas, 2DEG) 채널을 형성하는 질화물 반도체층; 및 상기 질화물 반도체층 상에 형성되며, 서로 이격된 소스 전극, 드레인 전극 및 게이트 전극;을 포함한다.

Description

질화물계 반도체 장치{Nitride-based semiconductor devices}
본 발명은 질화물계 반도체 장치에 관한 것으로서, 더욱 상세하게는, 이종접합 구조를 갖는 질화물계 반도체 장치에 관한 것이다.
높은 항복전압 및 빠른 응답속도를 얻는 파워 소자용 트랜지스터로 사용하기 위하여 AlGaN/GaN의 이종구조 전계 트랜지스터(heterostructure field effect transistor, HFET)에 관한 연구가 활발히 진행되고 있다. HFET 소자는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함하며, 이러한 HEMT 소자에서 상대적으로 큰 분극률을 갖는 반도체층, 예를 들어 AlGaN 층은 그와 이종 접합된 다른 반도체층, 예를 들어 GaN 층에 2차원 전자가스(2-dimensional electron gas, 2DEG) 채널을 유발할 수 있다. 상기 2DEG 채널은 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어될 수 있다. 한편, 상기 2DEG 채널의 전자 이동도를 향상시켜 우수한 전기적 특성을 갖는 HFET 소자 구조의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 우수한 전기적 특성을 갖는 질화물계 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 질화물계 반도체 장치는, 기판 상에 형성되며, 제1 도전형의 제1 반도체층, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층, 상기 제2 반도체층 상에 형성된 상기 제1 도전형의 제3 반도체층, 및 상기 제3 반도체층 상에 형성된 상기 제2 도전형의 제4 반도체층을 포함하는 배리어 구조물; 상기 배리어 구조물 상에 형성되며, 내부에 2차원 전자가스(2-Dimensional Electron Gas, 2DEG) 채널을 형성하는 질화물 반도체층; 및 상기 질화물 반도체층 상에 형성되며, 서로 이격된 소스 전극, 드레인 전극 및 게이트 전극;을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 도전형은 p형 도전형이며, 상기 제2 도전형은 n형 도전형일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전형은 n형 도전형이며, 상기 제2 도전형은 p형 도전형일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층은 상기 제1 반도체층의 상면으로부터 아래 방향으로 리세스된 제1 오목부(depression)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 오목부의 폭은 약 10 내지 500 nm이고, 상기 제1 오목부의 깊이는 약 10 내지 500 nm일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층은 갈륨 질화물(GaN)이고, 육방정계 결정구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체층의 상면은 결정학적 c-면에 평행하고, 상기 제1 오목부는 상기 제1 반도체층의 결정학적 r-면에 평행한 측벽들에 의해 형성된 공간으로 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 오목부는 음각된 육각뿔(engraved hexagonal pyramid) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 오목부의 수평 단면은 육각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 반도체층은 상기 제3 반도체층의 상면으로부터 아래 방향으로 리세스된 제2 오목부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 구조물은, 상기 제4 반도체층 상에 형성된 상기 제1 도전형의 제5 반도체층; 및 상기 제5 반도체층 상에 형성된 상기 제2 도전형의 제6 반도체층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 질화물계 반도체 장치는, 기판 상에 형성된 배리어 구조물; 상기 배리어 구조물 상에 형성된 채널층; 상기 채널층 상에 형성된 채널 공급층; 상기 채널 공급층 상에 서로 이격되어 형성된 소스 전극, 드레인 전극 및 게이트 전극을 포함하며, 상기 배리어 구조물은 순차적으로 적층된 p형 반도체층 및 n형 반도체층의 적층 구조를 적어도 2개 포함한다.
예시적인 실시예들에 있어서, 상기 배리어 구조물의 상기 p형 반도체층 중 적어도 하나는 상기 p형 반도체층의 상면으로부터 아래 방향으로 리세스된 복수의 오목부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 오목부들 각각의 수직 단면은 V-형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 오목부들 각각의 측벽들은 상기 p형 반도체층의 결정학적 r-면에 평행한 방향으로 배열될 수 있다.
본 발명에 따른 질화물계 반도체 장치는, p형 반도체층 및 n형 반도체층의 적층 구조를 적어도 2개 이상 포함하는 배리어 구조물을 구비함에 따라, 상기 배리어 구조물 상에 형성되는 채널층 내의 2DEG 채널의 전자 이동도를 향상시킬 수 있다. 또한, 상기 p형 반도체층에 형성된 오목부는, 기판과 상기 p형 반도체층 사이의 격자상수 미스매치(lattice parameter mismatch)로부터 발생하는 스레딩 전위를 피닝(pinning)하여 상기 채널층의 결정성(crystallinity)을 향상시킬 수 있다. 따라서, 상기 질화물계 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이다.
도 3은 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이다.
도 4는 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이다.
도 5a는 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이고, 도 5b는 도 5a의 5B 부분을 확대하여 나타내는 확대 단면도이며, 도 5c는 도 5b의 제1 반도체층을 나타내는 사시도이다.
도 6은 예시적인 실시예에 따른 질화물계 반도체 장치를 나타내는 단면도이다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 질화물계 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 질화물계 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 예시적인 실시예들에 따른 질화물계 반도체 장치를 채용한 파워 모듈 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예에 따른 질화물계 반도체 장치(100)를 나타내는 단면도이다.
도 1을 참조하면, 질화물계 반도체 장치(100)는 기판(110), 버퍼층(120), 배리어 구조물(130), 채널층(140), 채널 공급층(150), 소스 전극(162), 드레인 전극(164), 게이트 전극(166), 패시베이션층(170) 및 게이트 절연막(180)을 포함할 수 있다.
기판(110)은 사파이어 기판, 실리콘 카바이드 기판, 갈륨 질화물 기판, 실리콘 기판, 게르마늄 기판, 갈륨 비소 기판, 알루미늄 질화물 기판 등일 수 있다. 예를 들어, 기판(110)은 열전도도가 높은 단결정 실리콘 카바이드 기판을 포함할 수 있다.
기판(110) 상에 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)과 상부의 배리어 구조물(130) 사이의 격자 상수 차이에 의해 발생할 수 있는 스트레스 또는 이에 의한 미스핏 전위(misfit dislocation) 등의 결함의 발생을 완화시키는 스트레스 완화 영역으로 작용할 수 있다. 예시적인 실시예들에 있어서, 버퍼층(120)은 갈륨 질화물, 알루미늄 질화물, 알루미늄 갈륨 질화물, 실리콘 카본 질화물, 또는 이들의 조합을 포함할 수 있다.
한편, 도시되지는 않았지만, 기판(110)과 버퍼층(120) 사이에 알루미늄 질화물/갈륨 질화물/알루미늄 질화물/갈륨 질화물의 다층 구조로 형성된 초격자층(superlattice layer)(도시되지 않음)이 더 형성될 수도 있다. 또한, 서로 함량을 달리하는 AlxGa1 - xN 층들이 복수 개로 적층된 적층 구조물(도시되지 않음)을 더 포함할 수도 있다. 또한, 기판(110)과 버퍼층(120) 사이에 복수의 돌출부들(도시되지 않음)이 더 형성될 수도 있다.
버퍼층(120) 상에 배리어 구조물(130)이 형성될 수 있다. 예시적인 실시예들에 있어서, 배리어 구조물(130)은 순차적으로 적층된 제1 반도체층(132), 제2 반도체층(134), 제3 반도체층(136) 및 제4 반도체층(138)을 포함할 수 있다. 예를 들어, 제1 반도체층(132) 및 제3 반도체층(136)은 p형 도전형을 갖는 질화물계 반도체층을 포함할 수 있고, 제2 반도체층(134) 및 제4 반도체층(138)은 n형 도전형을 갖는 질화물계 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(132) 및 제3 반도체층(136)은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 카본(C) 또는 철(Fe) 등의 제1 불순물이 도핑된 갈륨 질화물을 포함할 수 있다. 예를 들어, 상기 제1 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있으나, 상기 제1 불순물의 도핑 농도가 이에 한정되는 것은 아니다. 또한, 제1 반도체층(132) 및 제3 반도체층(136) 각각의 두께는 약 10nm 내지 약 2 ㎛ 일 수 있으나, 제1 반도체층(132) 및 제3 반도체층(136) 각각의 두께가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제2 반도체층(134) 및 제4 반도체층(138)은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등의 제2 불순물이 도핑된 갈륨 질화물을 포함할 수 있다. 예를 들어, 상기 제2 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있으나, 상기 제2 불순물의 도핑 농도가 이에 한정되는 것은 아니다. 또한, 제2 반도체층(134) 및 제4 반도체층(138) 각각의 두께는 약 10nm 내지 약 2 ㎛ 일 수 있으나, 제2 반도체층(134) 및 제4 반도체층(138) 각각의 두께가 이에 한정되는 것은 아니다.
전술한 바와 같이, 순차적으로 적층된 제1 및 제2 반도체층들(132, 134)의 적층 구조는 p형 반도체층 및 n형 반도체층을 포함하는 제1 적층 구조이며, 순차적으로 적층된 제3 및 제4 반도체층들(136, 138)의 적층 구조는 p형 반도체층 및 n형 반도체층을 포함하는 제2 적층 구조이다. 따라서, 배리어 구조물(130)은 전체적으로 p-n-p-n 접합을 구성하는 4층 구조를 형성할 수 있고, 상기 제1 및 제2 적층 구조들 각각은 게이트 전극(166)에 전압이 인가된 상태에서 공핍 영역(depletion region)을 형성하므로, 배리어 구조물(130)은 높은 저항값을 가질 수 있다. 배리어 구조물(130)은 배리어 구조물(130) 상부의 채널층(140) 내에서 전자들이 이동할 때, 전류가 배리어 구조물(130)을 통해 누설되는 것을 억제하는 기능을 할 수 있다. 이에 따라, 채널층(140) 내부로의 전자 이동도를 향상시킬 수 있고 질화물계 반도체 장치(100)의 온 저항(on-resistance), 즉, 게이트 전극(166)에 전압이 인가된 상태에서의 소스 전극(162)과 드레인 전극(164) 사이의 저항을 감소시킬 수 있다.
채널층(140)은 배리어 구조물(130) 상에 형성될 수 있다. 채널층(140)은 알루미늄 질화물, 갈륨 질화물, 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 하지만, 채널층(140)의 재질은 이에 한정되는 것은 아니며, 그 내부에 2DEG가 형성될 수 있는 물질이라면 어느 것이라도 포함할 수 있다. 채널층(140)은 도핑되지 않은 반도체층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 반도체층일 수 있다. 예를 들어, 채널층(140)은 도핑되지 않은 갈륨 질화물층일 수 있다. 예를 들어, 채널층(140)의 두께는 약 10 내지 100 nm 범위일 수 있다.
채널층(140) 상에 채널 공급층(150)이 형성될 수 있다. 채널 공급층(150)은 채널층(140)보다 밴드갭 에너지가 높은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 채널 공급층(150)은 알루미늄, 갈륨 및 인듐 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 채널 공급층(150)은 불순물이 도핑되지 않은 알루미늄 갈륨 질화물 층일 수 있다. 예를 들어, 채널 공급층(150)은 0<x<1의 조성 범위를 갖는 불순물이 도핑되지 않은 AlxGa1 - xN 층이거나, 0.15≤x≤0.6의 조성 범위를 갖는 불순물이 도핑되지 않은 AlxGa1-xN 층일 수 있다. 다른 실시예들에 있어서, 채널 공급층(150)은 n형 불순물이 소정 농도로 도핑된 알루미늄 갈륨 질화물 층일 수 있다. 또 다른 실시예들에 있어서, 채널 공급층(150)은 불순물이 도핑되지 않은 알루미늄 갈륨 질화물 층과 n형 불순물이 소정 농도로 도핑된 알루미늄 갈륨 질화물 층이 순차적으로 적층된 이중층 구조일 수도 있다. 예시적인 실시예들에 있어서, 채널 공급층(150)은 약 20 내지 약 50nm의 두께를 가질 수 있다.
채널층(140)과 채널 공급층(150)이 접하는 계면 부근의 채널층(140) 내에 부분적으로 2차원 전자 가스(2DEG)가 형성될 수 있다. 본 실시예의 경우와 같이 채널층(140)과 채널 공급층(150)이 각각 갈륨 질화물 및 알루미늄 갈륨 질화물을 포함하는 경우, GaN의 격자 상수와 AlGaN의 격자 상수와의 차이에 기인한 왜곡(distortion)에 의하여 압전 분극(piezo polarization)이 발생할 수 있다. 이러한 압전 분극과, GaN 층 및 AlGaN 층의 자발 분극(spontaneous polarization)이 서로 작용하여 GaN 층/AlGaN 층의 계면에서 높은 전자 농도를 갖는 2DEG가 발생할 수 있다. 상기 2DEG는 소스 전극(162)과 드레인 전극(164) 사이의 전류 통로, 즉 채널 영역으로 작용할 수 있다.
채널 공급층(150)을 관통하여 채널층(140)과 접촉하는 소스 전극(162) 및 드레인 전극(164)이 형성될 수 있다. 소스 전극(162) 및 드레인 전극(164)은 소정의 간격으로 이격되어, 소스 전극(162) 및 드레인 전극(164) 사이의 채널층(140) 부분에 형성되는 2DEG 채널에 전류를 공급할 수 있다. 이러한 경우에, 채널층(140)을 통한 소스 및 드레인 전극들(162, 164) 사이의 저항이 감소될 수 있고, 질화물계 반도체 장치(100)의 온저항이 감소될 수 있다.
도 1에서는 소스 전극(162) 및 드레인 전극(164)이 채널 공급층(150)을 관통하여 채널층(140)과 접촉되도록 형성된 것이 도시되었지만, 이와는 달리 소스 및 드레인 전극들(162, 164)이 채널 공급층(150) 상에 형성되거나, 채널 공급층(150)을 완전히 관통하지 않고 채널 공급층(150) 상면으로부터 소정의 높이만큼 수평 방향으로 오버랩되도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 소스 및 드레인 전극들(162, 164)은 채널층(140)과 오믹 접촉(ohmic contact)을 형성할 수 있는 금속 물질을 포함할 수 있다. 예를 들어, 소스 및 드레인 전극들(162, 164)은 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 금(Au) 또는 이들의 조합일 수 있다. 그러나, 소스 및 드레인 전극들(162, 164)의 물질이 이에 한정되는 것은 아니며, 채널층(140) 및/또는 채널 공급층(150)과 안정적인 오믹 접촉을 형성할 수 있는 물질이라면 어느 것이라도 포함할 수 있다.
게이트 전극(166)은 소스 전극(162) 및 드레인 전극(164)의 사이의 채널 공급층(150) 상에서 소스 및 드레인 전극들(162, 164)과 이격되도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(166)은 니켈(Ni), 금(Au), 티타늄(Ti) 또는 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있다.
패시베이션층(170)은 채널 공급층(150) 상에서 소스, 드레인 및 게이트 전극들(162, 164, 166)의 측벽들을 각각 둘러싸도록 형성될 수 있다. 패시베이션층(170)은 제1 패시베이션층(172) 및 제2 패시베이션층(174)이 순차적으로 적층된 구조로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 패시베이션층(172) 및 제2 패시베이션층(174)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 제1 패시베이션층(172) 및 제2 패시베이션층(174)은 서로 동일한 물질을 포함하거나, 서로 상이한 물질을 포함할 수 있다. 예를 들어, 제1 패시베이션층(172)은 실리콘 산화물을 포함하고, 제2 패시베이션층(174)은 실리콘 질화물을 포함할 수 있다.
채널 공급층(150)과 게이트 전극(166) 사이에 게이트 절연막(180)이 개재될(interposed) 수 있다. 예시적인 실시예들에 있어서, 도 1에 도시된 것과 같이, 게이트 절연막(180)은 게이트 전극(166)의 바닥면과 채널 공급층(150)의 상면 사이 및 게이트 전극(166)의 측벽과 패시베이션층(170) 사이에 소정의 두께로 개재될 수 있다.
다른 실시예들에 있어서, 게이트 절연막(180)이 채널 공급층(150)의 상면 전체 상에 형성될 수도 있다. 이러한 경우에, 도 1에 도시된 것과는 달리, 게이트 전극(166)의 바닥면은 게이트 절연막(180) 상면과 접촉하며, 게이트 전극(166)의 측벽들은 패시베이션층(170)에 의해 둘러싸이도록 형성될 수 있다.
또 다른 실시예들에 있어서, 채널 공급층(150)과 게이트 전극(166) 사이에 게이트 절연막(180)이 형성되지 않을 수도 있다. 이러한 경우에, 채널 공급층(150) 상면에 게이트 전극(166)이 직접 접촉하도록 형성될 수도 있다. 한편, 게이트 전극(166) 및 채널 공급층(150) 사이에 게이트 절연막(180)이 형성되는 경우, 상기 질화물계 반도체 장치(100)는 금속-인슐레이터-반도체(metal-insulator-semiconductor, MIS) 구조를 갖는 소자일 수 있고, 게이트 전극(166) 및 채널 공급층(150) 사이에 게이트 절연막(180)이 형성되지 않는 경우, 상기 질화물계 반도체 장치(100)는 쇼트키(Schottky) 접합 구조를 갖는 소자일 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(180)은 알루미늄 산화물, 실리콘 산화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 텅스텐 산화물, 알루미늄 질화물, 실리콘 질화물, 지르코늄 질화물, 하프늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에 있어서, 게이트 절연막(180)은 약 1 내지 약 30 nm의 두께를 가질 수 있으나, 게이트 절연막(180)의 두께가 이에 한정되는 것은 아니다.
한편, 도시되지는 않았지만, 소스, 드레인 및 게이트 전극들(162, 164, 166) 상에 소스, 드레인 및 게이트 패드들(도시되지 않음)이 각각 형성될 수도 있다.
본 발명에 따른 질화물계 반도체 장치(100)는 p-n-p-n 접합 구조를 형성하는 배리어 구조물(130)을 구비하므로, 배리어 구조물(130) 내부에 형성되는 공핍 영역들에 의해 높은 저항을 갖는 배리어 구조물(130)을 구현할 수 있다. 따라서, 질화물계 반도체 장치(100)의 게이트 전극(166)에 전압이 인가될 때, 즉, 온 상태에서 채널층(140)을 통해 흐르는 전자가 배리어 구조물(130)을 통해 누설되는 것을 방지할 수 있다. 채널층(140) 내의 2DEG 채널의 전자 이동도를 향상시키고 온 저항을 감소시킬 수 있으므로, 질화물계 반도체 장치(100)는 우수한 전기적 특성을 가질 수 있다.
또한, 통상의 질화물계 반도체 소자에서, 불순물 함유량이 높은 질화물계 반도체층을 기판과 채널층 사이의 중간층으로 사용하거나, 내부에 점결함(point defect), 선결함(line defect) 등과 같은 결함들이 과도하게 형성된 질화물계 반도체층을 상기 중간층으로 사용하는 방법들이 사용되었다. 이러한 경우에, 상기 중간층은 높은 저항값을 가질 수 있지만, 상기 중간층 상부에 형성되는 채널층 및 채널 공급층의 결정성 또한 저하되는 문제가 있었다. 그러나, 본 발명에 따른 질화물계 반도체 장치(100)는 배리어 구조물(130) 내부의 제1 내지 제4 반도체층들(132, 134, 136, 138)에 포함된 불순물의 함량이 적더라도 배리어 구조물(130)이 높은 저항값을 가질 수 있다. 따라서, 배리어 구조물(130)에 포함된 불순물 함량이 적어 우수한 결정성을 가질 수 있고, 배리어 구조물(130) 상부에 형성되는 채널층(140) 및 채널 공급층(150) 또한 우수한 결정성을 가질 수 있다. 따라서, 채널층(140) 및/또는 채널 공급층(150)의 내부 또는 계면에서의 전자 트랩 밀도가 감소되어, 온 상태에서의 누설 전류를 방지할 수 있고 온저항을 감소시킬 수 있으므로, 상기 질화물계 반도체 장치(100)는 우수한 전기적 특성을 가질 수 있다.
도 2는 예시적인 실시예에 따른 질화물계 반도체 장치(100a)를 나타내는 단면도이다. 도 2는 배리어 구조물(130a)의 구조를 제외하면 도 1을 참조로 설명한 질화물계 반도체 장치(100)와 유사하므로, 차이점을 위주로 설명한다.
도 2를 참조하면, 배리어 구조물(130a)은 버퍼층(120) 상에 순차적으로 적층된 제1 반도체층(132a), 제2 반도체층(134a), 제3 반도체층(136a) 및 제4 반도체층(138a)을 포함할 수 있다. 이 때, 제1 반도체층(132a) 및 제3 반도체층(136a)은 n형 도전형을 갖는 질화물계 반도체층을 포함할 수 있고, 제2 반도체층(134a) 및 제4 반도체층(138a)은 p형 도전형을 갖는 질화물계 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(132a) 및 제3 반도체층(136a)은 실리콘(Si), 게르마늄(Ge), 주석(Sn)과 같은 제1 불순물이 도핑된 갈륨 질화물을 포함할 수 있다. 예를 들어, 상기 제1 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있으나, 상기 제1 불순물의 도핑 농도가 이에 한정되는 것은 아니다. 또한, 제2 반도체층(134a) 및 제4 반도체층(138a)은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 카본(C) 또는 철(Fe) 등의 제2 불순물이 도핑된 갈륨 질화물을 포함할 수 있다. 예를 들어, 상기 제2 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있으나, 상기 제2 불순물의 도핑 농도가 이에 한정되는 것은 아니다. 또한, 제2 반도체층(134) 및 제4 반도체층(138) 각각의 두께는 약 10 내지 약 2 ㎛ 일 수 있으나, 제2 반도체층(134) 및 제4 반도체층(138) 각각의 두께가 이에 한정되는 것은 아니다.
또한, 도 2에서는 제1 내지 제4 반도체층들(132a, 134a, 136a, 138a)의 두께가 모두 동일한 것으로 도시하였으나, 이와는 달리 p형 도전형을 갖는 제2 및 제4 반도체층들(134a, 138a)의 두께들이 n형 도전형을 갖는 제1 및 제3 반도체층들(132a, 136a)의 두께들보다 크게 형성될 수도 있다.
본 발명에 따른 배리어 구조물(130)은 전체적으로 n-p-n-p 접합의 4층 구조를 형성할 수 있고, 배리어 구조물(130)의 불순물 함량이 적더라도 높은 저항값을 가질 수 있다. 따라서, 질화물계 반도체 장치(100a)는 우수한 전기적 특성을 가질 수 있다.
도 3은 예시적인 실시예에 따른 질화물계 반도체 장치(100b)를 나타내는 단면도이다. 상기 질화물계 반도체 장치(100b)는 배리어 구조물(130b)의 구조를 제외하면 도 1을 참조로 설명한 질화물계 반도체 장치(100)와 유사하므로, 차이점을 위주로 설명한다.
도 3을 참조하면, 배리어 구조물(130b)은 버퍼층(120) 상에 순차적으로 적층된 제1 반도체층(132b), 제2 반도체층(134b), 제3 반도체층(136b), 제4 반도체층(138b), 제5 반도체층(232) 및 제6 반도체층(234)을 포함할 수 있다. 이 때, 제1 반도체층(132b), 제3 반도체층(136b) 및 제5 반도체층(232)은 p형 도전형을 갖는 질화물계 반도체층을 포함할 수 있고, 제2 반도체층(134b), 제4 반도체층(138b) 및 제6 반도체층(234)은 n형 도전형을 갖는 질화물계 반도체층을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1, 제3 및 제5 반도체층들(132b, 136b, 232)은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 카본(C) 또는 철(Fe) 등의 제1 불순물이 도핑된 갈륨 질화물을 포함할 수 있고, 상기 제1 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다. 한편, 제2, 제4 및 제6 반도체층들(134b, 138b, 234)은 실리콘(Si), 게르마늄(Ge), 주석(Sn)과 같은 제2 불순물이 도핑된 갈륨 질화물을 포함할 수 있고, 상기 제2 불순물의 도핑 농도는 약 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다. 그러나, 상기 제1 불순물 및 제2 불순물의 도핑 농도는 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제1 내지 제6 반도체층들(132b, 134b, 136b, 138b, 232, 234) 각각의 두께는 약 10 nm 내지 약 2 ㎛ 일 수 있으나, 이에 한정되는 것은 아니다.
도 3에 도시된 배리어 구조물(130b)은, 도 1을 참조로 설명한 배리어 구조물(130)과 비교할 때 상기 제1 불순물 및 상기 제2 불순물의 도핑 농도들이 더 작을 수도 있다. 또한, 도 1을 참조로 설명한 배리어 구조물(130)과 비교할 때 제1 내지 제4 반도체층들(132b, 134b, 136b, 138b) 각각의 두께가 더 작게 형성될 수도 있다. 배리어 구조물(130b)은 전체적으로 p-n-p-n-p-n 접합의 6층 구조를 구성하며, 3개의 p-n 접합 적층 구조가 직렬적으로 연결되어 있는 구조에 대응된다. 따라서, 게이트 전극(166)에 전압이 인가된 상태에서 각각의 적층 구조들이 공핍 영역들을 형성하므로, 배리어 구조물(130b)은 현저히 높은 저항값을 갖는다. 즉, 제1 내지 제6 반도체층들(132b, 134b, 136b, 138b, 232, 234) 내부에 도핑된 제1 및 제2 불순물들의 농도들이 작더라도, 배리어 구조물(130b)은 상당히 높은 저항값을 가질 수 있다. 결과적으로, 제1 내지 제6 반도체층들(132b, 134b, 136b, 138b, 232, 234) 각각에 포함된 불순물들의 도핑 농도가 더 작거나, 그 두께가 더 작게 형성될 때, 배리어 구조물(130b)의 결정성이 향상될 수 있고, 배리어 구조물(130b) 상부에 형성되는 채널층(140) 및/또는 채널 공급층(150)의 결정성 또한 향상될 수 있다. 따라서, 상기 질화물계 반도체 장치(100b)는 우수한 전기적 특성을 가질 수 있다.
도 4는 예시적인 실시예들에 따른 질화물계 반도체 장치(100c)를 나타내는 단면도이다. 상기 질화물계 반도체 장치(100c)는 게이트 전극(166a)의 형상을 제외하면 도 1을 참조로 설명한 질화물계 반도체 장치(100)와 유사하므로, 차이점을 위주로 설명한다.
도 4를 참조하면, 게이트 전극(166a)은 소스 전극(162) 및 드레인 전극(164) 사이에서 패시베이션층(170) 및 채널 공급층(150)을 관통하여 채널층(140) 상에 형성될 수 있다. 또한, 게이트 절연막(180)이 게이트 전극(166a)과 채널층(140)과의 사이, 게이트 전극(166a)과 패시베이션층(170)과의 사이, 및 게이트 전극(166a)과 채널 공급층(150)과의 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(166a)은 채널층(140)의 상면으로부터 소정의 높이만큼 채널층(140)과 수평 방향으로 오버랩될 수 있다. 즉, 게이트 전극(166a)의 바닥면은 채널층(140)의 상면보다 낮은 레벨 상에 위치할 수 있다. 이에 따라, 채널층(140)과 채널 공급층(150)의 계면에 인접한 채널층(140) 내부에 형성되는 2DEG 채널이 게이트 전극(166a) 하부에서는 형성되지 않을 수 있다. 이러한 2DEG 채널의 불연속 구간에 의해, 게이트 전극(166a)에 전압이 인가되지 않을 때 소스 전극(162) 및 드레인 전극(164) 사이에 전류가 흐르지 않는 노멀리 오프(normally-off) 모드가 구현될 수 있다.
도 5a는 예시적인 실시예들에 따른 질화물계 반도체 장치(100d)를 나타내는 단면도이다. 도 5b는 도 5a의 5B 부분을 확대하여 나타내는 확대 단면도이고, 도 5c는 도 5b의 제1 반도체층(132c)을 나타내는 사시도이다. 상기 질화물계 반도체 장치(100d)는 배리어 구조물(130c)의 구조를 제외하면 도 1을 참조로 설명한 질화물계 반도체 장치(100)와 유사하므로, 차이점을 위주로 설명한다.
도 5a 내지 도 5c를 참조하면, 배리어 구조물(130c)은 버퍼층(120) 상에 순차적으로 적층된 제1 내지 제4 반도체층들(132c, 134c, 136c, 138c)을 포함할 수 있다. 제1 반도체층(132c)은 제1 반도체층(132c)의 상면으로부터 소정의 깊이로 리세스된 제1 오목부(depression)(P1)를 포함할 수 있다. 또한, 제2 반도체층(134c)은 제1 반도체층(132c) 상에서 제1 오목부(P1) 내부를 완전히 매립하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(132c)은 갈륨 질화물(GaN)을 포함할 수 있다. 갈륨 질화물은 우르자이츠 육방정계 결정 구조(wurtzite hexagonal crystal structure)를 가진다. 제1 반도체층(132c)의 상면(PC)은 이러한 결정 구조의 {0001} 면, 즉 c-면과 실질적으로 평행하게 성장될 수 있다. 도 5c에 도시된 것과 같이, 제1 오목부(P1)는 제1 반도체층(132c)의 경사진 측벽들(PR) 사이의 공간으로 정의될 수 있다. 제1 오목부(P1)의 경사진 측벽들(PR)은 GaN 결정 구조의 {1120} 면(예를 들어, (1120) 면, (10-12) 면, 또는 (1-102) 면), 즉 r-면과 실질적으로 평행하게 성장될 수 있다. 예시적인 실시예들에 있어서, 제1 오목부(P1)는 음각된 육각뿔(engraved hexagonal pyramid) 형상을 가질 수 있다. 이에 따라, 제1 오목부(P1)의 수평 단면은 육각형 형상일 수 있다. 또한, 제1 오목부(P1)의 수직 단면은 V-자 형상일 수 있다. 또한, 제2 반도체층(134c)은 제1 오목부(P1)를 매립하는 제2 반도체층(134c) 부분에서 아래 방향으로 돌출하는 돌출부(도시되지 않음)를 포함할 수 있고, 상기 돌출부는 육각뿔 형상일 수 있다.
예시적인 실시예들에 있어서, 제1 오목부(P1)는 약 10 내지 500 nm의 제1 폭(W1) 및 약 10 내지 500 nm의 제1 깊이(D1)를 가질 수 있으나, 제1 오목부(P1)의 제1 폭(W1) 및 제1 깊이(D1)가 이에 한정되는 것은 아니다. 이때, 제1 오목부(P1)의 제1 폭(W1)은 제1 반도체층(132c)의 최상면에서 형성되는 제1 오목부(P1)의 수평 방향 단면에서, 서로 마주 보는 두 개의 모서리들 사이의 거리로 정의될 수 있다. 제1 오목부(P1)의 제1 깊이(D1)는 제1 반도체층(132c)의 최상면으로부터 제1 오목부(P1)의 바닥부까지의 수직 거리로 정의될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 반도체층들(132c, 134c, 136c, 138c) 각각의 두께는 약 10 nm 내지 약 2 ㎛ 일 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 및 제2 반도체층들(132c, 134c) 각각의 두께는 제3 및 제4 반도체층들(136c, 138c) 각각의 두께보다 크게 형성될 수 있다.
도 5b에는 기판(110)과 버퍼층(120) 사이의 격자 상수 차이에 의해 발생되는 스레딩 전위들(threading dislocations)(TD)을 개략적으로 도시하였다. 스레딩 전위들(TD)은 버퍼층(120)과 제1 반도체층(132c) 사이의 계면을 통과하여 제1 반도체층(132c) 내부까지 진행할 수 있다. 이 중, GaN의 결정학적 c-면에 실질적으로 평행하게 배열된 제1 반도체층(132c)의 상면(PC)에 도달하는 스레딩 전위들(TD)은 제1 반도체층(132c)과 제2 반도체층(134c) 사이의 계면을 통과하여 제2 반도체층(134c) 내부로 진행할 수 있다. 그러나, GaN의 결정학적 r-면에 실질적으로 평행하게 배열된 제1 반도체층(132c)의 경사진 측벽들(PC), 즉 제1 오목부(P1) 형성 부위에 도달하는 스레딩 전위들(TD)은 제1 반도체층(132c)과 제2 반도체층(134c) 사이의 계면을 통과하지 못하고, 경사진 측벽들(PC)에 피닝될 수 있다. 이는 제1 반도체층(132c)과 제2 반도체층(134c)은 제1 반도체층(132c)의 상면(PC)을 계면으로 하여 서로 정합적으로(coherently) 배열되어 있어 스레딩 전위들(TD)이 관통하기 용이한 반면에, 제1 오목부(P1) 형성 부위에서 제1 반도체층(132c)과 제2 반도체층(134c)은 제1 반도체층(132c)의 경사진 측벽들(PR)을 계면으로 하여 서로 부정합적으로(incoherently) 배열되어 있으므로, 스레딩 전위들(TD)이 관통하기 어렵기 때문이다. 따라서, 제2 반도체층(134c) 내부로 진행하는 스레딩 전위들(TD)의 밀도를 현저히 감소시킬 수 있다.
본 발명에 따르면, 제1 반도체층(132c)이 r-면에 실질적으로 평행한 제1 오목부(P1)를 구비할 수 있고, 기판(110)과 버퍼층(120) 사이의 격자 상수 차이에 기인하는 스레딩 전위들(TD)이 제1 오목부(P1)에 피닝되어 제2 내지 제4 반도체층들(134c, 136c, 138c), 채널층(140) 및/또는 채널 공급층(150) 내부의 스레딩 전위 밀도가 감소할 수 있다. 따라서, 채널층(140) 및/또는 채널 공급층(150)의 결정성이 향상될 수 있고, 질화물계 반도체 장치(100d)는 우수한 전기적 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 질화물계 반도체 장치(100e)를 나타내는 단면도이다. 상기 질화물계 반도체 장치(100e)는 제3 반도체층(136d)가 제2 오목부(P2)를 포함하는 점을 제외하면 도 5를 참조로 설명한 질화물계 반도체 장치(100d)와 유사하므로, 차이점을 위주로 설명한다.
도 6을 참조하면, 배리어 구조물(130d)은 버퍼층(120) 상에 순차적으로 적층된 제1 내지 제4 반도체층들(132d, 134d, 136d, 138d)을 포함할 수 있다. 제1 반도체층(132d)은 제1 반도체층(132d)의 상면으로부터 소정의 깊이로 리세스된 제1 오목부 (P1)를 포함할 수 있고, 제3 반도체층(136d)은 제3 반도체층(136d)의 상면으로부터 소정의 깊이로 리세스된 제2 오목부(P2)를 포함할 수 있다. 또한, 제2 반도체층(134d)은 제1 반도체층(132d) 상에서 제1 오목부(P1) 내부를 완전히 매립하고, 제4 반도체층(138d)은 제3 반도체층(136d) 상에서 제2 오목부(P2) 내부를 완전히 매립하도록 형성될 수 있다.
제3 반도체층(136d)의 경사진 측벽들에 의해 제2 오목부(P2)가 정의될 수 있다. 이때, 제2 오목부(P2) 형성 부위의 제3 반도체층(136d)의 상기 경사진 측벽들은 GaN의 결정학적 r-면에 실질적으로 평행하게 배열될 수 있다. 예시적인 실시예들에 있어서, 제2 오목부(P2)는 음각된 육각뿔 형상을 가질 수 있다. 따라서, 제2 오목부(P2)의 수평 단면은 육각형 형상을 가질 수 있고, 제2 오목부(P2)의 수직 단면은 V-자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 오목부들(P1, P2)는 각각 약 10 내지 500 nm의 폭 및 약 10 내지 500 nm의 깊이를 가질 수 있으나, 제1 및 제2 오목부들(P1, P2)의 폭과 깊이가 이에 한정되는 것은 아니다. 또한, 제1 및 제2 반도체층들(132d, 134d)은 각각 약 10 nm 내지 약 2 ㎛의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 및 제2 반도체층들(132d, 134d) 각각의 두께는 제3 및 제4 반도체층들(136d, 138d) 각각의 두께보다 크게 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 반도체층들(132d, 136d)이 p형 GaN을 포함하고, 제2 및 제4 반도체층들(134d, 138d)이 n형 GaN을 포함할 수 있다. 이와는 달리, 제1 및 제3 반도체층들(132d, 136d)이 n형 GaN을 포함하고, 제2 및 제4 반도체층들(134d, 138d)이 p형 GaN을 포함하도록 형성될 수도 있다.
본 발명에 따르면, 기판(110)과 버퍼층(120) 사이의 격자 상수 차이에 기인하는 스레딩 전위들(TD)이 제1 및 제2 오목부들(P1, P2)에 피닝되어 제2 내지 제4 반도체층들(134d, 136d, 138d), 채널층(140) 및/또는 채널 공급층(150) 내부의 스레딩 전위 밀도가 감소할 수 있다. 따라서, 채널층(140) 및/또는 채널 공급층(150)의 결정성이 향상될 수 있고, 질화물계 반도체 장치(100e)는 우수한 전기적 특성을 가질 수 있다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 질화물계 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 예시적으로 도 5a 내지 도 5c를 참조로 설명한 질화물계 반도체 장치(100d)의 제조 방법일 수 있다.
도 7a를 참조하면, 기판(110) 상에 버퍼층(120)을 형성할 수 있다. 예시적인 실시예들에 있어서, 버퍼층(120)은 갈륨 질화물을 사용하여 형성될 수 있다. 예를 들어, 분자빔 에피택시(molecular beam epitaxy, MBE) 공정, 수소화물 기상 에피택시(hydride vapor phase epitaxy, HVPE) 공정, 또는 유기금속 기상 에피택시(metal-organic vapor phase epitaxy, MOVPE) 공정 등을 사용하여 기판(110) 상에 버퍼층(120)을 형성할 수 있다. 버퍼층(120)을 구성하는 물질은 이에 한정되는 것은 아니고, 예를 들어 알루미늄 질화물, 알루미늄 갈륨 질화물, 실리콘 카본 질화물 등이 사용될 수도 있다.
이후, 버퍼층(120) 상에 아래 방향으로 리세스된 복수 개의 오목부들(P1)을 구비하는 제1 반도체층(132c)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체층(132c)은 제1 불순물이 도핑된 갈륨 질화물을 사용하여 MBE 공정, HVPE 공정, MOVPE 공정 등에 의해 성장시킬 수 있다. 한편, 상기 제1 반도체층(132c)의 형성을 위한 에피택시 성장 공정에서 캐리어 가스 종류, 캐리어 가스의 유량, 챔버 온도 및/또는 챔버 압력을 조절함에 따라 복수 개의 오목부들(P1)이 형성될 수 있다.
예시적인 공정에 있어서, 질소 가스를 캐리어 가스로 사용하고 MOVPE 공정을 사용하여 제1 반도체층(132c)을 형성할 수 있다. 제1 반도체층(132c)은 갈륨 질화물의 c-면, 즉 {0001} 면에 수직한 방향으로 상대적으로 높은 성장 속도를 갖는다. 따라서, 버퍼층(120)의 상면에 수직한 방향을 따라 갈륨 질화물의 c-면에 평행한 면들이 성장될 수 있다. 한편, 버퍼층(120) 내부에는 기판(110)과 버퍼층(120) 사이의 격자 상수 차이에 의하여 생성된 미스핏 전위들(misfit dislocations)이 존재할 수 있고, 상기 미스핏 전위들 중 일부분들은 버퍼층(120) 상부 표면에서 종료될(terminated) 수 있다. 챔버 온도를 조절함에 의해, 상기 미스핏 전위들이 노출된 버퍼층(120) 부분의 상부에서는 제1 반도체층(132c)의 성장이 억제될 수 있다. 이에 따라, 상기 미스핏 전위들이 노출된 버퍼층(120) 부분 상부에서 제1 반도체층(132c)은 소정의 경사면을 갖도록 성장될 수 있다. 예를 들어, 제1 반도체층(132c)은 갈륨 질화물의 r-면, 즉 {1120} 면에 실질적으로 평행한 경사진 측벽들(PR)을 갖도록 형성될 수 있다. 다시 도 5c를 참조하면, 제1 반도체층(132c)에 형성된 경사진 측벽들(PR) 사이의 공간이 제1 오목부(P1)를 정의할 수 있고, 제1 오목부(P1)는 육각뿔 형상을 가질 수 있다. 제1 오목부(P1)의 수평 단면은 육각형 형상이며, 제1 오목부(P1)의 수직 단면은 V-자 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 챔버 온도는 약 700℃ 내지 약 950℃일 수 있다. 그러나, 상기 챔버 온도가 이에 한정되는 것은 아니며, 제1 반도체층(132c)의 두께, 버퍼층(120)의 조성, 제1 반도체층(132c) 내부에 도핑되는 불순물의 함량, 캐리어 가스의 종류 등 다양한 조건에 따라 달라질 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(132c)에 포함된 상기 제1 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 카본(C) 또는 철(Fe)일 수 있고, 상기 제1 불순물의 도핑 농도는 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다. 또한, 제1 반도체층(132c)을 성장시키기 위한 공정에서 상기 제1 불순물을 인시츄 도핑할 수 있다. 이와는 달리, 제1 반도체층(132c)을 성장시킨 후 상기 제1 불순물을 제1 반도체층(132c) 내부로 주입할 수도 있다.
도 7b 내지 도 7d를 참조하면, 제1 반도체층(132c) 상에 제2 반도체층(134c)을 형성할 수 있다. 도 7b 내지 도 7d에는 시간 흐름에 따른 제2 반도체층(134c)의 성장 과정을 개략적으로 도시하였다.
예시적인 실시예들에 있어서, 제2 반도체층(134c)은 제2 불순물이 도핑된 갈륨 질화물을 사용하여 MBE 공정, HVPE 공정, MOVPE 공정 등에 의해 성장시킬 수 있다. 한편, 상기 제2 반도체층(134c)의 형성을 위한 에피택시 성장 공정에서 캐리어 가스 종류 및 유량, 챔버 온도 및/또는 챔버 압력을 조절함에 따라 제2 반도체층(134c)의 성장 속도를 조절할 수 있다.
예시적인 실시예들에 있어서, 도 7b에 도시된 것과 같이 제2 반도체층(134c)은 제1 반도체층(132c)의 상면(PC) 상에서 소정의 두께로 성장될 수 있다. 도 7b에는 제1 반도체층(132c) 상에서 c-면, 즉 (0001) 면에 평행한 방향으로 성장되는 제2 반도체층(134c)의 성장 방향을 화살표로 표시하였다. 제1 오목부(P1) 형성 부위의 제1 반도체층(132c)의 경사진 측벽들(PR) 상부에서는 제2 반도체층(134c)의 성장 속도가 현저히 낮아, 제1 반도체층(132c)의 경사진 측벽들(PR) 상면 상에 제2 반도체층(134c)이 거의 형성되지 않을 수 있다.
이후, 도 7c에 도시된 것과 같이, 제1 반도체층(132c)의 상면(PC) 상에 성장된 제2 반도체층(134c)이 측방향으로 성장하여 제1 반도체층(132c)의 경사진 측벽(PR) 상부를 덮을 수 있다.
이후, 도 7d에 도시된 것과 같이, 제1 오목부(P1)를 완전히 매립할 때까지 제2 반도체층(134c)이 측방향으로 충분히 성장할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체층(134c)에 포함된 상기 제2 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn)일 수 있고, 상기 제2 불순물의 도핑 농도는 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다. 예시적인 실시예들에 있어서, 상기 챔버 온도는 약 950℃ 내지 약 1200℃일 수 있다. 그러나, 상기 챔버 온도가 이에 한정되는 것은 아니다.
한편, 도 7a 내지 도 7d에서는 제1 오목부(P1)가 형성된 제1 반도체층(132c) 및 제1 반도체층(132c) 상에서 제1 오목부(P1)를 매립하는 제2 반도체층(134c)을 형성하는 방법을 설명하였다. 그러나, 이와는 달리 제1 오목부(P1)가 형성되지 않고, 제1 반도체층(132) 및 제2 반도체층(134)의 상면들이 각각 기판(110)의 주면에 평행한 방향으로 편평하게 형성되는 경우에 도 1 내지 도 4를 참조로 설명한 질화물계 반도체 장치들(100, 100a, 100b, 100c)이 형성될 수 있다.
도 7e를 참조하면, 제2 반도체층(134c) 상에 제3 반도체층(136c) 및 제4 반도체층(138c)이 순차적으로 형성될 수 있다. 이에 따라, 제1 내지 제4 반도체층들(132c, 134c, 136c, 138c)을 포함하는 배리어 구조물(130c)이 완성된다.
예시적인 실시예들에 있어서, 제3 반도체층(136c) 및 제4 반도체층(138c)은 각각 상기 제1 불순물 및 상기 제2 불순물이 도핑된 갈륨 질화물을 사용하여 MBE 공정, HVPE 공정, MOVPE 공정 등에 의해 성장시킬 수 있다. 상기 제1 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 카본(C) 또는 철(Fe)일 수 있고, 상기 제1 불순물의 도핑 농도는 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다. 상기 제2 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn)일 수 있고, 상기 제2 불순물의 도핑 농도는 1 × 1017 내지 5 × 1018 원자/cm3 일 수 있다.
도 7e에서는 제3 반도체층(136c) 및 제4 반도체층(138c)이 각각 편평한 상면들을 갖도록 형성하는 방법을 설명하였으나, 이와는 달리 제3 반도체층(136d)이 제2 오목부(P2)를 구비하고, 제4 반도체층(138d)이 제3 반도체층(136d) 상에서 제2 오목부(P2)를 매립하도록 형성하는 경우, 도 6을 참조로 설명한 질화물계 반도체 장치(100e)가 제조될 수 있다.
또한, 제4 반도체층(138b) 상에 상기 제1 불순물이 도핑된 제5 반도체층(232) 및 상기 제2 불순물이 도핑된 제6 반도체층(234)을 순차적으로 더 형성하는 경우에, 도 3을 참조로 설명한 질화물계 반도체 장치(100b)가 제조될 수 있다.
도 7f를 참조하면, 배리어 구조물(130c) 상에 채널층(140) 및 채널 공급층(150)을 순차적으로 형성할 수 있다. 이때, 채널층(140)과 채널 공급층(150)의 이종 접합 구조가 형성됨에 따라, 채널층(140) 내에 2DEG가 형성될 수 있다.
예시적인 실시예들에 있어서, 채널층(140)은 알루미늄 질화물, 갈륨 질화물, 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 갈륨 질화물 또는 알루미늄 인듐 질화물을 사용하여 MBE 공정, HVPE 공정, MOVPE 공정 등에 의해 성장시킬 수 있다. 예를 들어, 채널층(140)은 도핑되지 않은 갈륨 질화물층을 약 10 내지 100nm의 두께로 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 공급층(150)은 채널층(140)보다 밴드갭 에너지가 높은 반도체 물질을 사용하여 형성할 수 있다. 예를 들어, 채널 공급층(150)은 불순물이 도핑되지 않은 알루미늄 갈륨 질화물층을 약 20 내지 약 50 nm의 두께로 형성할 수 있다.
도 7g를 참조하면, 채널 공급층(150) 상에 제1 패시베이션층(172) 및 제2 패시베이션층(174)을 순차적으로 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 패시베이션층(172) 및 제2 패시베이션층(174)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
이후, 제1 및 제2 패시베이션층들(172, 174)을 관통하여 채널 공급층(150) 상면을 노출하는 제1 개구(166p)를 형성할 수 있다.
이후, 제1 개구(166p)의 측벽, 제1 개구(166p)에 의해 노출된 채널 공급층(150) 상면 및 제2 패시베이션층(174) 상에 게이트 절연막(180)을 형성할 수 있다. 예를 들어, 게이트 절연막(180)은 약 1 nm 내지 약 30 nm의 두께로 형성되어, 제1 개구(166p) 내부를 완전히 매립하지 않을 수 있다. 예시적인 실시예들에 있어서, 게이트 절연막(180)은 원자층 증착(atomic layer deposition, ALD) 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정, MBE 공정 등에 의해 형성될 수 있다.
제1 및 제2 패시베이션층들(172, 174) 및 채널 공급층(150)을 관통하여 채널층(140) 상면을 노출하는 제2 개구(162p) 및 제3 개구(164p)를 형성할 수 있다. 이때, 제2 개구(162p) 및 제3 개구(164p)는 그 사이에 제1 개구(166p)가 위치하도록 서로 이격되어 배열될 수 있다.
이후, 제2 개구(162p) 및 제3 개구(164p)를 매립하는 소스 전극(162) 및 드레인 전극(164)을 형성할 수 있다.
소스 전극(162) 및 드레인 전극(164)을 형성하기 위한 예시적인 공정에서, 게이트 절연막(180) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제2 개구(162p) 및 제3 개구(164p)를 형성할 수 있다. 상기 포토레지스트 패턴 상에 도전층(도시되지 않음)을 형성하여 제2 개구(162p) 및 제3 개구(164p)를 매립시킬 수 있다. 이후, 리프트 오프(lift-off) 공정 등을 사용하여 상기 포토레지스트 패턴 및 상기 포토레지스트 패턴 상부에 형성된 상기 도전층 부분을 제거할 수 있다. 이후, 제2 개구(162p) 및 제3 개구(164p)를 매립하는 상기 도전층 부분과 채널 공급층(150) 사이의 오믹 접촉을 형성하도록 기판(110)을 약 400℃ 내지 약 1000℃의 온도에서 열처리할 수 있다. 이에 따라, 제2 개구(162p) 및 제3 개구(164p) 내부에 소스 전극(162) 및 드레인 전극(164)이 형성될 수 있다.
한편, 상기 도전 물질과 채널 공급층(150)의 물질들에 따라 상기 열처리 공정이 불필요한 경우, 상기 열처리 공정이 생략될 수도 있다.
이후, 제1 개구(166p) 내의 게이트 절연막(180) 상에 제1 개구(166p)를 매립하는 게이트 전극(166)을 형성할 수 있다. 게이트 전극(166)은 니켈(Ni), 금(Au), 티타늄(Ti) 또는 탄탈륨(Ta), 또는 이들의 조합을 사용하여 형성될 수 있다.
도 7g에는 게이트 전극(166)이 채널 공급층(150) 상부에 형성되는 방법을 도시하였지만, 이와는 달리 채널 공급층(150)을 관통하여 채널층(140) 상면을 노출하는 제1 개구(166p)를 형성한 후, 제1 개구(166p)의 측벽 및 노출된 채널층(140) 상면 상에 게이트 절연막(180)을 형성하고, 제1 개구(166p) 내부를 매립하는 게이트 전극(166a)을 형성하는 경우, 도 4를 참조로 설명한 질화물계 반도체 장치(100c)를 제조할 수 있다.
선택적으로, 소스 전극(162), 드레인 전극(164) 및 게이트 전극(166) 상에 각각 소스 패드(도시되지 않음), 드레인 패드(도시되지 않음) 및 게이트 패드(도시되지 않음)을 더 형성할 수도 있다.
전술한 공정을 수행하여 질화물계 반도체 장치(100d)가 완성된다.
본 발명에 따른 질화물계 반도체 장치(100d)의 제조 방법에 따르면, 제1 오목부(P1)를 포함하는 제1 반도체층(132c)을 형성할 수 있고, 제1 오목부(P1)에 스레딩 전위들이 피닝되어 배리어 구조물(130), 채널층(140) 및/또는 채널 공급층(150)의 결정성이 향상될 수 있다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 질화물계 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 예시적으로 도 5a를 참조로 설명한 질화물계 반도체 장치(100d)의 제조 방법일 수 있다. 상기 제조 방법은 제1 반도체층(132c)의 형성 방법을 제외하면, 도 7a 내지 도 7g를 참조로 설명한 상기 제조 방법과 유사하다.
도 8a를 참조하면, 기판(110) 상에 버퍼층(120)을 형성하고, 버퍼층(120) 상에 예비 제1 반도체층(132p)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예비 제1 반도체층(132p)은 버퍼층(120) 상면으로부터 소정의 두께로 형성될 수 있고, 예비 제1 반도체층(132p)의 상면은 실질적으로 편평할 수 있다. 예비 제1 반도체층(132p)의 상면은 갈륨 질화물의 c-면, 즉 (0001) 면에 실질적으로 평행한 방향으로 배열될 수 있다.
이후, 예비 제1 반도체층(132p) 상에 복수 개의 마스크 홀들(M1a)을 구비하는 마스크(M1)가 형성될 수 있다. 예시적인 실시예들에 있어서, 복수 개의 마스크 홀들(M1a) 각각의 폭은 약 10 내지 500 nm일 수 있으나, 이에 한정되는 것은 아니다. 또한, 마스크(M1)는 실리콘 산화물, 실리콘 카바이드, 실리콘 질화물 등의 물질을 사용할 수 있으나, 마스크(M1)의 물질이 이에 한정되는 것은 아니다.
도 8a에는 복수 개의 마스크 홀들(M1a) 각각의 폭이 동일하지 않게 형성된 것이 예시적으로 도시되었으나, 이와는 달리 복수 개의 마스크 홀들(M1a) 각각의 폭이 모두 동일하게 형성될 수도 있다.
도 8b를 참조하면, 복수 개의 마스크 홀들(M1a)에 의해 노출된 예비 제1 반도체층(132p)의 상부를 제거하여 복수 개의 제1 오목부들(P1a)을 형성할 수 있다.
예시적인 실시예들에 있어서, 예비 제1 반도체층(132p)을 식각하여 경사진 측벽들을 형성할 수 있도록 적절한 에천트(etchant)를 사용한 습식 식각 공정에 의해 복수 개의 제1 오목부들(P1a)이 형성될 수 있다. 예를 들어, 갈륨 질화물의 결정학적인 면 방향에 따라 식각 속도가 달라질 수 있고, c-면 방향을 따라 식각 속도가 빠르고 r-면을 따라 식각 속도가 느린 경우, r-면에 평행한 경사진 측벽들이 형성될 수 있다. 따라서, 제1 오목부(P1a)는 r-면에 평행하게 배열된 경사진 측벽들에 의해 정의될 수 있고, 제1 오목부(P1a)는 육각뿔 형상으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 에천트는 인산(P3OH4), 황산(H2SO4), 또는 수산화칼륨(KOH) 또는 이들의 조합을 포함할 수 있다. 상기 습식 식각 공정에서 사용되는 에천트의 종류 또는 상기 식각 공정의 온도에 따라 제1 오목부(P1a)의 크기 및/또는 형상은 달라질 수 있다. 또한, 제1 오목부들(P1a)을 형성하기 위한 공정은 습식 식각 공정에 한정되는 것은 아니며, 갈륨 질화물의 결정학적인 면 방향에 따라 식각 속도가 달라질 수 있다면 건식 식각 공정이 사용될 수도 있다.
본 실시예에서, 제1 오목부들(P1a)의 폭 및 깊이는 마스크 홀(M1a)의 폭에 따라 달라질 수 있다. 예를 들어, 복수의 마스크 홀들(M1a) 각각의 폭이 서로 동일하게 형성함으로써 복수의 제1 오목부들(P1a) 각각의 폭이 동일하고, 복수의 제1 오목부들(P1a) 각각의 깊이가 동일하도록 형성할 수도 있다.
도 8c를 참조하면, 마스크(M1)가 제거될 수 있다.
도 8d를 참조하면, 제1 반도체층(132c) 상에 제2 반도체층(134c)이 형성될 수 있다. 제2 반도체층(134c)은, 도 7b 내지 도 7d를 참조로 설명한 공정과 같이, 기판(110)의 주면과 평행한 제1 반도체층(132c)의 상면으로부터 소정의 두께로 성장하며, 측방향으로 성장되어 제1 오목부(P1a) 내부를 매립할 수 있다.
이후, 도 7e 내지 도 7g를 참조로 설명한 공정들을 수행하여 도 g에 도시된 질화물계 반도체 장치(100d)가 완성될 수 있다.
본 발명에 따른 질화물계 반도체 장치(100)의 제조 방법에 따르면, 마스크(M1)를 사용한 습식 식각 공정을 사용하여 제1 반도체층(132c)에 복수 개의 제1 오목부들(P1a)을 형성할 수 있다. 마스크(M1)에 형성되는 마스크 홀들(M1a)의 크기 조절이 용이할 수 있고, 이에 따라 제1 오목부들(P1a)의 크기 조절이 용이할 수 있다.
도 9는 예시적인 실시예들에 따른 질화물계 반도체 장치를 채용한 파워 모듈 시스템(1000)의 구성도이다.
도 9를 참조하면, 시스템(1000)은 본 발명의 예시적인 실시예들에 따른 질화물계 반도체 장치들(100, 100a, 100b, 100c, 100d, 100e)을 포함하는 파워 증폭기 모듈(power amplifier module)(1010)을 포함할 수 있다. 또한, 파워 증폭기 모듈(1010)은 RF (radio frequency) 파워 증폭기 모듈일 수 있다. 이러한 시스템(1000)은 RF 파워 증폭기 모듈(1010)과 커플된 트랜시버(transceiver)(1020)를 포함할 수 있다.
RF 파워 증폭기 모듈(1010)은 트랜시버(1020)로부터 RF 입력 신호(RFin(T))를 수신할 수 있고, RF 출력 신호(RFout(T))를 제공하기 위하여, 상기 RF 입력 신호(RFin(T))를 증폭할 수 있다. 이러한 RF 입력 신호(RFin(T)) 및 RF 출력 신호(RFout(T))가 도 9에 화살표로 도시된 신호들의 송신 모드(transmitting mode)에 해당할 수 있다.
증폭된 RF 출력 신호(RFout(T))는 안테나 스위치 모듈(antenna switch module, ASM)(1030)에 제공될 수 있고, 이는 안테나 구조(1040)를 통한 RF 출력 신호(RFout(T))의 OTA(over-the-air) 전달을 용이하게 할 수 있다. 안테나 스위치 모듈(1030)은 또한 안테나 구조를 통해 RF 신호들(RF(R))을 수신할 수 있고, 수신된 RF 신호들(RF(R))을 트랜시버에 커플시킬 수 있고, 이는 신호들의 수신 모드(receiving mode)에 해당할 수 있다.
예시적인 실시예들에 있어서, 안테나 구조(1040)는 하나 또는 그 이상의 방향성 및/또는 무방향성(omni-directional) 안테나들을 포함할 수 있다. 예를 들어, 안테나 구조(1040)는 다이폴 안테나, 모노폴 안테나, 패치 안테나, 루프 안테나, 마이크로스트립 안테나일 수 있다. 또한, 안테나 구조(1040)는 전술한 예시들에 한정되지 않고, RF 신호들의 OTA 전달 또는 수신을 위하여 적합한 모든 종류의 안테나일 수 있다.
시스템(1000)은 파워 증폭을 포함하는 시스템일 수 있다. 예를 들어, 시스템(1000)은 고주파에서의 파워 증폭에 사용될 수 있고, 개인 이동 통신, 위성 통신, 레이더 시스템, 방송 통신, 의료 기기 등의 다양한 용도로 사용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 질화물계 반도체 장치 110: 기판
120: 버퍼층 130: 배리어 구조물
132: 제1 반도체층 134: 제2 반도체층
136: 제3 반도체층 138: 제4 반도체층
140: 채널층 150: 채널 공급층
162: 소스 전극 164: 드레인 전극
166: 게이트 전극 170: 패시베이션층
180: 게이트 절연막 P1: 제1 오목부
P2: 제2 오목부 M1: 마스크

Claims (10)

  1. 기판 상에 형성되며,
    제1 도전형의 제1 반도체층,
    상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층,
    상기 제2 반도체층 상에 형성된 상기 제1 도전형의 제3 반도체층, 및
    상기 제3 반도체층 상에 형성된 상기 제2 도전형의 제4 반도체층을 포함하는 배리어 구조물;
    상기 배리어 구조물 상에 형성되며, 내부에 2차원 전자가스(2-Dimensional Electron Gas, 2DEG) 채널을 형성하는 질화물 반도체층; 및
    상기 질화물 반도체층 상에 형성되며, 서로 이격된 소스 전극, 드레인 전극 및 게이트 전극;을 포함하는 질화물계 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전형은 p형 도전형이며, 상기 제2 도전형은 n형 도전형인 것을 특징으로 하는 질화물계 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전형은 n형 도전형이며, 상기 제2 도전형은 p형 도전형인 것을 특징으로 하는 질화물계 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체층은 상기 제1 반도체층의 상면으로부터 아래 방향으로 리세스된 제1 오목부(depression)를 포함하는 것을 특징으로 하는 질화물계 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 오목부의 폭은 약 10 내지 500 nm이고, 상기 제1 오목부의 깊이는 약 10 내지 500 nm인 것을 특징으로 하는 질화물계 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 반도체층은 갈륨 질화물(GaN)이고, 육방정계 결정구조를 갖는 것을 특징으로 하는 질화물계 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체층의 상면은 결정학적 c-면에 평행하고, 상기 제1 오목부는 상기 제1 반도체층의 결정학적 r-면에 평행한 측벽들에 의해 형성된 공간으로 정의되는 것을 특징으로 하는 질화물계 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 오목부는 음각된 육각뿔(engraved hexagonal pyramid) 형상을 갖는 것을 특징으로 하는 질화물계 반도체 장치.
  9. 제7항에 있어서,
    상기 제1 오목부의 수평 단면은 육각형 형상을 갖는 것을 특징으로 하는 질화물계 반도체 장치.
  10. 제4항에 있어서,
    상기 제3 반도체층은 상기 제3 반도체층의 상면으로부터 아래 방향으로 리세스된 제2 오목부를 포함하는 것을 특징으로 하는 질화물계 반도체 장치.
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