KR20160145364A - 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 질화물계 트랜지스터는 기판, 상기 기판 상에 배치되는 채널 패턴 구조물, 상기 채널 패턴 구조물 상에 배치되는 소스 전극; 상기 채널 패턴 구조물의 일 측면을 커버하도록 배치되는 게이트 절연층 및 게이트 전극, 및 상기 채널 패턴 구조물의 상기 일 측면과 마주보는 다른 측면을 커버하도록 배치되는 드레인 전극을 포함한다. 상기 채널 패턴 구조물은 기판 상에서 순차적으로 적층되는 n형으로 도핑되는 제1 질화물계 제1 반도체층, 제2 질화물계 제2 반도체층, n형으로 도핑되는 제1 질화물계 제3 반도체층, p형으로 도핑되는 제1 질화물계 제4 반도체층을 포함한다. 상기 제2 반도체층은 상기 제1 반도체층 또는 상기 제3 반도체층과 서로 다른 에너지 밴드갭을 구비한다.
Description
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히, HEMT(High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용하여 전류가 흐르게 되므로 캐리어의 이동도(mobility)가 높아 고속 신호 전송에 적합한 장점이 있다. 이에 따라, 업계에서는 2DEG를 이용하는 다양한 구조의 고내압 트랜지스터를 구현하려는 연구를 활발하게 진행하고 있다.
본 개시의 실시 예는 채널 이동도 및 내압 특성을 향상시킬 수 있는 질화물계 트랜지스터의 구조를 제시한다.
본 개시의 실시 예는 채널 이동도 및 내압 특성을 향상시킬 수 있는 질화물계 트랜지스터의 제조 방법을 제시한다.
일 측면에 따르는 질화물계 트랜지스터는 기판, 상기 기판 상에 배치되는 채널 패턴 구조물, 상기 채널 패턴 구조물 상에 배치되는 소스 전극; 상기 채널 패턴 구조물의 일 측면을 커버하도록 배치되는 게이트 절연층 및 게이트 전극, 및 상기 채널 패턴 구조물의 상기 일 측면과 마주보는 다른 측면을 커버하도록 배치되는 드레인 전극을 포함한다. 상기 채널 패턴 구조물은 기판 상에서 순차적으로 적층되는 n형으로 도핑되는 제1 질화물계 제1 반도체층, 제2 질화물계 제2 반도체층, n형으로 도핑되는 제1 질화물계 제3 반도체층, p형으로 도핑되는 제1 질화물계 제4 반도체층을 포함한다. 상기 제2 반도체층은 상기 제1 반도체층 또는 상기 제3 반도체층과 서로 다른 에너지 밴드갭을 구비한다.
다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 제1 질화물계 버퍼층, n형으로 도핑되는 제1 질화물계 제1 반도체층, 제2 질화물계 제2 반도체층, n형으로 도핑되는 제1 질화물계 제3 반도체층, p형으로 도핑되는 제1 질화물계 제4 반도체층, n형으로 도핑되는 제1 질화물계 제5 반도체층을 적층한다. 이때, 상기 제2 반도체층은 상기 제1 반도체층 또는 상기 제3 반도체층과 서로 다른 에너지 밴드갭을 구비한다. 상기 기판 상에서 상기 버퍼층 및 상기 제1 내지 제5 반도체층을 선택적으로 식각하여 상기 기판 상에서 중간 구조물을 형성한다. 상기 중간 구조물의 일 측면에 대하여 n형 도핑층을 형성한다. 상기 제4 반도체층 상에서 상기 제5 반도체층을 선택적으로 식각하여, 서로 전기적으로 절연되는 소스 패턴층 및 드레인 패턴층을 형성한다. 상기 n형 도핑층과 마주보는 상기 중간 구조물의 다른 측면을 커버하는 게이트 절연층 및 게이트 전극을 형성한다. 상기 제4 반도체층 상에서 상기 소스 패턴층을 커버하는 소스 전극층을 형성한다. 상기 n형 도핑층을 커버하고 상기 드레인 패턴층과 전기적으로 연결되는 드레인 전극층을 형성한다.
본 개시의 일 실시 예에 따르면, 턴온 시에, 질화물계 트랜지스터는 채널 패턴 구조물의 일 측면과 게이트 절연층의 계면을 따라 상하 방향으로 형성되는 수직형 제1 전도성 채널 및 2DEG층을 따라 좌우 방향으로 형성되는 수평형 제2 전도성 채널을 구비할 수 있다. 전하 전도도가 큰 2DEG층을 포함하는 수평형 제2 전도성 채널을 통해 전하가 전도함으로써 채널 이동도가 향상될 수 있다.
또한, 상기 질화물계 트랜지스터는 턴오프시에, 제1 및 제3 반도체층과 제4 반도체층 사이에서 PN 접합에 의해 형성되는 공핍층을 구비할 수 있다. 상기 공핍층이 상기 제1, 제3 반도체층 및 제4 반도체층을 전체적으로 커버함으로써, 질화물계 트랜지스터 내부의 전계 집중을 완화시켜 내압 특성을 향상시킬 수 있다.
도 1은 본 개시의 제1 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 2a는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴오프 상태를 개략적으로 설명하는 도면이다. 도 2b는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴온 상태를 개략적으로 설명하는 도면이다.
도 3은 본 개시의 제2 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4a 및 도 4b는 본 개시의 제3 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5a 및 도 5b는 본 개시의 제4 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6 내지 도 13은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2a는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴오프 상태를 개략적으로 설명하는 도면이다. 도 2b는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴온 상태를 개략적으로 설명하는 도면이다.
도 3은 본 개시의 제2 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4a 및 도 4b는 본 개시의 제3 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5a 및 도 5b는 본 개시의 제4 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6 내지 도 13은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 소스 전극층 및 드레인 전극층은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극층은 드레인 전극층을, 드레인 전극층은 소스 전극층을 의미할 수도 있다.
본 명세서에서, 일 박막층과 다른 박막층 사이의 계면 영역이라 함은, 일 박막층과 다른 박막층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 일 박막층 또는 다른 박막층의 표면으로부터 소정 깊이의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1)과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 에픽텍셜 형성할 수 있다. 상기 에픽텍셜 형성 방법은 일 예로서, 1000 ℃ 내지 1100 ℃의 온도에서 진행될 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에 n형은 도펀트가 약 1E16/cm3 이상, p형은 도펀트가 1E17/cm3 이상 주입되는 것을 의미할 수 있다. 또한, '고농도의 n형으로 도핑된다'는 의미는 질화물계 반도체 내에, n형 도펀트가 약 1E19 /cm3 이상 주입됨으로써, 고농도로 도핑되는 것을 의미할 수 있다.
본 명세서에서, 질화물계 반도체층을 n형 또는 p형으로 도핑할 때, 일 예로서, n형으로 도핑하는 경우, 도펀트로서 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 등을 적용할 수 있으며, p형으로 도핑하는 경우, 도펀트로서 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등을 적용할 수 있다.
도 1은 본 개시의 제1 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 질화물계 트랜지스터(10)는 기판(110), 기판(110) 상에 배치되는 채널 패턴 구조물(120), 채널 패턴 구조물(120) 상에 배치되는 소스 전극(130), 채널 패턴 구조물(120)의 일 측면(126)을 커버하도록 배치되는 게이트 절연층(141)과 게이트 전극(142), 및 채널 패턴 구조물(120)의 일 측면(126)과 마주보는 다른 측면(127)을 커버하도록 배치되는 드레인 전극(150)을 포함한다.
기판(110)은 일 예로서, 사파이어, SiC, Si과 같이, 질화물계 물질층과 다른 이종 물질로 이루어질 수 있다.
채널 패턴 구조물(120)은 기판(110) 상에서 순차적으로 적층되는 n형으로 도핑되는 제1 질화물계 제1 반도체층(121), 제2 질화물계 제2 반도체층(122), n형으로 도핑되는 제1 질화물계 제3 반도체층(123), 및 p형으로 도핑되는 제1 질화물계 제4 반도체층(124)을 포함할 수 있다. 일 예로서, 제1 및 제3 반도체층(121, 123)은 n형으로 도핑된 GaN층이며, 제2 반도체층(122)은 AlGaN층이며, 제4 반도체층(124)은 p형으로 도핑된 GaN층일 수 있다.
한편, 제2 반도체층(122)는 제1 반도체층(121) 또는 제3 반도체층(123)과 서로 다른 에너지 밴드갭을 구비할 수 있다. 이에 따라, 제1 반도체층(121)과 제2 반도체층(122)의 계면 영역 또는 제2 반도체층(122)과 제3 반도체층(123)의 계면 영역에는 서로 다른 질화물계 물질이 가지는 자발 분극 또는 압전 분극에 의해 2DEG층이 형성될 수 있다. 상기 2DEG층은 제1 반도체층(121) 또는 제3 반도체층(123) 중 어느 하나가 제2 반도체층(122)과 Ga 적층면으로 계면을 형성하는 경우에, 그 계면 영역에 형성될 수 있다. 일 예로서, 제1 반도체층(121)의 최상층이 Ga 적층면이고, 제3 반도체층(123)의 최하층이 N 적층면으로 적층될 경우, 제1 반도체층(121)과 제2 반도체층(122)의 계면 영역에 2DEG층이 형성될 수 있다. 다른 예로서, 제1 반도체층(121)의 최상층이 N 적층면이고, 제3 반도체층(123)의 최하층이 Ga 적층면으로 적층될 경우, 제2 반도체층(122)과 제3 반도체층(123)의 계면 영역에 2DEG층이 형성될 수 있다.
기판(110)과 제1 반도체층(121) 사이에는 절연성 제1 질화물계 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 기판(110)과 제1 반도체층(121) 사이의 격자 상수 차이에 의해 제1 반도체층(121)에 생성되는 스트레스를 이완시키는 역할을 수행할 수 있다.
도 1을 다시 참조하면, 채널 패턴 구조물(120)의 측면(126, 127)은 기판(110)의 표면에 대하여 소정의 각(θ)으로 경사지도록 형성될 수 있다. 구체적인 일 예로서, 채널 패턴 구조물(120)은 기판(110) 상에서 메사 구조물의 형태를 가질 수 있다.
소스 전극(120)은 제4 반도체층(124) 상에 배치되고 고농도의 n형으로 도핑되는 제1 질화물계 소스 패턴층(131), 및 제4 반도체층(124) 상에서 소스 패턴층(131)을 커버하도록 배치되는 소스 전극층(132)을 포함할 수 있다. 일 예로서, 소스 패턴층(131)은 고농도의 n형으로 도핑되는 GaN층일 수 있다. 소스 전극층(132)는 소스 패턴층(131) 및 제4 반도체층(124)과 각각 오믹 접합을 이룰 수 있다. 소스 전극층(132)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
게이트 절연층(141)은 기판(110) 상에서 채널 패턴 구조물(120)의 일 측면(141)을 따라, 적어도 버퍼층(115) 및 제1 반도체층 내지 제4 반도체층(121, 122, 123, 124)의 측면을 선택적으로 커버하도록 배치될 수 있다. 게이트 절연층(141)은 채널 패턴 구조물(120)을 부분적으로 덮도록 형성될 수 있다. 게이트 절연층(141)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
게이트 전극(142)은 게이트 절연층(141) 상에 배치될 수 있다. 게이트 전극(142)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
드레인 전극(150)은 제4 반도체층(124) 상에 배치되는 고농도의 n형으로 도핑되는 제1 질화물계 드레인 패턴층(151), 채널 패턴 구조물(120)의 다른 측면(127) 내부로 형성되는 n형 도핑층(152), 및 n형 도핑층(152)을 커버하는 드레인 전극층(153)을 포함할 수 있다.
일 예로서, 드레인 패턴층(151)은 고농도의 n형 도핑된 GaN층일 수 있다. n형 도핑층(152)은 채널 패턴 구조물(120)의 다른 측면(127)을 따라, 적어도 제1 반도체층 내지 제4 반도체층(121, 122, 123, 124)의 측면을 커버하도록 형성될 수 있다.
드레인 전극층(153)은 n형 도핑층(152)과 오믹 접합을 이룰 수 있다. 일 예로서, 드레인 전극층(153)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
도 1을 다시 참조하면, 소스 전극(130)과 드레인 전극(150) 사이에는 제4 반도체층(124)을 관통하는 절연 트렌치 패턴(125)이 배치될 수 있다. 절연 트렌치 패턴(125)은 소스 전극(130)과 드레인 전극(150) 사이에서 채널을 경유하지 않고 전도하는 누설 전류를 차단하는 기능을 수행할 수 있다.
이하, 도 2a 및 도 2b를 이용하여 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 동작 방식을 설명하도록 한다.
도 2a는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴오프 상태를 개략적으로 설명하는 도면이다. 도 2b는 본 개시의 실시 예에 따르는 질화물계 트랜지스터의 턴온 상태를 개략적으로 설명하는 도면이다.
도 2a를 참조하면, 게이트 전극(142)에 문턱 전압보다 낮은 전압이 인가되는 경우, 질화물계 트랜지스터는 턴오프 상태를 유지할 수 있다. 턴오프 상태에서는 제1 및 제3 반도체층(121, 123)과 제4 반도체층(124) 사이에서 PN 접합에 의해 공핍층(Ad)이 형성될 수 있다. 공핍층(Ad)는 도 2a에 도시되는 바와 같이, 소스 전극(130)과 드레인 전극(150) 사이의 채널 패턴 구조물(120)을 덮도록 형성될 수 있다. 공핍층(Ad)은 소스 전극(130)과 드레인 전극(150) 사이에 전압이 인가될 때, 소스 전극(130)과 드레인 전극(150) 사이의 채널 패턴 구조물(120)에 균일한 전계가 형성되도록 할 수 있다. 이로써, 채널 패턴 구조물(120)에 국부적으로 전계가 집중하는 것을 방지할 수 있으며, 상기 전계 집중에 의해 질화물계 트랜지스터의 파괴가 발생하는 것을 억제할 수 있다. 결과적으로, 질화물계 트랜지스터의 내압 특성을 향상시킬 수 있다.
도 2b를 참조하면, 게이트 전극(142)에 문턱 전압 이상의 동작 전압이 인가되는 경우, 질화물계 트랜지스터는 턴온 상태를 유지할 수 있다. 이때, 채널 패턴 구조물(120)의 일 측면(126)과 게이트 절연층(141)의 계면을 따라, 소스 전극(130)으로부터 제1 반도체층(121)에 이르는 수직형 제1 전도성 채널(Ch1)이 형성될 수 있다. 상기 동작 전압은 제1 내지 제4 반도체층(121, 122, 123, 124) 내에 전하의 전도성 채널층을 형성하기에 충분한 인가 전압일 수 있다. 한편, 본 명세서에서, 수직형 채널이란, 상하 방향으로 전하를 전도시킬 수 있는 층을 의미하며, 기판(110)에 대해 수직 방향 또는 경사 방향을 모두 포괄하는 의미로 적용될 수 있다.
또한, 제1 전도성 채널(Ch1)을 통해 소스 전극(130)으로부터 제1 반도체층(121)에 도달한 전하는, 제1 반도체층(121) 및 제2 반도체층(122)의 계면 영역, 또는 제2 반도체층(122) 및 제3 반도체층(123)의 계면 영역을 따라 형성되는 수평형 제2 전도성 채널(Ch2)을 따라 전도하여 드레인 전극(150)으로 이동할 수 있다. 제2 전도성 채널(Ch2)은 인접하는 질화물계 반도체층 사이의 밴드갭 에너지 차이에 의해 생성되는 2DEG층을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 질화물계 트랜지스터는, 턴온 시에, 수직형 제1 전도성 채널(Ch1) 및 수평형 제2 전도성 채널(Ch2)을 통해, 소스 전극(130)으로부터 드레인 전극(150)으로 전하 전도가 발생할 수 있다. 특히, 전하 전도도가 큰 2DEG층을 구비하는 수평형 제2 전도성 채널(Ch2)을 통해 전하가 전도함으로써 질화물계 트랜지스터의 채널 이동도를 향상시킬 수 있다.
도 3은 본 개시의 제2 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(20)는 버퍼층(115)을 공지의 에픽텍셜 측면 성장(Epitaxy Lateral Overgrowth)법으로 성장시킬 수 있다. 이로써, 기판(110)과 버퍼층(115) 사이의 격자 상수 차이에 의해 발생하는 실전위(Threading Dislocation)(350)의 밀도를 감소시킬 수 있다.
이를 위해, 기판(110) 상에는 측면 성장용 질화물 시드층(311)이 형성될 수 있다. 버퍼층(115)은 질화물 시드층(311)으로부터 상부 및 측면 방향으로 에픽택셜 성장함으로써, 실전위(350)가 억제될 수 있다.
도 4a 및 도 4b는 본 개시의 제3 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 4a는 제3 실시 예로서의 질화물계 트랜지스터의 단면도이며, 도 4b는 제3 실시 예로서의 질화물계 트랜지스터의 평면도이다. 도 4a의 단면도는 도 4b의 평면도의 질화물계 트랜지스터를 I-I’를 따라 절취하여 나타낸 도면이다.
도 4a 및 도 4b를 참조하면, 질화물계 트랜지스터(30)는 원형의 드레인 전극층(153)이 중심에 배치되고, 소스 전극층(132) 및 게이트 전극(142)이 순차적으로 드레인 전극층(153)을 둘러싸는 형태의 배치를 가질 수 있다. 질화물계 트랜지스터(30)의 구성은 도 4a에 도시되는 바와 같이, 본 개시의 제1 실시예의 질화물계 트랜지스터(10)의 구성과 실질적으로 동일하다. 본 실시 예의 질화물계 트랜지스터(30)의 구조에서는, 소스 전극층(132)이 드레인 전극층(153)을 둘러싸도록 배치됨으로써, 2DEG 층에 의한 수평형 제2 전도성 채널(Ch2)이 차지하는 면적을 증가시킬 수 있는 구조적 장점이 있다.
도 5a 및 도 5b는 본 개시의 제4 실시 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 5a는 제4 실시 예로서의 질화물계 트랜지스터의 단면도이며, 도 5b는 제4 실시 예로서의 질화물계 트랜지스터의 평면도이다. 도 5a의 단면도는 도 5b의 평면도의 질화물계 트랜지스터를 Ⅱ-Ⅱ’를 따라 절취하여 나타낸 도면이다.
도 5a 및 도 5b를 참조하면, 질화물계 트랜지스터(40)는 소스 전극층(132)과 드레인 전극층(153)이 서로 엇갈려 배치되는 형태를 가질 수 있다. 구체적으로, 소스 전극층(132)이 드레인 전극층(153)의 일부분을 둘러싸도록 배치되고, 또한, 드레인 전극층(153)이 소스 전극층(132)의 일부분을 둘러싸도록 배치된다.
다만, 질화물계 트랜지스터(40)의 구성은 도 5a에 도시되는 바와 같이, 본 개시의 제1 실시예의 질화물계 트랜지스터(10)의 구성과 실질적으로 동일하다.
본 실시 예의 질화물계 트랜지스터(40)의 구조에서는, 소스 전극층(132)이 드레인 전극층(153)의 일부분을 둘러싸도록 배치됨으로써, 2DEG 층에 의한 수평형 제2 전도성 채널(Ch2)이 차지하는 면적을 증가시킬 수 있는 장점이 있다.
도 6 내지 도 13은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 6을 참조하면, 기판(110) 상에 제1 질화물계 버퍼층(115), n형으로 도핑되는 제1 질화물계 제1 반도체층(121), 제2 질화물계 제2 반도체층(122), n형으로 도핑되는 제1 질화물계 제3 반도체층(123), p형으로 도핑되는 제1 질화물계 제4 반도체층(124), n형으로 도핑되는 제1 질화물계 제5 반도체층(610)을 적층한다.
제2 반도체층(122)은 제1 반도체층(121) 또는 제3 반도체층(123)과 서로 다른 에너지 밴드갭을 구비할 수 있다. 이에 따라, 제1 반도체층(121)과 제2 반도체층(122)의 계면 영역 또는 제2 반도체층(122)과 제3 반도체층(123)의 계면 영역에 2DEG층이 형성될 수 있다.
기판(110)은 일 예로서, 사파이어, SiC, Si과 같이, 질화물계 물질층과 다른 이종 물질로 이루어질 수 있다. 일 실시 예에 있어서, 제1 버퍼층(115)은 절연성 GaN층, 제1 반도체층(121) 및 제3 반도체층(123)은 n형으로 도핑된 GaN층, 제2 반도체층(122)은 AlGaN층, 제4 반도체층(124)은 p형으도 도핑된 GaN층, 및 제5 반도체층(610)은 고농도의 n형으도 도핑된 GaN층일 수 있다.
도 7을 참조하면, 기판(110) 상에서 버퍼층(115) 및 제1 내지 제5 반도체층(121, 122, 123, 124, 610)을 선택적으로 식각하여 기판(110) 상에서 중간 구조물(120)을 형성한다. 중간 구조물(120)은 질화물계 트랜지스터의 상술한 채널 패턴 구조물을 구성할 수 있다. 상기 식각 공정은 중간 구조물(120)의 측면이 기판(110)의 표면에 대하여 경사지도록 식각하는 과정으로 진행될 수 있다. 그 결과, 중간 구조물(120)은 메사 형태의 구조물로 형성될 수 있다.
도 8을 참조하면, 기판(110) 상에서 중간 구조물(120)의 표면을 따라 보호막(810)을 형성한다. 보호막(810)은 일 예로서, 실리콘 산화막과 같은 절연막일 수 있다.
도 9를 참조하면, 보호막(810)을 패터닝하여 중간 구조물(120)의 일 측면을 노출시키는 보호막 패턴(815)를 형성한다. 이어서, 노출된 일 측면(127)에 대하여 n형 도펀트를 이온 주입하여, n형 도핑층(152)을 형성한다. n형 도핑층(152)을 형성한 후에, 보호막 패턴(815)를 제거한다.
도 10을 참조하면, 제4 반도체층(124) 상에서 제5 반도체층(610)을 선택적으로 식각하여, 서로 전기적으로 절연되는 소스 패턴층(131) 및 드레인 패턴층(151)을 형성한다. 또한, 제4 반도체층(124)을 패터닝하여, 제4 반도체층(124)을 관통하는 트렌치 패턴(125)을 형성한다.
도 11을 참조하면, n형 도핑층(152)과 마주보는 중간 구조물(120)의 다른 측면(126)을 커버하도록 게이트 절연층(141)을 형성한다. 게이트 절연층(141)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함한다. 게이트 절연층(141)은 일 예로서, 실리콘 산화물층일 수 있다.
도 12를 참조하면, 게이트 절연층(141) 상에 게이트 전극(142)을 형성한다. 게이트 전극(142)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
또한, 제4 반도체층(124) 상에서 소스 패턴층(131)을 커버하는 소스 전극층(132)을 형성한다. 소스 전극층(132)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 소스 패턴층(131) 및 소스 전극층(132)은 소스 전극을 구성할 수 있다.
도 13을 참조하면, n형 도핑층(152)을 커버하고 드레인 패턴층(151)과 전기적으로 연결되는 드레인 전극층(153)을 형성한다. 드레인 전극층(153)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 개시의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 20 30 40: 질화물계 트랜지스터,
110: 기판, 120: 채널 패턴 구조물,
121: 제1 반도체층, 122: 제2 반도체층, 123: 제3 반도체층,
124: 제4 반도체층, 125: 트렌치 패턴,
130: 소스 전극, 131: 소스 패턴층, 132: 소스 전극층,
141: 게이트 절연층, 142: 게이트 전극,
150: 드레인 전극, 151: 드레인 패턴층, 152: 드레인 전극,
311: 측면 성장용 질화물 시드층.
110: 기판, 120: 채널 패턴 구조물,
121: 제1 반도체층, 122: 제2 반도체층, 123: 제3 반도체층,
124: 제4 반도체층, 125: 트렌치 패턴,
130: 소스 전극, 131: 소스 패턴층, 132: 소스 전극층,
141: 게이트 절연층, 142: 게이트 전극,
150: 드레인 전극, 151: 드레인 패턴층, 152: 드레인 전극,
311: 측면 성장용 질화물 시드층.
Claims (20)
- 기판;
상기 기판 상에 배치되는 채널 패턴 구조물;
상기 채널 패턴 구조물 상에 배치되는 소스 전극;
상기 채널 패턴 구조물의 일 측면을 커버하도록 배치되는 게이트 절연층 및 게이트 전극; 및
상기 채널 패턴 구조물의 상기 일 측면과 마주보는 다른 측면을 커버하도록 배치되는 드레인 전극을 포함하되,
상기 채널 패턴 구조물은 기판 상에서 순차적으로 적층되는 n형으로 도핑되는 제1 질화물계 제1 반도체층, 제2 질화물계 제2 반도체층, n형으로 도핑되는 제1 질화물계 제3 반도체층, p형으로 도핑되는 제1 질화물계 제4 반도체층을 포함하고,
상기 제2 반도체층은 상기 제1 반도체층 또는 상기 제3 반도체층과 서로 다른 에너지 밴드갭을 구비하는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 반도체층과 상기 제2 반도체층의 계면 영역 또는
상기 제2 반도체층과 상기 제3 반도체층의 계면 영역에 형성되는 2DEG층을 더 포함하는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 및 제3 반도체층은 n형으로 도핑된 GaN층이며,
상기 제2 반도체층은 AlGaN층이며,
상기 제4 반도체층은 p형으로 도핑된 GaN층인
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 기판과 상기 제1 반도체층 사이에 배치되는 절연성 제1 질화물계 버퍼층을 더 포함하는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 소스 전극은
상기 제4 반도체층 상에 배치되는 고농도의 n형으로 도핑되는 제1 질화물계 소스 패턴층; 및
상기 제4 반도체층 상에서 상기 소스 패턴층을 커버하도록 배치되는 소스 전극층을 포함하는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 드레인 전극은
상기 제4 반도체층 상에 배치되는 고농도의 n형으로 도핑되는 제1 질화물계 드레인 패턴층; 및
상기 채널 패턴 구조물의 상기 다른 측면 내부로 형성되는 n형 도핑층;
상기 n형 도핑층을 커버하는 드레인 전극층을 포함하는
질화물계 트랜지스터.
- 제6 항에 있어서,
상기 n형 도핑층은
적어도 상기 제1 반도체층 내지 제4 반도체층의 측면을 커버하도록 형성되는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 채널 패턴 구조물의 측면은 상기 기판의 표면에 대하여 경사지도록 형성되는
질화물계 트랜지스터.
- 제1 항에 있어서,
상기 소스 전극과 상기 드레인 전극 사이에 위치하여 상기 제4 반도체층을 관통하는 절연 트렌치 패턴을 더 포함하는
질화물계 트랜지스터.
- 제1 항에 있어서,
턴온 시에 상기 질화물계 트랜지스터는, 상기 채널 패턴 구조물의 상기 일 측면과 상기 게이트 절연층의 계면을 따라, 상기 소스 전극으로부터 상기 제1 반도체층에 이르는 수직형 제1 전도성 채널; 및
상기 제1 반도체층 및 상기 제2 반도체층의 계면 영역, 또는 상기 제2 반도체층 및 상기 제3 반도체층의 계면 영역을 따라 형성되는 수평형 제2 전도성 채널을 구비하는
질화물계 트랜지스터.
- 제10 항에 있어서,
상기 수평형 제2 전도성 채널은 2DEG층을 포함하는
질화물계 트랜지스터.
- 제1 항에 있어서,
턴오프 시에 상기 질화물계 트랜지스터는
상기 제1 및 제3 반도체층과 상기 제4 반도체층 사이에서 PN 접합에 의해 형성되는 공핍층을 구비하는
질화물계 트랜지스터.
- (a) 기판 상에 제1 질화물계 버퍼층, n형으로 도핑되는 제1 질화물계 제1 반도체층, 제2 질화물계 제2 반도체층, n형으로 도핑되는 제1 질화물계 제3 반도체층, p형으로 도핑되는 제1 질화물계 제4 반도체층, n형으로 도핑되는 제1 질화물계 제5 반도체층을 적층하되, 상기 제2 반도체층은 상기 제1 반도체층 또는 상기 제3 반도체층과 서로 다른 에너지 밴드갭을 구비하는 단계;
(b) 상기 기판 상에서 상기 버퍼층 및 상기 제1 내지 제5 반도체층을 선택적으로 식각하여 상기 기판 상에서 중간 구조물을 형성하는 단계;
(c) 상기 중간 구조물의 일 측면에 대하여 n형 도핑층을 형성하는 단계;
(d) 상기 제4 반도체층 상에서 상기 제5 반도체층을 선택적으로 식각하여, 서로 전기적으로 절연되는 소스 패턴층 및 드레인 패턴층을 형성하는 단계;
(e) 상기 n형 도핑층과 마주보는 상기 중간 구조물의 다른 측면을 커버하는 게이트 절연층 및 게이트 전극을 형성하는 단계;
(f) 상기 제4 반도체층 상에서 상기 소스 패턴층을 커버하는 소스 전극층을 형성하는 단계; 및
(g) 상기 n형 도핑층을 커버하고 상기 드레인 패턴층과 전기적으로 연결되는 드레인 전극층을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
(a) 단계는
상기 제1 반도체층과 상기 제2 반도체층의 계면 영역 또는 상기 제2 반도체층과 상기 제3 반도체층의 계면 영역에 2DEG층을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
상기 버퍼층은 절연성 GaN층이며,
상기 제1 및 제3 반도체층은 n형으로 도핑된 GaN층이며,
상기 제2 반도체층은 AlGaN층이며,
상기 제4 반도체층은 p형으로 도핑된 GaN층이며,
상기 제5 반도체층은 고농도의 n형으로 도핑된 GaN층인
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
(b) 단계는
상기 중간 구조물의 측면이 상기 기판의 표면에 대하여 경사지도록 식각하는 단계를 포함하고,
상기 중간 구조물은 메사 형태의 구조를 가지는
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
(c) 단계는
상기 중간 구조물의 표면을 따라 보호막을 형성하는 단계;
상기 보호막을 패터닝하여 상기 중간 구조물의 상기 일 측면을 노출시키는 단계; 및
상기 노출된 일 측면에 대하여 n형 도펀트를 이온 주입하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법.
- 제17 항에 있어서,
상기 n형 도펀트를 이온 주입하는 단계는
상기 주입된 n형 도펀트가 상기 버퍼층, 상기 제1 내지 제5 반도체층을 커버하도록 진행되는
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
(d) 단계는
상기 소스 패턴층과 상기 드레인 패턴층 사이에서 상기 제4 반도체층의 일부분을 관통하는 절연 트렌치 패턴을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법.
- 제13 항에 있어서,
(e) 단계의 상기 게이트 전극층을 형성하는 단계 및
(f) 단계의 상기소스 전극층을 형성하는 단계는 동시에 진행되는
질화물계 트랜지스터의 제조 방법.
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|---|---|---|---|
| KR1020150081849A KR20160145364A (ko) | 2015-06-10 | 2015-06-10 | 질화물계 트랜지스터 및 이의 제조 방법 |
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2015
- 2015-06-10 KR KR1020150081849A patent/KR20160145364A/ko not_active Application Discontinuation
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