KR20170032642A - 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터는 서로 이격 배치되는 n형 도핑된 제1 질화물계 제1 반도체층, 및 상기 제1 반도체층 사이에 개재되는 제2 질화물계 반도체층을 포함하는 채널 구조물; 상기 채널 구조물의 상기 제1 반도체층의 하면에 배치되는 p형 도핑되는 제1 질화물계 제2 반도체층; 상기 채널 구조물의 상기 제1 반도체층의 상면에 순차적으로 배치되는 게이트 유전층 및 게이트 전극층; 및 상기 게이트 전극층의 양측면 방향에 배치되고, 상기 제1 반도체층과 전기적으로 연결되는 소스 전극층 및 드레인 전극층을 포함한다. 이때, 상기 제1 질화물계 제1 반도체층과 상기 제2 질화물계 반도체층은 서로 다른 에너지 밴드갭을 구비한다.
Description
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로서, 보다 상세하게는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히, HEMT(High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용하여 전류가 흐르게 되므로 캐리어의 이동도(mobility)가 높아 고속 신호 전송에 적합한 장점이 있다. 이에 따라, 업계에서는 2DEG를 이용하는 고내압 트랜지스터를 구현하려는 연구를 활발하게 진행하고 있다.
본 개시의 실시 예는 질화물계 트랜지스터에 있어서, 노멀리-오프 상태를 구현할 수 있는 트랜지스터의 구조를 제시한다.
본 개시의 실시 예는 상술한 노멀리-오프 상태를 구현할 수 있는 질화물계 트랜지스터의 제조 방법을 제시한다.
일 측면에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터는 서로 이격 배치되는 n형 도핑된 제1 질화물계 제1 반도체층, 및 상기 제1 반도체층 사이에 개재되는 제2 질화물계 반도체층을 포함하는 채널 구조물; 상기 채널 구조물의 상기 제1 반도체층의 하면에 배치되는 p형 도핑되는 제1 질화물계 제2 반도체층; 상기 채널 구조물의 상기 제1 반도체층의 상면에 순차적으로 배치되는 게이트 유전층 및 게이트 전극층; 및 상기 게이트 전극층의 양측면 방향에 배치되고, 상기 제1 반도체층과 전기적으로 연결되는 소스 전극층 및 드레인 전극층을 포함한다. 이때, 상기 제1 질화물계 제1 반도체층과 상기 제2 질화물계 반도체층은 서로 다른 에너지 밴드갭을 구비한다.
다른 측면에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 성장 기판 상에 p형 도핑되는 제1 질화물계 제1 물질층, n형 도핑되는 제1 질화물계 제2 물질층, 제2 질화물계 물질층, n형 도핑되는 제1 질화물계 제3 물질층, 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층을 순차적으로 형성한다. 상기 제4 물질층을 패터닝하여 상기 제3 물질층을 선택적으로 노출시키는 제1 트렌치를 형성하고, 상기 제4 물질층으로부터 질화물계 컨택 패턴층을 형성한다. 상기 제1 트렌치 내부에 게이트 유전층 및 게이트 전극층을 형성한다. 상기 게이트 전극층의 양측면 방향의 상기 컨택 패턴층 상에 소스 전극층 및 드레인 전극층을 서로 이격하여 형성한다. 상기 제1 물질층 및 상기 제2 물질층 중 적어도 하나와 상기 제2 질화물계 물질층은 서로 다른 에너지 밴드갭을 구비한다.
또다른 측면에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 성장 기판 상에 절연성 제1 질화물계 제1 물질층, n형 도핑되는 제1 질화물계 제2 물질층, 제2 질화물계 물질층, n형 도핑되는 제1 질화물계 제3 물질층, 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층을 순차적으로 형성한다. 상기 제4 물질층을 패터닝하여 상기 제3 물질층을 선택적으로 노출시키는 컨택 패턴층을 형성한다. 상기 제3 물질층 상에서 상기 컨택 패턴층을 덮는 p형 도핑되는 제1 질화물계 제5 물질층을 형성한다. 상기 제5 물질층 상에 n형으로 도핑되는 제1 질화물계 제6 물질층을 형성한다. 상기 제6 물질층의 상부에 방열 기판을 부착하고 상기 성장 기판을 제거하여 상기 제1 물질층을 노출시킨다. 상기 제1 물질층, 상기 제2 물질층, 상기 제2 질화물계 물질층 및 상기 제3 물질층을 순차적으로 패터닝하여, 상기 컨택 패턴층 및 상기 제5 물질층을 노출시키는 트렌치를 형성한다. 상기 패터닝된 제1 물질층 상에 게이트 전극층을 형성한다. 상기 게이트 전극층의 양측면 방향의 상기 제2 트렌치 내에 소스 전극층 및 드레인 전극층을 각각 형성한다. 상기 제2 물질층 및 상기 제3 물질층 중 적어도 하나와 상기 제2 질화물계 물질층은 서로 다른 에너지 밴드갭을 구비한다.
본 개시의 일 실시 예에 따르면, 제1 질화물계 제1 반도체층 내에 상기 제1 질화물계 제1 반도체층과 서로 다른 에너지 밴드갭을 구비하는 제2 질화물계 반도체층을 배치하여 2DEG층을 생성하는 채널 구조물을 형성할 수 있다. 또한, 상기 제1 질화물계 제1 반도체층과 PN 접합을 이루는 제1 질화물계 제2 반도체층을 상기 제1 질화물계 제1 반도체층과 접하도록 배치할 수 있다. 상기 PN 접합에 의해 형성되는 공핍층은, 상기 2DEG층을 소멸시키고 상기 제1 반도체층 내의 전도성 캐리어를 제거할 수 있다. 이와 같은 구조를 통해 질화물계 트랜지스터는 노멀리-오프 상태를 용이하게 구현할 수 있다. 한편, 게이트 전극층에 문턱 전압 이상의 전압이 인가되는 경우, 상기 소멸된 2DEG층이 상기 채널 구조물 내에서 회복되면서, 소스 전극층 및 드레인 전극층 사이의 전기 전도도를 향상시킬 수 있다.
본 개시의 실시 예에서는, 종래의 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법과는 달리, 두께 제어를 위해 상기 제2 질화물계 반도체층을 부분적으로 식각하는 공정을 생략할 수 있다. 이에 따라, 노멀리-오프 상태를 구현하기 위한 트랜지스터의 제조 공정을 보다 용이하게 제어할 수 있다.
상술한 본 개시된 기술의 효과는 본 개시의 일 실시 예의 구성으로부터 도출되는 다양한 효과 중 어느 하나를 예시하는 것이며, 제시하는 실시예의 구성으로부터 자명하게 도출될 수 있는 다른 다양한 효과를 배제하는 것은 아니다.
도 1a 내지 도 1c는 다양한 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4 내지 도 9는 본 개시의 일 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 제조하는 방법을 나타내는 단면도이다.
도 10 내지 도 18은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4 내지 도 9는 본 개시의 일 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 제조하는 방법을 나타내는 단면도이다.
도 10 내지 도 18은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 소스 전극층 및 드레인 전극층은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극층은 드레인 전극층을, 드레인 전극층은 소스 전극층을 의미할 수도 있다.
본 명세서에서, 일 박막층과 다른 박막층 사이의 계면 영역이라 함은, 일 박막층과 다른 박막층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 일 박막층 또는 다른 박막층의 표면으로부터 소정 깊이의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1)과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층 또는 질화물계 물질층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하여 에픽텍셜 형성할 수 있다. 상기 에픽텍셜 형성 방법은 일 예로서, 1000 ℃ 내지 1100 ℃의 온도에서 진행될 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는 질화물계 반도체층 또는 질화물계 물질층 내에 n형은 도펀트가 약 1E16/cm3 이상, p형은 도펀트가 1E17/cm3 이상 주입되는 것을 의미할 수 있다. 또한, '고농도의 n형으로 도핑된다'는 의미는 질화물계 반도체 내에, n형 도펀트가 약 1E19 /cm3 이상 주입됨으로써, 고농도로 도핑되는 것을 의미할 수 있다.
본 명세서에서, 질화물계 반도체층을 n형 또는 p형으로 도핑할 때, 일 예로서, n형으로 도핑하는 경우, 도펀트로서 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 텔루륨(Te) 등을 적용할 수 있으며, p형으로 도핑하는 경우, 도펀트로서 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등을 적용할 수 있다.
도 1a는 일 예로서의 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 1a를 참조하면, 질화물계 트랜지스터(10)는 절연성 기판(11) 상에 GaN층(12) 및 AlGaN층(13)을 구비한다. GaN층(12) 및 AlGaN층(13)의 계면 영역에는 이종 접합에 따르는 2DEG층(14)이 형성된다. 그리고, 2DEG층(14)을 통해서, 소스 전극(15)과 드레인 전극(16) 사이에 전류가 흐른다. 2DEG층(14)의 고농도 전자를 신호 전달에 사용함으로써, 질화물계 트랜지스터(10)의 채널 영역에서 높은 캐리어 이동도를 구현할 수 있다. 다만, 도 1a의 질화물계 트랜지스터(10)에서는, 게이트 전극(18)에 전압이 인가되지 않은 상태에서도 게이트 유전층(17) 하부에 2DEG층(14)이 형성되며, 이를 통해 소스 전극 및 드레인 전극 사이에 전류가 흐르는 노멀리-온(normally-on) 상태를 유지할 수 있다. 일반적으로 트랜지스터의 동작은, 게이트 전극에 문턱 전압 이상의 전압이 인가된 상태에서만 소스 전극 및 드레인 전극 사이에 전류 신호가 전달되는 스위칭 동작, 즉, 노멀리-오프(normally-off) 특성이 요청되기 때문에, 원하지 않는 노멀리-온 현상은 억제될 필요가 있다.
한편, 노멀리-오프를 구현하기 위해, 도 1b 및 도 1c에서와 같이, 채널 영역의 두께를 제어할 수 있다. 도 1b에서와 같이, 게이트 전극(18) 하부에 채널이 형성되는 영역의 AlGaN층(13)을 국부적으로 제거하여 2DEG층(14)을 선택적으로 소멸시킬 수 있다. AlGaN층(13)을 국부적으로 제거하기 위해, AlGaN층(13) 내에 트렌치(21)을 형성할 수 있다. 2DEG층(14)이 소멸된 영역(A2)에서는, AlGaN층(13)의 두께(t20)가 감소될 수 있다. 본 기술은, AlGaN층(13)을 제거하는 공정 시에, AlGaN층(130)의 두께 제어가 힘들다는 어려움이 있다.
다른 예인 도 1c에서는, 게이트 전극(18) 하부에 채널이 형성되는 영역의 AlGaN층(13)을 완전히 제거할 수 있다. AlGaN층(13)을 완전히 제거하기 위해, GaN층(12)을 노출시키는 트렌치(22)를 AlGaN층(13)에 형성할 수 있다. 다만, 이 경우, 질화물계 트랜지스터(20)는 턴온 시에 채널층의 캐리어 이동도가 상대적으로 낮아지는 단점이 있을 수 있다.
도 2는 본 개시의 제1 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하며, 질화물계 트랜지스터(200)는 서로 이격 배치되는 n형 도핑되는 제1 질화물계 제1 반도체층(210a, 210b), 및 제1 반도체층(210a, 210b) 사이에 개재되는 제2 질화물계 반도체층(210c)을 포함하는 채널 구조물(210)을 구비한다. 또한, 질화물계 트랜지스터(200)는 채널 구조물(210)과 접하는 p형 도핑되는 제1 질화물계 제2 반도체층(220), 채널 구조물(210) 상에 배치되는 게이트 유전층(230) 및 게이트 전극층(240)을 포함한다. 질화물계 트랜지스터(200)는 게이트 전극층(240)의 양측면 방향에 각각 배치되는 소스 전극층(270) 및 드레인 전극층(280)을 포함한다.
채널 구조물(210)에서, 제2 질화물계 반도체층(210c)의 양쪽 면은 각각 제1 질화물계 제1 반도체층(210a, 210b)과 접합할 수 있다. 이때, 제1 질화물계 제1 반도체층(210a, 210b)과 제2 질화물계 반도체층(210c)는 서로 다른 에너지 밴드갭을 구비할 수 있다. 구체적인 예에서, 제1 질화물계 제1 반도체층(210a, 210b) 및 제2 질화물계 반도체층(210c)은 계면 영역에 2DEG층을 생성할 수 있을 정도의 에너지 밴드갭 차이를 구비할 수 있다. 이에 따라, 제1 질화물계 제1 반도체층(210a, 210b) 및 제2 질화물계 반도체층(210c)가 접합할 때, 계면 영역에 상기 2DEG층이 형성될 수 있다. 일 예로서, 제1 질화물계 제1 반도체층(210a, 210b)은 n형 도핑되는 GaN층이며, 제2 질화물계 반도체층(210c)은 AlGaN층 또는 InGaN층일 수 있다. 제1 질화물계 제1 반도체층(210a, 210b)은 하부 부분층(210a)와 상부 부분층(210b)을 포함할 수 있다. 하부 부분층(210a)과 상부 부분층(210b)은 동일한 질화물계 물질을 포함할 수 있다.
제1 질화물계 제2 반도체층(220)은 채널 구조물(210)의 하부 부분층(210b)의 하면에 배치될 수 있다. 제1 반도체층(210a, 210b)과 제2 반도체층(220)은 PN 접합을 이룰 수 있다. 이에 따라, 제1 반도체층(210a, 210b)과 제2 반도체층(220)의 내부에는 상기 PN 접합에 따르는 공핍층이 생성될 수 있다.
일 실시 예에 있어서, 질화물계 트랜지스터(200)의 게이트 전극층(240)에 문턱 전압보다 작은 전압이 인가될 때, 상기 공핍층은 게이트 전극(240) 하부의 제1 반도체층(210a 210b)과 제2 반도체층(210c)의 경계 영역에 생성되는 상기 2DEG층을 선택적으로 소멸시킬 수 있다. 또한, 상기 공핍층은 게이트 전극(240) 하부의 제1 반도체층(210a, 210b)의 내부를 채우도록 형성될 수 있다.
다른 실시 예에 있어서, 상기 공핍층은 상기 PN 접합뿐만 아니라, 게이트 전극(240)과 제1 반도체층(210a. 210b)의 에너지 밴드갭 차이에 기인하여 제1 반도체층(210a, 210b) 내에 형성될 수 있다. 게이트 전극층(240)에 문턱 전압보다 작은 전압이 인가될 때, 상기 공핍층은 게이트 전극(240)의 하부에 생성되는 상기 2DEG층을 선택적으로 소멸시킬 수 있다. 또한, 상기 공핍층은 게이트 전극(240) 하부의 제1 반도체층(210a, 210b)의 내부를 채우도록 형성될 수 있다.
한편, 질화물계 트랜지스터(200)에서, 게이트 전극층(240)에 문턱 전압 이상의 전압이 인가될 때, 상기 소멸된 2DEG층이 회복되면서 캐리어 전도를 위한 채널층을 형성할 수 있다.
채널 구조물(210) 상에는 질화물계 컨택 패턴층(250, 260)이 배치될 수 있다. 질화물계 컨택 패턴층(250, 260)은 고농도의 n형으로 도핑되는 질화물계 물질층일 수 있다. 질화물계 컨택 패턴층(260, 260)은 트렌치(265)에 의해 서로 물리적으로 분리될 수 있다.
게이트 유전층(230)은 트렌치(265) 내부에서 상부 부분층(210b)를 접하도록 배치될 수 있다. 게이트 유전층(230)은 트렌치(265) 외부의 질화물계 컨택 패턴층(250, 260) 상에 추가적으로 배치될 수 있다. 게이트 유전층(230)은 일 예로서, 산화물층, 질화물층 또는 산질화물층일 수 있다.
게이트 전극층(240)은 게이트 유전층(230) 상에 패턴 형태로 배치될 수 있다. 게이트 전극층(240)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 게이트 전극층(240)은 다른 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 게이트 전극층(240)은 또다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
소스 전극층(270)은 질화물계 컨택 패턴층(250) 상에 배치될 수 있다. 소스 전극층(270)은 질화물계 컨택 패턴층(250)과 오믹 접합을 이룰 수 있다. 소스 전극층(270)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
드레인 전극층(280)은 게이트 전극층(240)을 기준으로 소스 전극층(270)의 반대쪽에 위치하는 질화물계 컨택 패턴층(260) 상에 배치될 수 있다. 드레인 전극층(280)은 질화물계 컨택 패턴층(260)과 오믹 접합을 이룰 수 있다. 소스 전극층(280)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
도 2를 다시 참조하면, 제2 반도체층(220)과 오믹 접합하는 접속 전극층(290)이 배치된다. 접속 전극층(290)은 채널 구조물(210), 컨택 패턴층(250) 및 소스 전극층(270)과 접하도록 배치될 수 있다. 접속 전극층(290)은 소스 전극층(270)과 전기적으로 연결되어, 제2 반도체층(220)의 전위를 소정의 수준으로 유지하도록 할 수 있다. 접속 전극층(290)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 접속 전극층(290)은 다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
도 2를 다시 참조하면, 제2 반도체층(220)의 하부에는 질화물계 버퍼층(202) 및 기판(201)이 배치될 수 있다. 기판(201)은 일 예로서, 사파이어, SiC, Si과 같이, 질화물계 물질층과 다른 이종 물질로 이루어질 수 있다. 버퍼층(202)은 기판(201)과 제2 반도체층(220) 사이의 격자 상수 차이에 의해 제2 반도체층(220)에 생성되는 스트레스를 이완시키는 역할을 수행할 수 있다.
본 실시 예의 구체적인 예에서, 질화물계 버퍼층(202), 제1 반도체층(210a, 210b), 제2 반도체층(220), 질화물계 컨택 패턴층(250, 260)은 GaN층일 수 있다. 이때, 제2 질화물계 반도체층(210c)는 AlGaN층일 수 있다.
본 실시 예에 있어서, 소스 전극층(270)과 드레인 전극층(280) 사이에 소정의 동작 전압이 인가되는 경우라도, 게이트 전극층(240)에 소정의 문턱 전압보다 낮은 전압이 인가되는 경우에는, 질화물계 트랜지스터(200)가 턴오프 상태를 보다 신뢰성 있게 구현할 수 있다. 즉, 노멀리-오프 상태를 구현할 수 있다. 구체적으로, PN 접합에 기인하여 채널 구조물(210)과 제2 반도체층(220) 내에 형성되거나, 게이트 전극층(240)에 기인하여 채널 구조물(210) 내에 형성되는 공핍층은 채널 구조물(210) 내부에서 전도성 캐리어를 제거함으로써, 채널 구조물(210)을 통한 캐리어 전도를 억제할 수 있다.
한편, 소스 전극층(270)과 드레인 전극층(280) 사이에 소정의 동작 전압이 인가되고, 게이트 전극층(240)에 소정의 문턱 전압 이상의 동작 전압이 인가되는 경우, 질화물계 트랜지스터(200)는 턴온 될 수 있다. 게이트 전극층(240)에 인가되는 동작 전압에 의해, 게이트 전극층(240) 하부에서 상기 2DEG층이 재생성되고, 채널 구조물(210) 내의 제1 반도체층(210a 210b)이 전도성을 회복할 수 있다. 이때, 전도성 캐리어가 상기 2DEG층을 경유하여, 소스 전극층(270)으로부터 드레인 전극층(280)으로 높은 전기 이동도를 가지며 전도할 수 있다.
도 3은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(300)은 서로 이격 배치되는 n형 도핑되는 제1 질화물계 제1 반도체층(310a, 310b), 및 제1 반도체층(310a, 310b) 사이에 개재되는 제2 질화물계 반도체층(310c)을 포함하는 채널 구조물(310)을 구비한다. 또한, 질화물계 트랜지스터(300)는 채널 구조물(310)과 접하는 p형 도핑되는 제1 질화물계 제2 반도체층(320), 채널 구조물(310) 상에 배치되는 게이트 유전층(330) 및 게이트 전극층(340)을 포함한다. 질화물계 트랜지스터(300)는 게이트 전극층(340)의 양측면 방향에 각각 배치되는 소스 전극층(370) 및 드레인 전극층(380)을 포함한다.
본 실시 예에서, 채널 구조물(310)은 제2 반도체층(320)의 상면에서 패턴 형태로 배치되는 점을 제외하고는 도 2와 관련하여 상술한 채널 구조물(210)의 구성과 실질적으로 동일하다. 채널 구조물(310)의 제1 반도체층(310a, 310b)는 하부 부분층(310a)와 상부 부분층(310b)을 포함할 수 있다.
제2 반도체층(320)의 내부에는 고농도 n형 도핑되는 질화물계 컨택 패턴층(350, 360)이 배치될 수 있다. 컨택 패턴층(350, 360)의 상면은 제2 반도체층(320)의 상면과 동일 평면 상에 위치할 수 있다. 컨택 패턴층(350, 360)은 적어도 일부분이 채널 구조물(310)과 중첩되도록 배치될 수 있다.
채널 구조물(310)의 상부 부분층(310b)에는 게이트 유전층(330) 및 게이트 전극층(340)이 배치될 수 있다. 게이트 유전층(330) 및 게이트 전극층(340)의 구성은 도 2와 관련하여 상술한 게이트 유전층(230) 및 게이트 전극층(240)의 구성과 실질적으로 동일할 수 있다.
소스 전극층(370) 및 드레인 전극층(380)은 각각의 컨택 패턴층(350)과 접하도록 배치될 수 있다. 한편, 제2 반도체층(320)과 오믹 접합하며 소스 전극층(370)과 전기적으로 연결되는 접속 전극층(390)이 배치될 수 있다. 일 실시 예로서, 접속 전극층(390)은 소스 전극층(370)에 의해 둘러싸이도록 배치될 수 있다. 접속 전극층(390)은 소스 전극층(370)과 전기적으로 연결되어, 제2 반도체층(320)의 전위를 소정의 수준으로 유지하도록 할 수 있다. 컨택 패턴층(350), 소스 전극층(370), 드레인 전극층(380) 및 접속 전극층(390)의 재질은 도 2와 관련하여 상술한 컨택 패턴층(250), 소스 전극층(270), 드레인 전극층(280) 및 접속 전극층(290)의 재질과 실질적으로 동일하다.
채널 구조물(310)의 하부에는, 제2 반도체층(320)을 둘러싸도록 하부 질화물계 물질층(303)이 배치될 수 있다. 하부 질화물계 물질층(303)은 도펀트에 의해 도핑되지 않을 수 있다. 하부 질화물계 물질층(303)의 하면에는 방열 기판(301)이 배치될 수 있다. 방열 기판(301)은 접착층(302)에 의해 하부 질화물계 물질층(303)과 접합할 수 있다. 방열 기판(301)은 열전도 효율이 좋은 금속, 및 합금 재질로 이루어질 수 있다. 일 예로서, 방열 기판(301)은 구리 기판일 수 있다.
본 실시 예의 질화물계 트랜지스터(300)의 동작 방식은 도 2와 관련하여 상술한 질화물계 트랜지스터(200)의 동작 방식과 실질적으로 동일하므로, 상세한 설명은 생략한다.
본 실시 예에 있어서는, 소스 전극층(370)과 드레인 전극층(380) 사이에 소정의 동작 전압이 인가되는 경우라도, 게이트 전극층(340)에 소정의 문턱 전압보다 낮은 전압이 인가되는 경우에는, 질화물계 트랜지스터(300)가 턴오프 상태를 보다 신뢰성있게 유지할 수 있다. 즉, 노멀리-오프 상태를 구현할 수 있다.
한편, 소스 전극층(370)과 드레인 전극층(380) 사이에 소정의 동작 전압이 인가되고, 게이트 전극층(340)에 소정의 문턱 전압 이상의 동작 전압이 인가되는 경우, 2DEG층을 통하여 전도성 캐리어가 소스 전극층(270)으로부터 드레인 전극층(280)으로 높은 전기 이동도로 전도될 수 있다..
도 4 내지 도 9는 본 개시의 일 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 제조하는 방법을 나타내는 단면도이다. 도 4를 참조하면, 성장 기판(401) 상에 질화물계 버퍼층(402), p형 도핑되는 제1 질화물계 제1 물질층(410), n형 도핑되는 제1 질화물계 제2 물질층(421), 제2 질화물계 물질층(422), n형 도핑되는 제1 질화물계 제3 물질층(423), 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층(430)을 순차적으로 형성한다.
성장 기판(401)은 일 예로서, 사파이어, SiC, Si과 같이, 질화물계 물질층과 다른 이종 물질로 이루어질 수 있다. 질화물계 버퍼층(402)은 도펀트에 의해 도핑되지 않을 수 있다. 제2 물질층(421)과 제3 물질층(423) 중 적어도 하나와 제2 질화물계 물질층(422)은 서로 다른 에너지 밴드갭을 구비할 수 있다. 제2 물질층(421), 제2 질화물계 물질층(422) 및 제3 물질층(423)은 질화물계 트랜지스터의 채널 구조물을 구성할 수 있다. 상기 채널 구조물은 도 1과 관련하여 상술한 질화물계 트랜지스터(200)의 채널 구조물(210)과 실질적으로 동일할 수 있다. 일 실시 예에서, 질화물계 버퍼층(402), 제1 내지 제4 물질층(410, 421, 423, 430)은 GaN층일 수 있다. 제2 질화물계 물질층(422)는 AlGaN층일 수 있다.
도 5를 참조하면, 제4 물질층(430)을 패터닝하여, 제3 물질층(423)을 선택적으로 노출시키는 제1 트렌치(431)을 형성한다. 이로써, 제4 물질층(430)으로부터 질화물계 컨택 패턴층(435)가 형성될 수 있다.
도 6을 참조하면, 제1 트렌치(431) 내부의 제3 물질층(423)과 컨택 패턴층(435) 및 제1 트렌치(431) 외부의 컨택 패턴층(435) 상에 게이트 절연층(440)을 형성한다. 게이트 절연층(440)은 일 예로서, 산화물층, 질화물층 또는 산질화물층을 적용할 수 있다.
도 7을 참조하면, 게이트 절연층(440)을 선택적으로 식각하여, 게이트 유전층(445)을 형성한다. 게이트 유전층(445)은 적어도 제1 트렌치(431)의 내부를 커버하도록 형성될 수 있다. 이어서, 컨택 패턴층(435), 제3 물질층(423), 제2 질화물계 물질층(422), 및 제2 물질층(421)을 순차적으로 패터닝하여, 제1 물질층(410)을 노출시키는 제2 트렌치(451)을 형성한다.
도 8을 참조하면, 게이트 유전층(445) 상에 게이트 전극층(455)을 형성한다. 게이트 전극층(455)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al) 등의 금속을 포함할 수 있다. 게이트 전극층(455)은 다른 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 게이트 전극층(455)은 또다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
한편, 제2 트렌치(451) 내부에 제1 물질층(410)과 오믹 접합하는 접속 전극층(465)을 형성한다. 접속 전극층(465)는 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 접속 전극층(465)은 다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
도 9를 참조하면, 게이트 전극층(455)의 양측면 방향의 컨택 패턴층(435) 상에 각각 소스 전극층(470) 및 드레인 전극층(480)을 이격하여 형성한다. 도시되는 바와 같이, 소스 전극층(470)은 접속 전극층(465)과 접하도록 형성될 수 있다. 소스 전극층(470) 및 드레인 전극층(480)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
상술한 제조 방법을 통해, 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 제조할 수 있다. 본 실시 예의 제조 방법에 따르면, 도 1b 및 도 1c에 도시되는 바와 같이 노멀리-오프 상태를 구현하기 위해 채널 영역의 두께를 제어하는 공정, 즉, 제2 물질층(421), 제2 질화물계 물질층(422) 및 제3 물질층(423)을 선택적으로 식각하는 공정을 생략할 수 있는 장점이 있다.
도 10 내지 도 18은 본 개시의 다른 실시 예에 따르는 노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 도 10을 참조하면, 성장 기판(1010) 상에 절연성 제1 질화물계 제1 물질층(1020), n형 도핑되는 제1 질화물계 제2 물질층(1031), 제2 질화물계 물질층(1032), n형 도핑되는 제1 질화물계 제3 물질층(1033), 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층(1040)을 순차적으로 형성한다. 이때, 제2 물질층(1031) 및 제3 물질층(1033) 중 적어도 하나와 제2 질화물계 물질층(1032)는 서로 다른 에너지 밴드갭을 구비할 수 있다.
절연성 제1 질화물계 제1 물질층(1020)은 Mg, C, 및 Fe 중 어느 하나가 질화물계 물질층 내에 도핑되어 형성될 수 있다. 즉, 제1 물질층(1020)은 Mg, C, 및 Fe 중 어느 하나가 도핑되는 GaN층일 수 있다. 제2 물질층 내지 제4 물질층(1031, 1033, 1040)은 GaN층이며, 제2 질화물계 물질층(1032)는 AlGaN층일 수 있다.
도 11을 참조하면, 제4 물질층(1040)을 패터닝하여 컨택 패턴층(1045)를 형성한다. 컨택 패턴층(1045)는 제3 물질층(1033)을 선택적으로 노출시킬 수 있다. 이어서, 제3 물질층(1033) 상에서 컨택 패턴층(1045)을 덮는 p형 도핑되는 제1 질화물계 제5 물질층(1050)을 형성한다.
도 12를 참조하면, 제5 물질층(1050), 및 제3 물질층(1033)을 선택적으로 식각하여, 제2 질화물계 물질층(1032)을 선택적으로 노출시킨다. 다른 실시 예에서, 본 단계의 식각 공정은 적어도 제5 물질층(1050)을 완전히 제거될 정도로 진행되고, 제3 물질층(1033)의 전부 또는 일부가 잔존할 수도 있다.
도 13을 참조하면, 제5 물질층(1050) 상에 n형으로 도핑되는 제1 질화물계 제6 물질층(1060)을 형성한다.
도 14를 참조하면, 방열 기판(1070)을 준비하고, 접착층(1072)를 이용하여 방열 기판(1070)을 제6 물질층(1060)의 상부에 부착한다. 방열 기판(1070)은 열전도 효율이 좋은 금속, 및 합금 재질로 이루어질 수 있다. 일 예로서, 방열 기판(1070)은 구리 기판일 수 있다.
도 15를 참조하면, 성장 기판(1010)을 제거하여, 제1 물질층(1020)을 노출시킨다.
도 16을 참조하면, 제1 물질층(1020), 제2 물질층(1031), 제2 질화물계 물질층(1032) 및 제3 물질층(1033)을 순차적으로 패터닝하여, 컨택 패턴층(1045) 및 제5 물질층(1050)을 노출시키는 트렌치(1610)를 형성한다. 본 트렌치(1610) 형성 공정을 통해, 제1 물질층(1020)으로부터 게이트 유전층(1025)를 형성할 수 있다. 또한, 제2 물질층(1031), 제2 질화물계 물질층(1032), 및 제3 물질층(1033)로부터, 하부 물질 패턴층(1131), 제2 질화물계 패턴층(1132), 및 상부 물질 패턴층(1033)을 형성할 수 있다. 하부 물질 패턴층(1131), 제2 질화물계 패턴층(1132), 및 상부 물질 패턴층(1033)은 질화물계 트랜지스터의 채널 구조물을 형성할 수 있다. 상기 채널 구조물은 도 3과 관련하여 상술한 질화물계 트랜지스터(300)의 채널 구조물(310)과 실질적으로 동일할 수 있다.
도 17을 참조하면, 패터닝된 제1 물질층인 게이트 유전층(1025) 상에 게이트 전극층(1080)을 형성한다. 게이트 전극층(1080)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al) 등의 금속을 포함할 수 있다. 게이트 전극층(1080)은 다른 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 게이트 전극층(1080)은 또다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
또한, 제2 트렌치(1610) 내에 제5 물질층(1050)과 오믹 접합하는 접속 전극층(1082)을 형성한다. 접속 전극층(1082)는 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 접속 전극층(1082)은 다른 예로서, 니켈(Ni)층과 금(Au)층의 적층 구조를 가질 수 있다.
도 18을 참조하면, 게이트 전극층(1080)의 양측면 방향의 제2 트렌치(1610) 내에 소스 전극층(1090) 및 드레인 전극층(1100)을 각각 형성한다. 이때, 소스 전극층(1090)은 접속 전극층(1082)을 둘러싸며 컨택 패턴층(1045)과 오믹 접합할 수 있다. 소스 전극층(1090) 및 드레인 전극층(1100)은 일 예로서, 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다.
상술한 제조 방법을 통해, 노멀리-오프 상태를 구현하는 질화물계 트랜지스터를 제조할 수 있다. 본 실시 예의 제조 방법에 따르면, 도 1b 및 도 1c에 도시되는 바와 같이 노멀리-오프 상태를 구현하기 위해 채널 영역의 두께를 제어하는 공정, 즉, 제2 물질층(1031), 제2 질화물계 물질층(1032) 및 제3 물질층(1033)을 선택적으로 식각하는 공정을 생략할 수 있는 장점이 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 개시의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 20 30 200 300: 질화물계 트랜지스터,
11: 절연성 기판, 12: GaN층, 13: AlGaN층,
14: 2DEG층, 15: 소스 전극, 16: 드레인 전극,
17: 게이트 유전층, 18: 게이트 전극, 21 22: 트렌치,
201: 기판, 202: 질화물계 버퍼층, 210: 채널 구조물,
220: 제1 질화물계 제2 반도체층, 230: 게이트 유전층,
240: 게이트 전극층, 250 260: 질화물계 컨택 패턴층,
270: 소스 전극층, 280: 드레인 전극층, 290: 접속 전극층,
301: 방열 기판, 302: 접착층, 303: 하부 질화물계 물질층,
310: 채널 구조물, 320: 제1 질화물계 제2 반도체층, 330: 게이트 유전층,
340: 게이트 전극층, 350 360: 컨택 패턴층,
370: 소스 전극층, 380: 드레인 전극층, 390: 접속 전극층,
401: 성장 기판, 402: 질화물계 버퍼층, 410: 제1 질화물계 제1 물질층,
421: 제1 질화물계 제2 물질층, 422: 제2 질화물계 물질층,
423: 제1 질화물계 제3 물질층, 430: 제1 질화물계 제4 물질층,
431: 제1 트렌치, 435: 컨택 패턴층, 440: 게이트 절연층,
445: 게이트 유전층, 451: 제2 트렌치, 455: 게이트 전극층,
465: 접속 전극층, 470: 소스 전극층, 480: 드레인 전극층,
1010: 성장 기판, 1020: 절연성 제1 질화물계 제1 물질층,
1025: 게이트 유전층, 1031: 제1 질화물계 제2 물질층,
1032: 제2 질화물계 물질층, 1033: 제1 질화물계 제3 물질층,
1040: 제1 질화물계 제4 물질층, 1045: 컨택 패턴층,
1050: 제1 질화물계 제5 물질층, 1060: 제1 질화물계 제6 물질층,
1070: 방열 기판, 1072: 접착층,
1080: 게이트 전극층, 1082: 접속 전극층,
1090: 소스 전극층, 1100: 드레인 전극층,
1131: 하부 물질 패턴층, 1132: 제2 질화물계 패턴층,
1133: 상부 물질 패턴층, 1610: 트렌치.
11: 절연성 기판, 12: GaN층, 13: AlGaN층,
14: 2DEG층, 15: 소스 전극, 16: 드레인 전극,
17: 게이트 유전층, 18: 게이트 전극, 21 22: 트렌치,
201: 기판, 202: 질화물계 버퍼층, 210: 채널 구조물,
220: 제1 질화물계 제2 반도체층, 230: 게이트 유전층,
240: 게이트 전극층, 250 260: 질화물계 컨택 패턴층,
270: 소스 전극층, 280: 드레인 전극층, 290: 접속 전극층,
301: 방열 기판, 302: 접착층, 303: 하부 질화물계 물질층,
310: 채널 구조물, 320: 제1 질화물계 제2 반도체층, 330: 게이트 유전층,
340: 게이트 전극층, 350 360: 컨택 패턴층,
370: 소스 전극층, 380: 드레인 전극층, 390: 접속 전극층,
401: 성장 기판, 402: 질화물계 버퍼층, 410: 제1 질화물계 제1 물질층,
421: 제1 질화물계 제2 물질층, 422: 제2 질화물계 물질층,
423: 제1 질화물계 제3 물질층, 430: 제1 질화물계 제4 물질층,
431: 제1 트렌치, 435: 컨택 패턴층, 440: 게이트 절연층,
445: 게이트 유전층, 451: 제2 트렌치, 455: 게이트 전극층,
465: 접속 전극층, 470: 소스 전극층, 480: 드레인 전극층,
1010: 성장 기판, 1020: 절연성 제1 질화물계 제1 물질층,
1025: 게이트 유전층, 1031: 제1 질화물계 제2 물질층,
1032: 제2 질화물계 물질층, 1033: 제1 질화물계 제3 물질층,
1040: 제1 질화물계 제4 물질층, 1045: 컨택 패턴층,
1050: 제1 질화물계 제5 물질층, 1060: 제1 질화물계 제6 물질층,
1070: 방열 기판, 1072: 접착층,
1080: 게이트 전극층, 1082: 접속 전극층,
1090: 소스 전극층, 1100: 드레인 전극층,
1131: 하부 물질 패턴층, 1132: 제2 질화물계 패턴층,
1133: 상부 물질 패턴층, 1610: 트렌치.
Claims (17)
- 서로 이격 배치되는 n형 도핑된 제1 질화물계 제1 반도체층, 및 상기 제1 반도체층 사이에 개재되는 제2 질화물계 반도체층을 포함하는 채널 구조물;
상기 채널 구조물의 상기 제1 반도체층의 하면에 배치되는 p형 도핑되는 제1 질화물계 제2 반도체층;
상기 채널 구조물의 상기 제1 반도체층의 상면에 순차적으로 배치되는 게이트 유전층 및 게이트 전극층; 및
상기 게이트 전극층의 양측면 방향에 배치되고, 상기 제1 반도체층과 전기적으로 연결되는 소스 전극층 및 드레인 전극층을 포함하되,
상기 제1 질화물계 제1 반도체층과 상기 제2 질화물계 반도체층은 서로 다른 에너지 밴드갭을 구비하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 반도체층은 n형 도핑되는 GaN층이며,
상기 제2 질화물계 반도체층은 AlGaN층 또는 InGaN층인
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 질화물계 제1 반도체층 및 상기 제2 질화물계 반도체층은 계면 영역에 2DEG층을 생성할 수 있을 정도의 에너지 밴드갭 차이를 구비하며,
상기 게이트 전극층에 문턱 전압보다 작은 전압이 인가될 때, 상기 제1 반도체층과 상기 제2 반도체층 사이의 PN 접합에 의해 형성되는 공핍층은 상기 게이트 전극 하부에 생성되는 상기 2DEG층을 선택적으로 소멸시키는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 질화물계 제1 반도체층 및 상기 제2 질화물계 반도체층은 계면 영역에 2DEG층을 생성할 수 있을 정도의 에너지 밴드갭 차이를 구비하며,
상기 게이트 전극층에 문턱 전압보다 작은 전압이 인가될 때, 상기 제1 반도체층과 상기 제2 반도체층 사이의 PN 접합에 의해 상기 제1 반도체층에 형성되거나, 상기 게이트 전극과 상기 제1 반도체층의 에너지 밴드갭 차이에 의해 상기 제1 반도체층에 형성되는 공핍층은 상기 게이트 전극 하부에 생성되는 상기 2DEG층을 선택적으로 소멸시키는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제3 항 또는 제4 항에 있어서,
상기 공핍층은 상기 게이트 전극 하부의 상기 제1 반도체층의 내부를 채우는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제3 항 또는 제4 항에 있어서,
상기 게이트 전극층에 문턱 전압이상의 전압이 인가될 때, 상기 소멸된 2DEG층이 회복되면서 채널층을 형성하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제1 반도체층과 상기 소스 전극층 사이 또는 상기 제1 반도체층과 상기 드레인 전극층 사이에 배치되고 고농도의 n형으로 도핑되는 질화물계 컨택 패턴층을 더 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제2 반도체층과 오믹 접합하며, 상기 소스 전극층과 전기적으로 연결되는 접속 전극층을 더 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- 제1 항에 있어서,
상기 제2 반도체층의 내부에 배치되며, 상기 제2 반도체층의 상면과 동일한 평면 상에 위치하는 상면을 구비하는 고농도 n형 도핑되는 질화물계 컨택 패턴층을 더 포함하되,
상기 질화물계 컨택 패턴층은 상기 제1 반도체층 및 상기 소스 전극층과 동시에 접하거나, 상기 제1 반도체층 및 상기 드레인 전극층과 동시에 접하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터.
- (a) 성장 기판 상에 p형 도핑되는 제1 질화물계 제1 물질층, n형 도핑되는 제1 질화물계 제2 물질층, 제2 질화물계 물질층, n형 도핑되는 제1 질화물계 제3 물질층, 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층을 순차적으로 형성하는 단계;
(b) 상기 제4 물질층을 패터닝하여 상기 제3 물질층을 선택적으로 노출시키는 제1 트렌치를 형성하고, 상기 제4 물질층으로부터 질화물계 컨택 패턴층을 형성하는 단계;
(c) 상기 제1 트렌치 내부에 게이트 유전층 및 게이트 전극층을 형성하는 단계; 및
(d) 상기 게이트 전극층의 양측면 방향의 상기 컨택 패턴층 상에 소스 전극층 및 드레인 전극층을 서로 이격하여 형성하는 단계를 포함하되,
상기 제1 물질층 및 상기 제2 물질층 중 적어도 하나와 상기 제2 질화물계 물질층은 서로 다른 에너지 밴드갭을 구비하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(c) 단계는
(c1) 상기 제1 트렌치 내부의 상기 제3 물질층과 상기 컨택 패턴층, 및 상기 제1 트렌치 외부의 상기 컨택 패턴층 상에 게이트 절연층을 형성하는 단계;
(c2) 상기 게이트 절연층을 선택적으로 식각하여, 적어도 상기 제1 트렌치의 내부를 커버하는 상기 게이트 유전층을 형성하는 단계; 및
(c3) 상기 게이트 유전층 상에 상기 게이트 전극층을 형성하는 단계를 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제10 항에 있어서,
(d) 상기 제2 및 제3 물질층, 상기 제2 질화물계 물질층 및 상기 컨택 패턴층을 패터닝하여 상기 제1 물질층을 선택적으로 노출시키는 제2 트렌치를 형성하는 단계; 및
(e) 상기 제2 트렌치 내부에 상기 제1 물질층과 오믹 접합하는 접속 전극층을 형성하는 형성하는 단계를 더 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제12 항에 있어서,
상기 소스 전극층은 상기 접속 전극층과 접하도록 형성되는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- (a) 성장 기판 상에 절연성 제1 질화물계 제1 물질층, n형 도핑되는 제1 질화물계 제2 물질층, 제2 질화물계 물질층, n형 도핑되는 제1 질화물계 제3 물질층, 및 고농도의 n형 도핑되는 제1 질화물계 제4 물질층을 순차적으로 형성하는 단계;
(b) 상기 제4 물질층을 패터닝하여 상기 제3 물질층을 선택적으로 노출시키는 컨택 패턴층을 형성하는 단계;
(c) 상기 제3 물질층 상에서 상기 컨택 패턴층을 덮는 p형 도핑되는 제1 질화물계 제5 물질층을 형성하는 단계;
(d) 상기 제5 물질층 상에 n형으로 도핑되는 제1 질화물계 제6 물질층을 형성하는 단계;
(e) 상기 제6 물질층의 상부에 방열 기판을 부착하고 상기 성장 기판을 제거하여 상기 제1 물질층을 노출시키는 단계;
(f) 상기 제1 물질층, 상기 제2 물질층, 상기 제2 질화물계 물질층 및 상기 제3 물질층을 순차적으로 패터닝하여, 상기 컨택 패턴층 및 상기 제5 물질층을 노출시키는 트렌치를 형성하는 단계;
(g) 상기 패터닝된 제1 물질층 상에 게이트 전극층을 형성하는 단계; 및
(h) 상기 게이트 전극층의 양측면 방향의 상기 제2 트렌치 내에 소스 전극층 및 드레인 전극층을 각각 형성하는 단계를 포함하되,
상기 제2 물질층 및 상기 제3 물질층 중 적어도 하나와 상기 제2 질화물계 물질층은 서로 다른 에너지 밴드갭을 구비하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제14 항에 있어서,
(a) 단계의 상기 절연성 제1 질화물계 제1 물질층은
Mg, C, 및 Fe 중 어느 하나가 질화물계 물질층 내에 도핑되는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제14 항에 있어서,
(f) 단계는
상기 제1 물질층을 패터닝하여 게이트 유전층을 형성하는 단계; 및
상기 제2 물질층, 상기 제2 질화물계 물질층, 및 상기 제3 물질층을 순차적으로 패터닝하여 채널 구조물을 형성하는 단계를 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
- 제14 항에 있어서,
(h) 단계는
(h1) 상기 제2 트렌치 내에 상기 제5 물질층과 오믹 접합하는 접속 전극층을 형성하는 단계;
(h2) 상기 접속 전극층을 둘러싸며 상기 컨택 패턴층과 오믹 접합하는 상기 소스 전극층을 형성하는 단계를 포함하는
노멀리-오프 상태를 구현하는 질화물계 트랜지스터의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150130231A KR20170032642A (ko) | 2015-09-15 | 2015-09-15 | 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020150130231A KR20170032642A (ko) | 2015-09-15 | 2015-09-15 | 노멀리-오프 상태를 구현하는 질화물계 트랜지스터 및 이의 제조 방법 |
Publications (1)
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|---|---|
| KR20170032642A true KR20170032642A (ko) | 2017-03-23 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200020394A (ko) | 2018-08-17 | 2020-02-26 | 재단법인대구경북과학기술원 | 쇼트 채널 tft 제작 방법 및 쇼트채널 tft 구조 |
| KR20220102553A (ko) * | 2021-01-13 | 2022-07-20 | 한국전자통신연구원 | 전력 반도체 소자의 제조 방법 |
-
2015
- 2015-09-15 KR KR1020150130231A patent/KR20170032642A/ko unknown
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|---|---|---|---|---|
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| KR20220102553A (ko) * | 2021-01-13 | 2022-07-20 | 한국전자통신연구원 | 전력 반도체 소자의 제조 방법 |
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