KR20150012019A - 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents

질화물계 트랜지스터 및 이의 제조 방법 Download PDF

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Abstract

일 실시예에 따르는 질화물계 트랜지스터는 측면 성장용 마스크 패턴, 질화물 버퍼층, 채널층, 장벽층 및 소스 전극, 게이트 전극 및 드레인 전극을 포함한다. 상기 측면 성장용 마스크 패턴은 기판 상에 배치될 수 있으며, 상기 질화물 버퍼층은 상기 질화물 측면 성장용 마스크 패턴을 덮도록 상기 기판 상에 배치될 수 있다. 상기 채널층은 상기 질화물 버퍼층 상에 배치되며 상기 제1 질화물계 반도체를 포함한다. 상기 장벽층은 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체? 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함한다. 상기 소스 전극, 게이트 전극 및 드레인 전극은 상기 장벽층 상에 이격하여 배치된다. 상기 질화물 측면 성장용 마스크 패턴은 상기 게이트 전극의 적어도 일부분과 상하 방향으로 겹치도록 배치된다.

Description

질화물계 트랜지스터 및 이의 제조 방법{nitride-based transistor and method of fabricating the same}
본 개시(disclosure)는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용이 가능하다. 특히, HEMT(High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용함으로써, 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.
도 1은 종래의 수평형 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(100)는 기판(105) 상의 비도핑(undoped) GaN 반도체층(110), AlGaN 반도체층(120), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(150)으로 이루어질 수 있다. 상기 2DEG층(125)은 비도핑 GaN 반도체층(110) 및 AlGaN 반도체층(120)의 경계면 부근에 형성된다. 이때, 게이트 전극(150)은 게이트 전극(150)의 하부 채널을 통해 이동하는 전류 흐름을 제어할 수 있다.
종래의 질화물계 트랜지스터(100)에서 기판(105)으로서 사파이어 기판이 일반적으로 적용되고 있다. 그런데, 사파이어와 GaN 물질 사이의 격자상수 차이 때문에, 사파이어 기판(105) 상에서는 GaN 반도체층(110)이 성장될 때, GaN 반도체층(110)의 높이 방향을 따라 결정 결함인 실전위(treading dislocation)(160)가 GaN 반도체층(110) 내부에 생성될 수 있다. 또한, GaN 반도체층(110) 상에서 AlGaN층(120)이 형성될 때에도 실전위(160)가 GaN 반도체층(110)으로부터 연장되어 AlGaN층(120) 내부에 생성될 수 있다. AlGaN층(120) 내부에 형성된 실전위(160)는 소스 전극(130), 드레인 전극(140) 또는 게이트 전극(150)에 도달하도록 연장될 수도 있다.
한편, 수평형 질화물계 트랜지스터(100)의 소자 동작 시에 드레인 전극(140) 방향에 위치하는 게이트 전극(150)의 단부(Edge)에서는 원하지 않는 항복 현상이 발생할 수 있음이 최근에 보고되고 있다. 상기 항복 현상을 설명하는 다양한 모델 중 하나는, 게이트 전극(150) 내의 전하가 AlGaN 반도체층(120) 내부에 존재하는 실전위와 같은 결함을 통해 GaN 반도체층(110) 내부의 2DEG층(125)으로 이동하고, 이어서, 상기 전하가 2DEG층(125)을 따라 드레인 전극(140)으로 이동함으로써 발생한다는 것이다. 이와 같이, 상기 게이트 전극(150)의 단부에 실전위 밀도가 충분히 높은 경우, 실전위(160)는 항복 현상을 발생시킬 수 있는 누설 전류의 전기적 통로로 작용할 우려가 있을 수 있다. 상술한 바와 같이, 원하지 않는 항복 현상은 질화물계 트랜지스터의 동작 신뢰성을 악화시킬 수 있으므로, 이를 효과적으로 방지할 기술이 요청된다.
본 개시의 실시예는 질화물계 물질층 내의 결정 결함이 감소된 질화물계 트랜지스터 및 이의 제조 방법을 제조하는 방법을 제공한다.
본 개시의 실시예는 방열 기능이 개선된 질화물계 트랜지스터 및 이의 제조 방법을 제공한다.
본 개시의 실시예는 결정 결함에 의해 발생되는 누설 전류를 억제시킬 수 있는 질화물계 트랜지스터 및 이의 제조 방법을 제공한다.
상술한 해결하고자 하는 과제는 후술하는 본 개시의 실시 예를 통해 해결될 수 있으나, 이것은 하나의 실시예가 반드시 상기의 과제 전체를 해결하는 것으로 해석되지는 않는다. 즉, 후술하는 실시예들 중 일부 실시 예는 상기 과제를 전부 해결할 수 있으며, 다른 일부 실시 예는 상기 과제 중 일부분만을 해결할 수도 있다.
일 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 측면 성장용 마스크 패턴, 질화물 버퍼층, 채널층, 장벽층 및 소스 전극, 게이트 전극 및 드레인 전극을 포함한다. 상기 측면 성장용 마스크 패턴은 기판 상에 배치될 수 있으며, 상기 질화물 버퍼층은 상기 질화물 측면 성장용 마스크 패턴을 덮도록 상기 기판 상에 배치될 수 있다. 상기 채널층은 상기 질화물 버퍼층 상에 배치되며 상기 제1 질화물계 반도체를 포함한다. 상기 장벽층은 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체? 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함한다. 상기 소스 전극, 게이트 전극 및 드레인 전극은 상기 장벽층 상에 이격하여 배치된다. 상기 질화물 측면 성장용 마스크 패턴은 상기 게이트 전극의 적어도 일부분과 상하 방향으로 겹치도록 배치된다.
다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 먼저, 기판 상에 제1 질화물 버퍼층을 형성한다. 상기 제1 질화물 버퍼층 상에 질화물 측면 성장용 마스크 패턴을 형성한다. 상기 질화물 측면 성장용 마스크 패턴을 덮도록 상기 제1 질화물 버퍼층으로부터 제2 질화물 버퍼층을 성장시킨다. 상기 제2 질화물 버퍼층 상에 제1 질화물계 반도체를 포함하는 채널층을 형성한다. 상기 채널층 상에 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성한다. 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성한다.
또다른 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 질화물 시드 패턴, 질화물 버퍼층, 채널층, 장벽층 및 소스 전극, 게이트 전극 및 드레인 전극을 포함한다. 상기 질화물 시드 패턴은 상기 기판 상에 배치되고, 상기 질화물 버퍼층은 상기 질화물 시드 패턴 사이를 메우며 상기 기판 상에 배치된다. 상기 채널층은 상기 질화물 버퍼층 상에 배치되고 제1 질화물계 반도체를 포함한다. 상기 장벽층은 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함한다. 상기 소스 전극, 게이트 전극 및 드레인 전극은 상기 장벽층 상에 이격하여 배치된다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 먼저, 기판 상에 질화물 시드 패턴을 형성한다. 상기 질화물 시드 패턴 사이를 메우도록 상기 기판 상에 질화물 버퍼층을 형성한다. 상기 질화물 버퍼층 상에 제1 질화물계 반도체를 형성한다. 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성한다. 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성한다.
또다른 측면에 따르는 질화물계 트랜지스터가 개시된다. 상기 질화물계 트랜지스터는 제1 반도체 패턴층, 제2 반도체 패턴층, 채널층, 장벽층, 소스 전극, 게이트 전극 및 드레인 전극을 포함한다. 상기 제1 반도체 패턴층은 제1형으로 도핑된 제1질화물계 물질을 포함한다. 상기 제2 반도체 패턴층은 상기 제1 반도체 패턴층을 둘러싸도록 배치되고 제2형으로 도팽된 제1 질화물계 물질을 포함한다. 상기 채널층은 상기 제2 반도체 패턴층을 둘러싸도록 배치되고 제1형으로 도핑된 제1 질화물계 물질을 포함한다. 상기 장벽층은 상기 채널층의 하부에 배치되는 제2 질화물계 물질을 포함한다. 상기 소스 전극은 상기 제1 반도체 패턴층과 오믹 접합을 이루며, 상기 드레인 전극은 상기 채널층과 오믹 접합을 이룬다. 상기 게이트 전극은 상기 제2 반도체 패턴층의 상부에 배치된다. 상기 제1 질화물계 물질과 상기 제2 질화물계 물질은 서로 다른 에너지 밴드갭을 구비한다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 질화물계 트랜지스터의 제조 방법에 있어서, 먼저, 성장 기판 상에 제1형으로 도핑된 제1 질화물계 물질을 구비하는 제1 반도체 패턴층, 상기 제1 반도체 패턴층을 둘러싸며 제2형으로 도핑된 제1 질화물계 물질을 구비하는 제2 반도체 패턴층, 및 상기 제2 반도체 패턴층을 둘러싸며 제1 질화물계 물질을 구비하는 제1 채널층 부분을 포함하는 다층 패턴 구조물을 형성한다. 상기 다층 패턴 구조물 사이를 메우는 제2 채널층 부분을 형성한다. 상기 제2 채널층 부분 상에 제2 질화물계 물질을 구비하는 장벽층을 형성한다. 상기 성장 기판을 제거하고, 노출되는 상기 제2 반도체 패턴층의 상부에 게이트 전극을 형성한다. 상기 게이트 전극과 인접하는 상기 제1 반도체 패턴층과 전기적으로 연결되는 소스 전극, 및 상기 게이트 전극과 인접하는 상기 제1 채널층 부분과 전기적으로 연결되는 드레인 전극을 형성한다.
일 실시 예에 따르면, 기판과의 격자 상수 차이에 의해 발생되는 실전위의 밀도가 감소된 질화물계 트랜지스터의 구조를 제공할 수 있다. 이에 따라, 누설 전류을 낮추고, 항복 전압을 높일 수 있어, 질화물계 트랜지스터의 전기적 신뢰성을 향상시킬 수 있다.
일 실시 예에 따르면, 질화물계 트랜지스터 구조의 상부 및 하부 중 적어도 하나에 배치되는 방열층을 적용함으로써, 질화물계 트랜지스터의 방열 기능을 개선시킬 수 있다.
일 실시 예에 따르면, 질화물계 물질층의 측면 성장을 통해, 성장된 물질층 내부에 위치하는 실전위의 밀도를 감소시키는 질화물계 트랜지스터의 제조 방법을 제공할 수 있다.
상술한 바와 같은 발명의 효과는 하나의 실시예가 반드시 상기의 효과를 전부 나타내는 것으로 해석되지 않을 수 있다. 즉, 후술하는 실시예들 중 일부 실시 예는 상기 효과를 전부 발휘할 수 있으나, 다른 일부 실시 예는 상기 효과 중 일부분만 발휘할 수 있는 것으로 해석되어 질 수 있다.
도 1은 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 제5 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 7 내지 도 16은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 17은 본 개시의 제6 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 18은 본 개시의 제7 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 19는 본 개시의 제8 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 20 내지 도 28은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 29는 본 개시의 제9 실시예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 30은 본 개시의 제9 실시 예에 따르는 질화물계 트랜지스터의 동작 기작을 개략적으로 나타내는 단면도이다.
도 31은 본 개시의 제10 실시예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 32 내지 도 41은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.
본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 제1 층 또는 제2 층의 소정 깊이로의 내부 영역을 포괄하는 것으로 해석될 수 있다.
도 2는 본 개시의 제1 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 트랜지스터(200)은 기판(205), 제1 질화물 버퍼층(210), 질화물 측면 성장용 마스크 패턴(220), 제2 질화물 버퍼층(230), 채널층(240), 장벽층(250), 소스 전극(260), 게이트 전극(270) 및 드레인 전극(280)을 포함한다. 질화물계 트랜지스터(200)는 게이트 전극(270)과 장벽층(250) 사이에 게이트 유전층(272)를 더 포함할 수도 있다. 질화물계 트랜지스터(200)에서, 기판(205)과 제1 질화물 버퍼층(210)을 구성하는 물질의 격자 상수 차이에 기인하는 실전위(290)가 제1 질화물 버퍼층(210)에 형성될 수 있다. 도시된 바와 같이, 실전위(290)는 제1 질화물 버퍼층(210)으로부터 제2 질화물 버퍼층(230), 채널층(240) 및 장벽층(250) 내부로, 상하 방향으로 연장하여 형성될 수 있다. 그런데, 본 실시 예에서는 측면성장 마스크 패턴(220)에 의해 정의되는 영역(A1)의 상부에 위치하는 실전위(290)의 밀도는 나머지 영역의 실전위(290) 밀도와 비교하여, 상대적으로 낮은 특성을 가질 수 있다.
기판(205)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
제1 질화물 버퍼층(210)은 기판(205)과 제2 질화물 버퍼층(230) 사이의 격자 상수 차이를 완화시키는 기능을 수행하는 층일 수 있다. 제1 질화물 버퍼층(210)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 층일 수 있다. 제1 질화물 버퍼층(210)은 일 예로서, GaN층, AlGaN층 또는 이들의 적층 구조일 수 있다.
질화물 측면 성장용 마스크 패턴(220)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함하는 패턴층일 수 있다. 일 예로서, 질화물 측면 성장용 마스크 패턴(220)은 실리콘 산화막 패턴층일 수 있다. 후술하는 제조 방법에서와 같이, 제1 질화물 버퍼층(210)으로부터 질화물을 성장시킬 때, 질화물 측면 성장용 마스크 패턴(220)은 질화물 측면 성장용 마스크 패턴(220)의 상부 영역에 실전위(290)이 형성되는 것을 억제할 수 있다.
제2 질화물 버퍼층(230)은 제1 질화물 버퍼층(220) 상에서 질화물 측면 성장용 마스크 패턴(220)을 덮도록 배치된다. 제2 질화물 버퍼층(230)은 AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 층일 수 있다. 구체적으로, 제2 질화물 버퍼층(230)은 GaN층일 수 있다. 본 실시 예에서는, 측면성장 마스크 패턴(220)에 의해 정의되는 영역(A1)의 상부에 위치하는 제2 질화물 버퍼층(230)의 실전위(290) 밀도는, 측면성장 마스크 패턴(220)에 의해 정의되는 영역 외부의 제2 질화물 버퍼층(230)의 실전위(290) 밀도보다 상대적으로 낮다. 이는 후술하는 바와 같이, 측면성장 마스크 패턴(220)에 의해 정의되는 영역의 상부에 위치하는 제2 질화물 버퍼층(230)은 실전위(290)를 구비하고 있는 제1 질화물 버퍼층(220)으로부터 상하 방향으로 직접 성장되지 않고, 이미 형성된 제2 질화물 버퍼층(230)으로부터 좌우 방향으로 성장되기 때문이다.
채널층(240)은 제2 질화물 버퍼층(230) 상에 배치된다. 채널층(230)은 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 일 예로서, 기판(105)이 사파이어 기판인 경우, 채널층(240)은 기판(105)의 c면 방향으로 에피 성장된 GaN층일 수 있다.
장벽층(250)은 채널층(240) 상에 배치된다. 장벽층(250)은 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함할 수 있다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, AlxInyGa1-x-yN (0 = x = 1, 0 = y = 1) 과 같은 질화물 반도체를 포함할 수 있다.
반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, 본 실시예에서와 같이, 서로 다른 에너지 밴드갭을 가진 제1 및 제2 질화물계 반도체가 이종물질 접합할 때에는, 에너지 밴드 휨 현상, 제1 및 제2 질화물계 반도체의 자발 분극(spontaneous polarization) 현상, 및 제1 및 제2 질화물계 반도체의 격자 상수 차이에 기인하는 변형율(strain)에 의해 유도되는 압전 분극(piezoelectric polarization) 현상이 발생할 수 있다. 이에 의해, 제1 및 제2 질화물계 반도체의 계면에는 포텐셜 우물(potential well)이 형성될 수 있다. 상기 포텐셜 우물이 페르미 에너지(Ef) 레벨 이하에 위치하게 되면, 전자가 상기 포텐셜 우물에 가두어지게 된다. 상기 페르미 에너지 레벨 이하에 존재하면서 상기 포텐셜 우물에 가두어진 전자는 높은 전자 밀도를 가지며 2차원 방향으로 높은 이동도를 가지는 2DEG층을 형성할 수 있다.
일 실시 예에 있어서, 채널층(240)의 제1 질화물계 반도체는 장벽층(250)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가질 수 있다. 일 예로서, 채널층(240)은 GaN층일 수 있으며, 장벽층(250)은 AlGaN층일 수 있다. 이때, 채널층(240)과 장벽층(250)이 서로 접함으로써, 계면 영역에 2DEG층(245)이 형성될 수 있다. 구체적으로, 2DEG층(245)은 에너지 밴드갭이 상대적으로 작은 채널층(240)의 내부 영역에 형성될 수 있다. 이하에서는, 상술한 바와 같이, 채널층(240)의 제1 질화물계 반도체가 장벽층(250)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가지는 경우에 대하여 설명하기로 한다. 하지만, 발명의 사상이 반드시 이에 한정되는 것은 아니고, 다른 실시 예들에 있어서는, 채널층(240)의 제1 질화물 반도체가 장벽층(250)의 제2 질화물계 반도체보다 큰 에너지 밴드갭을 가질 수도 있다. 이 경우, 2DEG층은 장벽층(250)의 내부 영역에 위치하는 계면 영역에 형성될 수 있다.
도면을 다시 참조하면, 장벽층(250) 상에는 서로 이격하여 소스 전극(260), 드레인 전극(280) 및 게이트 전극(270)이 배치될 수 있다. 소스 전극(260) 및 드레인 전극(280)은 장벽층(250)과 오믹 접합(ohmic contact) 할 수 있다. 도시되지 않은 다른 실시 예에 있어서, 소스 전극(260) 및 드레인 전극(280)은 장벽층(250)을 관통하도록 형성되는 비아 콘택을 통해 채널층(240)과 오믹 접합할 수도 있다. 소스 전극(260) 및 드레인 전극(280)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(270)은 전도체를 포함하며, 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(270)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다.
도면을 다시 참조하면, 게이트 전극(270)과 장벽층(250) 사이에는 게이트 유전층(272)이 추가로 배치될 수 있다. 게이트 유전층(272)은 일 예로서, 산화물, 질화물 또는 산질화물과 같은 절연체를 포함할 수 있다. 게이트 유전층(272)은 일 예로서, 실리콘 산화막 패턴일 수 있다.
다른 몇몇 실시 예들에 있어서는, 게이트 유전층(272)이 생략되고, 게이트 전극(270)이 장벽층(250)과 직접 접하도록 배치될 수 있다. 이때, 게이트 전극(270)은 장벽층(250)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다.
본 실시 예에서, 질화물 측면 성장용 마스크 패턴(220)은 게이트 전극(270)의 적어도 일부분과 수직 방향으로 겹쳐지도록 배치될 수 있다. 구체적으로, 질화물계 트랜지스터(200)에서, 게이트 전극(270) 중 드레인 전극(280) 방향으로 형성되는 단부(201)가 질화물 측면 성장용 마스크 패턴(220)이 위치하는 영역(A1)의 상부에 배치될 수 있다. 이로서, 드레인 전극(280)의 방향으로 위치하는 게이트 전극의 단부(201)의 하부에 형성되는 실전위의 밀도를 나머지 영역과 대비하여 낮출 수 있다. 이에 따라, 질화물계 트랜지스터의 게이트 전극의 단부(Edge)에서 실전위에 기인하여 발생하는 항복 현상을 억제할 수 있다.
도 3은 본 개시의 제2 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(300)는 게이트 전극(370) 하부의 장벽층(350)에 소정의 깊이의 리세스(355)가 형성되는 것을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)와 구성이 실질적으로 동일하다. 리세스(355)에 의해 장벽층(350)의 두께가 감소됨으로써, 하부의 채널층(240)에 미치는 압전분극의 효과가 감소될 수 있다. 이에 의해, 리세스(355)가 형성된 장벽층(350)과 채널층(240)의 계면 영역에서는 2DEG 층(245)이 부분적으로 단절될 수 있어서, 노멀리 오프 상태의 질화물계 트랜지스터를 구현할 수 있다.
도 4는 본 개시의 제3 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 질화물계 트랜지스터(400)는 소소 전극(260) 및 드레인 전극(280) 하부의 제1 질화물 버퍼층(210) 상에 질화물 측면 성장용 마스크 패턴(222, 224)이 추가적으로 형성된다는 것을 제외하고는 도 3과 관련하여 상술한 질화물계 트랜지스터(300)와 실질적으로 동일하다. 도시된 바와 같이, 질화물 측면 성장용 마스크 패턴(220, 222, 224)에 의해 정의되는 영역(A1, A2, A3)의 상부에는 실전위(290)의 밀도가 나머지 영역에 비해 상대적으로 낮을 수 있다. 이에 의해, 실전위에 의해 기인하는 누설 전류를 보다 감소시킬 수 있다.
비록 도면에서는 소스 전극(260) 및 드레인 전극(280)의 하부에 질화물 측면 성장용 마스크 패턴(222, 224)이 모두 형성되는 실시예를 도시하고 있으나, 반드시 이에 한정되지 않고, 소스 전극(260) 또는 드레인 전극(280) 중 어느 하나의 구성요소 하부에 질화물 측면 성장용 마스크 패턴(222, 224) 중 어느 하나만 추가로 형성될 수도 있다.
이와 같이, 측면 성장용 마스크 패턴(222, 224)이 추가로 소스 전극(260) 또는 드레인 전극(280)의 하부에 형성되는 구성은 도 2와 관련하여 상술한 질화물계 트랜지스터(200)에도 마찬가지로 적용될 수 있다.
도 5는 본 개시의 제4 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 질화물계 트랜지스터(500)는 도 3과 관련하여 상술한 질화물계 트랜지스터(300)의 구조에서 히트 싱크(550)를 더 포함한다. 히트 싱크(550)는 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 상부에 배치될 수 있다.
도면을 참조하면, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 사이에 패시베이션층(510)이 배치된다. 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 상에는 솔더층(520) 및 열전도층(530)이 배치될 수 있다. 솔더층(520)은 일 예로서, 주석(Sn), 은(Ag), 금(Au), 구리(Cu), 납(Pb), 안티몬(Sb)으로 이루어지는 그룹에서 선택되는 적어도 둘이상의 원소를 포함할 수 있다. 열전도층(530)은 구리와 같은 열전도율이 우수한 금속을 포함할 수 있다. 솔더층(520)과 열전도층(530)은 질화물계 트랜지스터(500)에서 발생하는 열을 신속하게 방출시킬 수 있는 통로를 제공할 수 있다. 패시베이션층(510) 상에는 층간 절연막(540)이 배치될 수 있다. 층간 절연막(540)은 일 예로서, 질화알루미늄 또는 질화실리콘을 포함할 수 있다. 층간 절연막(540) 상에서는 히트 싱크(550)가 배치되어, 열을 외부로 신속하게 방출시킬 수 있다. 히트 싱크(550)는 열전도율이 좋은 금속과 같은 재질로 이루어질 수 있으며, 판상의 형태 또는 블록 형태 등 다양한 형태를 가질 수 있다. 몇몇 다른 실시 예에서는, 솔더층(520) 또는 열전도층(530)이 생략되고, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280)의 상부에 층간 절연막(540) 및 히트 싱크(550)가 바로 배치될 수도 있다.
상술한 바와 같이, 질화물계 트랜지스터(500)에서는 히트 싱크(550)를 별도로 구비함으로써, 고속 스위칭 환경이나 고전압 환경에서 동작할 때 불가피하게 발생하는 내부열을 효율적으로 외부로 방출할 수 있다. 상술한 히트 싱크(550)의 구성은 또한, 도 2 및 도 4와 관련하여 상술한 질화물계 트랜지스터(200, 400)에도 동일하게 적용될 수 있다.
도 6은 본 개시의 제5 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 질화물계 트랜지스터(600)는 도 5과 관련하여 상술한 질화물계 트랜지스터(500)의 구조에서 제1 질화물 버퍼층(210)의 하부에 배치되는 히트 싱크(650)를 더 포함한다. 설명의 편의상, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 상부에 배치되는 히트 싱크(550)를 제1 히트 싱크라고 지칭하고, 제1 질화물 버퍼층 하부의 히트 싱크(650)를 제2 히트 싱크라고 지칭한다.
제2 히트 싱크(650)는, 도 5의 질화물계 트랜지스터(500)의 기판(205)이 제1 질화물 버퍼층(210)으로부터 제거된 후에, 형성될 수 있다. 구체적으로, 층간 절연막(610)이 배치되고, 층간 절연막(610) 상에 제2 히트 싱크(650)가 배치될 수 있다.
상술한 질화물계 트랜지스터(600)에서는 제1 히트 싱크(550) 및 제2 히트 싱크(650)를 구비함으로써, 열방출 효율을 보다 증가시킬 수 있다. 상술한 제1 히트 싱크(550) 및 제2 히트 싱크(650)를 채용하는 구성은 도 2 및 도 4와 관련하여 상술한 질화물계 트랜지스터(200, 400)에도 동일하게 적용될 수 있다.
도 7 내지 도 16은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 이하 설명하는 제조 방법은 도 2 내지 도 6과 관련하여 상술한 질화물계 트랜지스터의 제조 방법에 적용될 수 있다.
먼저 도 7을 참조하면, 기판(205)을 준비하고, 기판(205) 상에 제1 질화물 버퍼층(210)을 형성한다. 이어서, 제1 질화물 버퍼층(210) 상에 질화물 측면 성장용 마스크 패턴(220)을 형성한다. 기판(205)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판, GaN 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
제1 질화물 버퍼층(210)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 층일 수 있다. 제1 질화물 버퍼층(210)은 일 예로서, GaN층, AlGaN층 또는 이들의 적층 구조일 수 있다. 제1 질화물 버퍼층(210)을 형성하는 방법은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 다만, 이러한 제1 질화물 버퍼층(210)을 형성하는 과정에서, 기판(205)과 제2 질화물 버퍼층(230) 사이의 격자 상수 차이에 기인하는 결정결함인 실전위(290)가 제1 질화물 버퍼층(210) 내에 형성될 수 있다. 실전위(290)는 기판(205)에 대해 상하 방향으로 형성될 수 있다.
질화물 측면 성장용 마스크 패턴(220)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함하는 패턴층일 수 있다. 일 예로서, 질화물 측면 성장용 마스크 패턴(220)은 실리콘 산화막 패턴층일 수 있다. 질화물 측면 성장용 마스크 패턴(220)은 비정질 형태의 결정구조를 가지도록 형성될 수 있으며, 일 예로서, 화학기상증착법, 증발법, 코팅법 등과 같은 방법을 적용하여 형성할 수 있다.
도 8 및 도 9를 참조하면, 제1 질화물 버퍼층(210) 상에서, 질화물 측면 성장용 마스크 패턴(220)을 덮도록 제2 질화물 버퍼층(230)을 형성한다. 구체적으로, 도 8에 도시되는 바와 같이, 제1 질화물 버퍼층(210)으로부터 질화물층을 성장시킨다. 상기 질화물층은 도면에 도시된 화살표 방향, 즉, 기판(205)을 기준으로 상하 방향과 좌우 방향으로 성장할 수 있다. 제2 질화물 버퍼층(230)이 제1 질화물 버퍼층(210)으로부터 성장될 때, 제1 질화물 버퍼층(210) 내의 실전위(290)도 함께 연장되어 제2 질화물 버퍼층(230) 내에 형성될 수 있다.
제2 질화물 버퍼층(230)이 형성될 때, 질화물 측면 성장용 마스크 패턴(220)의 상부에는 제1 질화물 버퍼층(210)으로부터 직접 질화물층이 성장하지 않을 수 있다. 대신에, 제1 질화물 버퍼층(210)으로부터 상하 방향으로 성장하는 제2 질화물 버퍼층(230)의 일부분이 질화물 측면 성장용 마스크 패턴(220)의 측면 방향으로 성장함으로써, 질화물 측면 성장용 마스크 패턴(220)의 상부에 제2 질화물 버퍼층(230)이 형성될 수 있다.
제2 질화물 버퍼층(230)을 형성하는 방법은 상술한 에피택시 성장법을 적용하되, 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도 9를 참조하면, 측면 성장하는 질화물층 내부에는 실전위의 밀도가 낮아지도록 제어될 수 있다. 따라서, 질화물 측면 성장용 마스크 패턴(220)의 상부에 형성되는 제2 질화물 버퍼층(230) 내부에는 실전위의 밀도가 상대적으로 낮을 수 있다. 단, 측면 방향으로 각각 성장하는 상기 질화물층이 서로 합쳐지는 부분에서는 실전위(290a)가 형성될 수도 있다.
도 10을 참조하면, 제2 질화물 버퍼층(230) 상에 채널층(240) 및 장벽층(250)을 형성할 수 있다. 채널층(230)은 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 장벽층(250)은 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함할 수 있다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, AlxInyGa1 -x-yN (0 = x = 1, 0 = y = 1) 과 같은 질화물 반도체를 포함할 수 있다. 구체적인 실시 예에서, 채널층(240)은 GaN층일 수 있으며, 장벽층(250)은 AlGaN층일 수 있다. 채널층(240)과 장벽층(250)이 서로 접함으로써, 계면 영역에 2DEG층(245)이 형성될 수 있다. 구체적으로, 2DEG층(245)은 에너지 밴드갭이 상대적으로 작은 채널층(240)인 GaN층의 내부 영역에 형성될 수 있다.
채널층(240) 및 장벽층(250)을 형성하는 방법은 상술한 에피택시 성장법을 적용하되, 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 상술한 바와 같이, 채널층(240)이 제2 질화물 버퍼층(230)으로부터 에피택시로 성장하므로, 질화물 측면 성장용 마스크 패턴(220)의 상부에 형성되는 채널층(240)의 내부에는 실전위의 밀도가 상대적으로 낮을 수 있다. 마찬가지로, 장벽층(250)이 채널층(240)으로부터 에피택시로 성장하므로, 질화물 측면 성장용 마스크 패턴(220)의 상부에 형성되는 장벽층(250)의 내부에는 실전위의 밀도가 상대적으로 낮을 수 있다.
도 11을 참조하면, 장벽층(250) 상에 게이트 유전층(272)를 형성할 수 있다. 게이트 유전층(272)은 일 예로서, 산화물, 질화물 또는 산질화물과 같은 절연체를 포함할 수 있다. 게이트 유전층(272)은 일 예로서, 실리콘 산화막 패턴일 수 있다. 게이트 유전층(272)은 비정질 형태의 결정 구조를 가지도록 형성될 수 있으며, 일 예로서, 화학기상증착법, 증발법, 원자층 증착법, 코팅법 등과 같은 방법을 적용하여 형성할 수 있다.
도 12를 참조하면, 장벽층(250) 및 게이트 유전층(272) 상에 레지스트 패턴(295)을 형성한다. 그리고, 레지스트 패턴(295)이 형성된 기판 상에 금속층(297)을 형성한다. 이이서, 레지스트 패턴(295)을 리프트-오프 시킴으로써, 레지스트 패턴(295) 사이에 형성된 금속층(297)의 부분만 잔존하게 된다. 이와 같은 방법을 통해, 상기 잔존하는 금속층(297)의 부분은 도 2에 도시되는 바와 같은 소스 전극(260), 게이트 전극(270) 및 드레인 전극(280)을 형성할 수 있다. 상기 금속층을 형성하는 공정은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법, 코팅법 등을 적용할 수 있다.
몇몇 다른 실시예에 있어서, 도 10의 장벽층(250)의 형성공정이 완료된 후에, 게이트 전극(270)이 형성될 영역의 하부에 해당되는 장벽층(250)을 소정의 두께만큼 리세스하여 트렌치를 형성할 수 있다. 상기 트렌치를 메우도록 도 11의 게이트 유전층(272) 형성공정을 진행하고, 도 12와 관련된 금속층의 형성 공정을 진행한다. 이로서, 도 3과 관련되어 상술한 질화물계 트랜지스터(300)를 형성할 수 있다.
몇몇 다른 실시 예에 있어서, 도 7의 질화물 측면 성장용 마스크 패턴(220)을 형성할 때, 소스 전극(260) 또는 드레인 전극(280)이 형성될 영역의 하부에 해당되는 제1 질화물 버퍼층(210) 상에 질화물 측면 성장용 마스크 패턴(220)을 추가로 형성할 수 있다. 이후에, 도 8 내지 도 12와 관련된 공정을 진행함으로써, 도 4와 관련되어 상술한 질화물계 트랜지스터(400)를 형성할 수 있다.
몇몇 다른 실시 예에 있어서, 도 13 및 도 14의 공정 도면에서와 같이, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 상부에 히트 싱크(550)를 결합하여 배치시킬 수 있다. 먼저 도 7 내지 도 12의 공정을 통해 형성되는 질화물계 트랜지스터를 준비한다. 이어서, 도 13에서와 같이, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 사이의 장벽층(250) 상에 패시베이션층(510)을 형성한다. 또한, 패시베이션층(510)은 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280)을 노출시키도록 패터닝될 수 있다. 이어서, 히트 싱크(550)를 준비한다. 히트 싱크(550) 상에는 절연층(540)이 형성될 수 있으며, 절연층(540) 내에는 열전도층(530)이 형성될 수 있다. 열전도층(530)은 구리와 같은 열전도율이 우수한 금속을 포함할 수 있다.
도 14에서와 같이, 소스 전극(260), 게이트 전극(370) 및 드레인 전극(280) 상에는 솔더층(520)을 형성하고 솔더층(520)과 열전도층(530)을 접합함으로써, 질화물계 트랜지스터의 상부에 히트 싱크를 형성할 수 있다. 솔더층(520)은 일 예로서, 주석(Sn), 은(Ag), 금(Au), 구리(Cu), 납(Pb), 안티몬(Sb)으로 이루어지는 그룹에서 선택되는 적어도 둘이상의 원소를 포함할 수 있다.
몇몇 다른 실시 예에 따르면, 도 15 및 16의 공정 도면에서와 같이, 제1 질화물 버퍼층(210)의 하부에 히트 싱크(650)를 추가적으로 형성할 수 있다. 이를 위해, 먼저 도 7 내지 도 14의 공정을 통해 형성되는 히트 싱크(550)를 구비하는 질화물계 트랜지스터를 준비한다. 이어서, 도 15에서와 같이, 기판(205)를 제1 질화물 버퍼층(210)으로부터 분리한다. 이어서, 도 16에서와 같이, 기판(205)이 분리된 제1 질화물 버퍼층(210) 상에 층간 절연막(610)을 형성한다. 층간 절연막(610)은 일 예로서, 일 예로서, 질화알루미늄 또는 질화실리콘을 포함할 수 있다. 층간 절연막(610)은 일 예로서, 화학기상증착법 또는 코팅법에 의해 형성될 수 있다. 이어서, 별도로 준비한 히트 싱크(650)를 층간 절연막(610)에 부착한다. 이로서, 한쌍의 히트 싱크를 구비하는 질화물계 트랜지스터를 제조할 수 있다. 이 경우, 히트 싱크(650)은 질화물계 트랜지스터의 새로운 기판으로 기능할 수 있다.
도 17은 본 개시의 제6 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 17을 참조하면, 질화물계 트랜지스터(1700)은 기판(1705), 질화물 시드 패턴(1720), 질화물 버퍼층(1730), 채널층(1740), 장벽층(1750), 소스 전극(1760), 게이트 전극(1770) 및 드레인 전극(1780)을 포함한다. 질화물계 트랜지스터(1700)는 게이트 전극(1770)과 장벽층(1750) 사이에 게이트 유전층(1772)를 더 포함할 수도 있다.
도면을 참조하면, 실전위(1790)가 질화물 시드 패턴(1720)에 형성될 수 있다. 실전위(1790)은 기판(1705)과 질화물 시드 패턴(1720)을 구성하는 물질의 격자 상수 차이에 기인하는 형성될 수 있다. 실전위(1790)는 질화물 시드 패턴(1720)으로부터 질화물 버퍼층(1730), 채널층(1740) 및 장벽층(1750)의 내부로, 상하 방향으로 연장되어 형성될 수 있다. 그런데, 본 실시 예에서는 질화물 시드 패턴(1720)에 의해 정의되는 영역과 대비하여, 질화물 시드 패턴(1720)이 존재하지 않는 영역의 실전위(1790)의 밀도가 상대적으로 낮을 수 있다. 즉, 본 실시 예에서는 질화물 시드 패턴(1720)을 배치함으로써, 질화물 시드 패턴(1720)의 외부 영역에 낮은 실전위(290)의 밀도를 가지는 질화물계 트랜지스터를 구현할 수 있다.
도면을 다시 참조하면, 기판(1705)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
질화물 시드 패턴(1720)은 AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 패턴층일 수 있다. 구체적으로, 질화물 시드 패턴(1720)은 GaN 패턴층일 수 있다.
질화물 버퍼층(1730)은 질화물 시드 패턴(1720)을 덮도록 배치될 수 있다. 도면을 참조하면, 질화물 버퍼층(1730)은 복수의 질화물 시드 패턴(1720) 사이를 메우며 기판(1705) 상에 배치될 수 있다. 질화물 버퍼층(1730)은 기판(1705)과 채널층(1740) 사이의 격자 상수 차이를 완화시키는 기능을 수행하는 층일 수 있다. 질화물 버퍼층(1730)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1)과 같은 질화물 반도체를 포함하는 층일 수 있다. 질화물 버퍼층(1730)은 일 예로서, 고저항 GaN층일 수 있다. 후술하는 바와 같이, 질화물 버퍼층(1730)은 질화물 시드 패턴(1720)으로부터 성장되어 형성될 수 있다.
채널층(1740)은 질화물 버퍼층(1730) 상에 배치된다. 채널층(1740)은 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다.
장벽층(1750)은 채널층(1740) 상에 배치된다. 장벽층(1750)은 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함할 수 있다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, AlxInyGa1-x-yN (0 = x = 1, 0 = y = 1) 과 같은 질화물 반도체를 포함할 수 있다.
일 실시 예에 있어서, 채널층(1740)의 제1 질화물계 반도체는 장벽층(1750)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가질 수 있다. 일 예로서, 채널층(1740)은 GaN층일 수 있으며, 장벽층(1750)은 AlGaN층일 수 있다. 이때, 채널층(1740)과 장벽층(1750)이 서로 접함으로써, 계면 영역에 2DEG층(1745)이 형성될 수 있다. 구체적으로, 2DEG층(1745)은 에너지 밴드갭이 상대적으로 작은 채널층(1740)의 내부 영역에 형성될 수 있다.
도면을 다시 참조하면, 장벽층(1750) 상에는 서로 이격하여 소스 전극(1760), 드레인 전극(1780) 및 게이트 전극(1770)이 배치될 수 있다. 소스 전극(1760) 및 드레인 전극(1780)은 장벽층(1750)과 오믹 접합(ohmic contact) 할 수 있다. 도시되지 않은 다른 실시 예에 있어서, 소스 전극(1760) 및 드레인 전극(1780)은 장벽층(1750)을 관통하도록 형성되는 비아 콘택을 통해 채널층(1740)과 오믹 접합할 수도 있다. 소스 전극(1760) 및 드레인 전극(1780)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(1770)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(1770)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다.
도면을 다시 참조하면, 게이트 전극(1770)과 장벽층(1750) 사이에는 게이트 유전층(1772)이 추가로 배치될 수 있다. 게이트 유전층(1772)은 일 예로서, 산화물, 질화물 또는 산질화물과 같은 절연체를 포함할 수 있다. 게이트 유전층(1772)은 일 예로서, 실리콘 산화막 패턴일 수 있다.
다른 몇몇 실시 예들에 있어서는, 게이트 유전층(1772)이 생략되고, 게이트 전극(1770)이 장벽층(1750)과 직접 접하도록 배치될 수 있다. 이때, 게이트 전극(1770)은 장벽층(1750)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다.
본 실시 예에서, 질화물 시드 패턴(1720)은 게이트 전극(1770)에 의해 정의되는 영역과 상하 방향으로 겹쳐지지 않도록, 기판(1705) 상에 배치될 수 있다. 즉, 게이트 전극(1770)에 의해 정의되는 영역의 하부는 질화물 시드 패턴(1720)의 영역과 겹쳐지지 않는다. 또한, 질화물 시드 패턴(1720)은 적어도 소스 전극(1760)의 하부, 드레인 전극(1780)의 하부에 배치될 수 있으며, 소스 전극(1760)과 드레인 전극(1780) 사이에도 추가적으로 배치될 수 있다.
질화물 시드 패턴(1720)에 의해 정의되는 영역의 외부 영역에서는 실전위 의 밀도가 낮으므로, 도시되는 구조에서, 게이트 전극(1770)에 의해 정의되는 영역의 하부에서는 상기 실전위의 밀도가 낮을 수 있다. 이로서, 드레인 전극(1780)의 방향으로 위치하는 게이트 전극의 단부(1701)의 하부에 형성되는 실전위의 밀도가 나머지 영역과 대비하여 낮아질 수 있다. 이에 따라, 질화물계 트랜지스터의 게이트 전극의 단부(Edge)에서 실전위에 기인하여 발생하는 항복 현상을 억제할 수 있다.
몇몇 다른 실시예들에 의하면, 도 17과 관련하여 상술한 질화물계 트랜지스터는 다양한 변형예를 가질 수 있다. 일 실시 예에 있어서, 게이트 전극(1770) 하부의 장벽층(1750)을 소정의 깊이만큼 리세스할 수 있다. 이러한 리세스와 관련된 구성은 도 3과 관련하여 상술한 질화물계 트랜지스터의 구조와 실질적으로 동일하다. 상기 리세스에 의해 장벽층(1750)의 두께가 감소됨으로써, 하부의 채널층(1740)에 미치는 압전분극의 효과가 감소될 수 있다. 이에 의해, 상기 리세스가 형성된 장벽층(1750)과 채널층(1740)의 계면 영역에서는 2DEG 층(1745)이 단절될 수 있어서, 노멀리 오프 상태의 질화물계 트랜지스터를 구현할 수 있다.
도 18은 본 개시의 제7 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 18을 참조하면, 질화물계 트랜지스터(1800)는 도 17과 관련하여 상술한 질화물계 트랜지스터(1700)의 구조에서 히트 싱크(550)를 더 포함한다. 히트 싱크(550)는 소스 전극(1760), 게이트 전극(1770) 및 드레인 전극(1780) 상부에 배치될 수 있다.
도면을 참조하면, 소스 전극(1760), 게이트 전극(1770) 및 드레인 전극(1780) 사이에 패시베이션층(510)이 배치된다. 소스 전극(1760), 게이트 전극(1770) 및 드레인 전극(1780) 상에는 솔더층(520) 및 열전도층(530)이 배치될 수 있다. 패시베이션층(510), 솔더층(520), 열전도층(530), 절연층(540) 및 히트 싱크(550)의 구성은 도 14와 관련하여 상술한 실시예의 구성과 실질적으로 동일하다.
도 19는 본 개시의 제8 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 19를 참조하면, 질화물계 트랜지스터(1900)는 도 18과 관련하여 상술한 질화물계 트랜지스터(1800)의 구조에서, 질화물 시드 패턴(1720) 및 질화물 버퍼층(1730)의 하부에 제2 히트 싱크(1950)를 추가로 구비할 수 있다. 제2 히트 싱크(1950)는, 기판(1705)이 질화물 시드 패턴(1720) 및 질화물 버퍼층(1730)으로부터 제거된 후에, 형성될 수 있다. 구체적으로, 층간 절연막(1910)이 배치되고, 층간 절연막(1910) 상에 제2 히트 싱크(1950)가 배치될 수 있다.
상술한 바와 같이, 제7 실시예 및 제8 실시예에서는 질화물계 트랜지스터가 히트 싱크(1850, 1950)을 구비할 수 있다. 히트 싱크(1850, 1950)에 의해 질화물계 트랜지스터가 고속 스위칭 환경이나 고전압 환경에서 동작할 때 불가피하게 발생하는 내부열을 효율적으로 외부로 방출할 수 있다.
도 20 내지 도 28은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 이하 설명하는 제조 방법은 도 17 내지 도 19와 관련하여 상술한 질화물계 트랜지스터의 제조 방법에 적용될 수 있다.
도 20을 참조하면, 기판(1705) 상에 질화물층(1710)을 형성한다. 기판(1705)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
질화물층(1710)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 층일 수 있다. 일 실시 예로서, 기판(1705)이 사파이어 기판인 경우, 질화물층(1710)은 GaN층일 수 있다. 질화물층(1710)을 형성하는 방법은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 다만, 이러한 질화물층(1710)을 형성하는 과정에서, 기판(1705)과 질화물층(1710) 사이의 격자 상수 차이에 기인하는 결정결함인 실전위(1790)가 질화물층(1710) 내에 형성될 수 있다. 실전위(1790)는 기판(1705)에 대해 상하 방향으로 형성될 수 있다.
도 21을 참조하면, 질화물층(1710)을 선택적으로 식각하여, 질화물 시드 패턴(1720)을 형성한다. 상기 식각 공정은 질화물층(1710)을 식각한 후에 추가적인 식각이 진행되어 기판(1705)이 소정의 깊이로 리세스될 수 있다. 상기 식각 공정은 비등방성 식각 공정으로 진행될 수 있으며, 일 예로서, 건식 식각, 습식 식각, 또는 이들의 결합으로 진행될 수 있다.
도 22를 참조하면, 질화물 시드 패턴(1720)을 이용하여 질화물 버퍼층(1730)을 성장시킨다. 이때, 질화물 버퍼층(1730)이 도면의 화살표 방향, 즉, 기판(1705)을 기준으로 상하 방향 및 좌우 방향으로 성장하도록 제어할 수 있다. 기판(1705)을 기준으로 상하 방향으로 성장하는 질화물 버퍼층(1730) 내부에는 질화물 시드 패턴(1720)으로부터 연장되는 실전위(1790)이 형성될 수 있다. 이와 대비하여, 기판(1705)을 기준으로 좌우 방향으로 성장하는 질화물 버퍼층(1730) 내부에는 실전위(1790)가 형성되지 않을 수 있다. 에피택시 성장의 특성상, 성장하는 방향을 따라 하부층의 결정 결함을 그대로 보유하면서 상부층의 박막이 형성되기 때문이다. 따라서, 실전위(1790)는 질화물 버퍼층(1730)이 기판(1705)을 기준으로 상하 방향으로 성장할 때, 성장하는 질화물 버퍼층(1730) 내에 형성될 수 있다.
도 23을 참조하면, 복수의 질화물 시드 패턴(1720) 사이를 메우도록 질화물 버퍼층(1730)이 기판(1705) 상에 형성될 수 있다. 이때, 좌우 방향으로 각각 성장하는 상기 질화물 버퍼층(1730)이 서로 합쳐지는 부분에서는 실전위(1790a)가 형성될 수 있다. 질화물 버퍼층(1730)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1)과 같은 질화물 반도체를 포함하는 층일 수 있다. 질화물 버퍼층(1730)은 일 예로서, 고저항 GaN층일 수 있다. 질화물 버퍼층(1730)을 형성하는 방법은 에피택시 성장법을 적용하되, 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
이어서, 질화물 버퍼층(1730) 상에 채널층(1740) 및 장벽층(1750)을 형성할 수 있다. 채널층(1740)은 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 장벽층(1750)은 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함할 수 있다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, AlxInyGa1 -x- yN (0 = x = 1, 0 = y = 1) 과 같은 질화물 반도체를 포함할 수 있다. 구체적인 실시 예에서, 채널층(1740)은 GaN층일 수 있으며, 장벽층(1750)은 AlGaN층일 수 있다. 채널층(1740)과 장벽층(1750)이 서로 접함으로써, 계면 영역에 2DEG층(1745)이 형성될 수 있다. 구체적으로, 2DEG층(1745)은 에너지 밴드갭이 상대적으로 작은 채널층(1740)인 GaN층의 내부 영역에 형성될 수 있다.
도 24를 참조하면, 장벽층(1750) 상에 게이트 유전층(1772)를 형성할 수 있다. 게이트 유전층(1772)은 일 예로서, 산화물, 질화물 또는 산질화물과 같은 절연체를 포함할 수 있다. 게이트 유전층(1772)은 일 예로서, 실리콘 산화막 패턴일 수 있다. 게이트 유전층(1772)은 비정질 형태의 결정 구조를 가지도록 형성될 수 있으며, 일 예로서, 화학기상증착법, 증발법, 원자층 증착법, 코팅법 등과 같은 방법을 적용하여 형성할 수 있다.
도 25를 참조하면, 장벽층(1750) 및 게이트 유전층(1772) 상에 소스 전극(260), 게이트 전극(270) 및 드레인 전극(280)을 형성할 수 있다. 소스 전극(260), 게이트 전극(270) 및 드레인 전극(280)을 형성하는 방법은 도 12와 관련하여 상술한 실시예에서의 제조 방법과 실질적으로 동일하다. 이로서, 질화물계 트랜지스터를 형성할 수 있다.
상술한 본 실시 예에 따르는 제조 방법에 의하면, 질화물 시드 패턴(1720)은 게이트 전극(1770)에 의해 정의되는 영역과 상하 방향으로 겹쳐지지 않도록, 기판(1705) 상에 형성될 수 있다. 즉, 게이트 전극(1770)에 의해 정의되는 영역의 하부는 질화물 시드 패턴(1720)과 그 영역이 겹쳐지지 않는다. 질화물 시드 패턴(1720)은 적어도 소스 전극(1760)의 하부 및 드레인 전극(1780)의 하부에 형성될 수 있으며, 소스 전극(1760)과 드레인 전극(1780) 사이에도 추가적으로 형성될 수 있다.
몇몇 다른 실시예에 있어서는, 질화물계 트랜지스터에서 노멀리 오프 특성을 구현할 수 있다. 이를 위해, 도 23의 장벽층(1750)의 형성공정이 완료된 후에, 게이트 전극(1770)의 하부에 해당되는 장벽층(1750)을 소정의 두께만큼 리세스하여 트렌치를 형성할 수 있다. 상기 트렌치를 메우도록 도 24의 게이트 유전층(1772) 형성공정을 진행하고, 도 25와 관련된 소스 전극(1760), 게이트 전극(1770) 및 드레인 전극(1780)의 형성 공정을 진행할 수 있다. 상술한 바와 같이, 장벽층(1750)의 두께 감소에 의해 압전 분극의 효과가 감소함으로써, 질화물 트랜지스터의 노멀리 오프 특성을 구현할 수 있다. 장벽층(1750)을 리세스하는 구성은 도 3 내지 도 6의 질화물계 트랜지스터(300, 400, 500, 600)의 구성과 실질적으로 동일하다.
몇몇 다른 실시 예에 있어서, 히트 싱크를 구비하는 질화물계 트랜지스터를 구현할 수 있다. 이를 위해, 먼저, 도 20 내지 도 25의 공정을 통해 형성되는 질화물계 트랜지스터를 준비한다. 그리고, 도 13 및 도 14와 관련하여 상술한 실시예에서의 히트 싱크의 제조 방법을 적용한다. 이로서, 도 26의 히트 싱크(550)을 구비하는 질화물계 트랜지스터(2600)을 제조할 수 있다.
몇몇 다른 실시 예에 따르면, 도 26의 히트 싱크(550) 뿐만 아니라, 질화물 시드 패턴(1720) 및 질화물 버퍼층(1730)의 하부에 히트 싱크를 추가적으로 구비하는 질화물계 트랜지스터를 구현할 수 있다. 이를 위해, 먼저 도 20 내지 도 26의 공정을 통해 형성되는 히트 싱크(550)를 구비하는 질화물계 트랜지스터를 준비한다. 이어서, 도 27에서와 같이, 기판(1705)를 질화물 시드 패턴(1720) 및 질화물 버퍼층(1730)으로부터 분리한다. 도 28에서와 같이, 기판(1705)이 분리된 질화물 시드 패턴(1720) 및 질화물 버퍼층(1730) 상에 층간 절연막(1910)을 형성한다. 이어서, 별도로 준비한 히트 싱크(1950)를 층간 절연막(1910)에 부착한다. 이로서, 한쌍의 히트 싱크를 구비하는 질화물계 트랜지스터를 제조할 수 있다. 이 경우, 히트 싱크(1950)은 질화물계 트랜지스터의 새로운 기판으로 기능할 수 있다. 상술한 제조 방법은 도 15 및 도 16과 관련하여 상술한 제조 방법과 실질적으로 동일하다.
도 29는 본 개시의 제9 실시예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 29를 참조하면, 질화물계 트랜지스터(2900)는 제1 반도체 패턴층(2910), 제2 반도체 패턴층(2920), 채널층(2930), 장벽층(2940), 소스 전극(2950), 게이트 전극(2960) 및 드레인 전극(2970)을 포함한다. 적어도 제2 반도체 패턴층(2920)과 게이트 전극(2960) 사이에는 게이트 유전층(2962)가 추가로 배치될 수 있다. 장벽층(2940)의 하부에는 질화물층(2980) 및 기판(2990)이 배치될 수 있다.
도면을 참조하면, 제1 반도체 패턴층(2910)은 제1형으로 도핑된 제1 질화물계 물질을 포함할 수 있다. 상기 제1형은 일 예로서, n형 또는 p형일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 붕소(B), 비소(As), 인(P), 마그세슘(Mg) 등이 적용될 수 있다. 제1 반도체 패턴층(1910)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 패턴층일 수 있다.
일 실시 예에 있어서, 제1 반도체 패턴층(2910)은, n형으로 도핑된 GaN층일 수 있다. 도시된 바와 같이, 제1 반도체 패턴층(2910)은 소정의 폭과 깊이를 가지도록 형성된 패턴 구조를 가질 수 있다.
도면을 다시 참조하면, 제1 반도체 패턴층(1910)의 하부에는 질화물 반도체 패턴층(2912) 및 층간 절연층 패턴(2914)이 추가로 배치될 수 있다. 질화물 반도체 패턴층(2912)는 제2형으로 도핑된 제1 질화물계 물질을 포함할 수 있다.
일 실시 예에 있어서, 제1 반도체 패턴층(2910)이 n형으로 도핑된 GaN층일 경우, 질화물 반도체 패턴층(290a2)는 p형으로 도핑된 GaN층일 수 있다. 층간 절연층 패턴(2914)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 층간 절연층 패턴(2914)은 비정질 상태를 가질 수 있다. 제1 반도체 패턴층(2910) 및 질화물 반도체 패턴층(2912)은 내부에 실전위를 구비할 수 있다.
제2 반도체 패턴층(2920)은 제1 반도체 패턴층(2910)을 둘러싸도록 배치된다. 보다 구체적으로는, 제2 반도체 패턴층(2920)은 제1 반도체 패턴층(2910), 질화물 반도체 패턴층(1912) 및 층간 절연층 패턴(2914)의 적어도 일 부분을 둘러싸도록 배치될 수 있다. 제2 반도체 패턴층(2920)은 제2형으로 도핑된 제1 질화물계 물질을 포함할 수 있다. 상기 제2형은 일 예로서, n형 또는 p형일 수 있으나, 상기 제1형과는 서로 다른 도핑 형태를 의미한다. 즉, 제1형이 n형 경우 제2형은 p형이고, 제1형이 p형 인 경우 제2형은 n형 일 수 있다. 제2 반도체층(220)은 일 예로서, AlxInyGa1-x-yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함하는 패턴층일 수 있다.
일 실시 예에 있어서, 제1 반도체층(2910)이 n형으로 도핑된 GaN층일 때, 제2 반도체 패턴층(2920)은 p형으로 도핑된 GaN층일 수 있다. 도시된 바와 같이, 제2 반도체 패턴층(2920)은 역사다리꼴 또는 W형태의 경사진 프로파일을 가지는 패턴 구조를 구비할 수 있다.
채널층(2930)은 제2 반도체 패턴층(2920)을 둘러싸도록 배치된다. 채널층(2930)은 제1형으로 도핑된 제1 질화물계 물질을 포함할 수 있다. 채널층(2930)은 제1 채널층 부분(2932)와 제2 채널층 부분(2934)를 포함할 수 있다. 제1 채널층 부분(2932)는 제2 반도체 패턴층(2920)과 접하여 배치되고 고농도로 도핑된 부분이며, 제2 채널층 부분(2934)는 제1 채널층 부분(2932) 상에 형성되며 상대적으로 저농도로 도핑된 부분이다. 제1 채널층 부분(2932)는 소정의 두께를 가지며, 제2 반도체 패턴층(2920)의 프로파일을 따라 형성될 수 있다. 제2 채널층 부분(2934)은 이웃하는 제2 반도체 패턴층(2920) 사이의 공간을 메우도록 배치된다.
일 실시 예에 있어서, 제1 반도체층(2910)은 고농도의 n형으로 도핑된 GaN층, 제2 반도체 패턴층(2920)은 p형으로 도핑된 GaN층, 제1 채널층 부분(2932)는 고농도의 n형으로 도핑된 GaN층이며, 제2 채널층 부분(2934)는 상대적으로 저농도의 n형으로 도핑된 GaN층일 수 있다. 일 예로서, 제1 반도체층(2910) 및 제1 채널층 부분(2932)은 1018/cm3 이상의 농도를 가지도록 n형 도펀트가 도핑될 수 있으며, 제2 채널층 부분(2934)은 0.1 내지 1 x 1017/cm3 의 농도를 가지도록 n형 도펀트가 도핑될 수 있다. 한편, 제1 반도체층(2910), 제2 반도체층(2920) 및 제1 채널층 부분(2932)은 NPN 도핑영역의 웰(well) 구조를 가지며, 제2 반도체층(2920) 상부의 게이트 전극(2960)에 인가되는 전압에 의하여, 제2 반도체층(2920)에는 도전성 채널이 형성될 수 있다.
도시된 바와 같이, 본 실시 예는 제1 반도체 패턴층(2910), 제2 반도체 패턴층(2920), 질화물 반도체 패턴층(2912), 층간 절연층 패턴(2914) 및 제1 채널층 부분(2932)을 포함하는 적어도 둘 이상의 다층 패턴 구조물을 구비하며, 상기 다층 패턴 구조물 사이를 제2 채널층 부분(2934)가 둘러싸는 구성을 가진다. 이하에서는, 편의상, 소스 전극(2950)이 형성되는 다층 패턴 구조물을 제1 다층 패턴 구조물(10) 또는 제3 다층 패턴 구조물(30)이라 지칭하고, 드레인 전극(2970)이 형성되는 다층 패턴 구조물을 제2 다층 패턴 구조물(20)이라 지칭하기로 한다.
장벽층(1940)은 채널층(1930) 하부에 배치되며, 제2 질화물계 물질을 포함할 수 있다. 상기 제2 질화물계 물질은 상기 제1 질화물계 물질과 서로 다른 에너지 밴드갭을 구비할 수 있다. 이와 같이, 서로 다른 에너지 밴드갭을 가지는 질화물계 물질을 구비하는 층이 이종 접합될 때, 계면 영역에서는 2DEG층이 형성될 수 있다.
일 실시 예로서, 채널층(1930)이 n형으로 도핑된 GaN층이고, 장벽층(1940)이 AlGaN층일 수 있다. 이때, GaN층과 AlGaN층의 계면에서, GaN층은 Ga면으로 종료(Ga-face termination)될 수 있다. GaN 층은 AlGaN층보다 에너지 밴드갭이 작기 때문에, 이종 접합시 2DEG층(2945)은 접합 계면으로부터 GaN층 내부 영역에 형성될 수 있다.
도면을 다시 참조하면, 소스 전극(2950)이 제1 반도체 패턴층(2910)과 접하도록 배치된다. 구체적으로, 소스 전극(2950)은 제1 다층 패턴 구조물(10) 또는 제3 다층 패턴 구조물(30)의 제1 반도체 패턴층(2910) 내부에 형성된 트렌치의 내벽을 따라 박막의 형태로 배치될 수 있다. 상기 트렌치는 제1 반도체 패턴층(2910)을 관통하여 제2 반도체 패턴층(2920)에 이르도록 형성될 수 있다.
소스 전극(2950)은 제1 반도체 패턴층(290a0)과 오믹 접합(ohmic contact)할 수 있는 물질을 포함할 수 있다. 소스 전극(290a0)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
드레인 전극(2970)은 소스 전극(2950)이 형성된 제1 다층 패턴 구조물(10) 또는 제3 다층 패턴 구조물(30)과 인접하는 제2 다층 패턴 구조물(20)의 내부에 형성될 수 있다. 도시되는 바와 같이, 제2 다층 패턴 구조물(20)의 내부에 형성되는 트렌치의 내벽을 따라 박막의 형태로 배치될 수 있다. 드레인 전극(2970)은 제2 채널층 부분(2934)와 접하도록 형성될 수 있다.
도시되지 않았지만, 드레인 전극(2970)은 제2 다층 패턴 구조물(20)의 제1 채널층 부분(2932)와 접하도록 상기 트렌치 내부에 형성될 수도 있다. 드레인 전극(2970)은 채널층(2930)과 오믹 접합을 할 수 있는 물질을 포함할 수 있다. 드레인 전극(2970)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(2960)은 소스 전극(2950) 및 드레인 전극(2970)의 사이에서, 게이트 유전층(2962)의 상부에 배치된다. 게이트 전극(2960)은 문턱 전압 이상의 전압을 인가받아, 제2 반도체 패턴층(2920)과 게이트 유전층(2962)의 계면 영역에 전도성 채널을 형성할 수 있다. 게이트 전극(2960)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(270)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다.
장벽층(2940)의 하부에는 질화물층(2980)이 배치될 수 있다. 질화물층(2980)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 일 예로서, 질화물층(2980)은 GaN층일 수 있다. 이때, 장벽층(2940)인 AlGaN층과 질화물층(2980)인 GaN층의 계면에서, 상기 GaN층은 N면으로 종료(N-face termination)될 수 있으며, AlGaN층과 GaN층의 계면에서는 2DEG층이 형성되지 않을 수 있다. 반드시 특정한 이론에 한정되어 설명되는 것은 아니지만, AlGaN층과 GaN층의 이종 접합의 계면에서, GaN층이 Ga면으로 종료되는 경우에, 계면 영역에 2DEG층이 형성되는 것으로 알려져 있다.
질화물층(2980)의 하부에는 기판(2990)이 배치될 수 있다. 기판(2990)은 상술한 상부 구조물을 지지하는 역할을 수행할 수 있다. 기판(2990)은 일 예로서, 실리콘 기판과 같은 반도체 기판, 질화물 기판, 사파이어 기판 등과 같은 절연성 기판, 또는 구리 기판 등과 같은 전도성 기판이 적용될 수 있다. 기판(2990)으로서 상기 전도성 기판을 적용하는 경우, 질화물층(2980)과 기판(2990) 사이에 절연층이 개재될 수 있다.
이하에서는 도 30을 이용하여, 질화물계 트랜지스터(2900)의 동작 기작에 대하여 상술하기로 한다. 도 30에서 화살표는 질화물계 트랜지스터(300)의 동작 기작과 관련된 전하의 전도 방향을 나타내고 있다. 먼저, 소스 전극(2950)과 드레인 전극(2970) 사이에 동작 전압이 인가되고 게이트 전극(2960)에 문턱 전압 이상의 게이트 전압이 인가된다. 이에 따라, 게이트 유전층(2962)에 접하는 제2 반도체 패턴층(2920)의 계면 영역에 전도성 채널이 형성되고, 상기 전도성 채널을 통해 소스 전극(2950)으로부터 제1 채널층 부분(2932)으로 전하가 이동할 수 있다. 상기 전하는 제1 다층 패턴 구조물(10)의 경사진 프로파일을 따라 제1 채널층 부분(2932)의 내부를 상하 방향으로 이동한다. 제1 채널층 부분(2932)의 내부를 이동한 상기 전하는 2DEG층(2945)에 도달하고, 2DEG층(2934)을 따라 측면 방향으로 이동하여 드레인 전극(2970)이 형성된 제2 다층 패턴 구조물(20) 방향으로 이동한다. 이어서, 상기 전하가 제2 다층 패턴 구조물(20)의 제1 채널층 부분(2932)의 내부를 상하 방향으로 이동하여 드레인 전극(2970)에 도달할 수 있다. 이에 의해, 소스 전극(2950)으로부터 드레인 전극(2970)으로 전하가 전도될 수 있다.
상술한 바와 같이, 본 실시 예에서는 게이트 전극(2960)의 턴온 동작에 의해, 소스 전극(2950)으로부터 제1 채널층 부분(2932)로 이동한 전하가, 고농도로 도핑된 제1 채널층 부분(2932) 및 2DEG층(2945)을 거쳐 드레인 전극(2970)으로 전도될 수 있다. 이에 따라, 질화물계 트랜지스터의 동작 전류가 증가하고 및 동작 속도가 향상될 수 있다.
도 31은 본 개시의 제10 실시예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 31을 참조하면, 질화물계 트랜지스터(3100)은 드레인 전극(3170)이 배치되는 트렌치의 구성과 관련된 차이점을 제외하고는 도 29의 질화물계 트랜지스터(2900)와 구성이 실질적으로 동일하다. 본 실시 예에서, 드레인 전극(3170)이 배치되는 트렌치는 다층 패턴 구조물의 내부에 형성되지 않는다. 상기 트렌치는 제2 채널층 부분(2934)에 형성될 수 있다. 이에 따라, 질화물계 트랜지스터(3100)이 동작할 때, 2DEG층(2945)을 따라 전도하는 전하는 2DEG층(2945)로부터 제2 채널층 부분(2934)를 거쳐 드레인 전극(3170)으로 전도될 수 있다.
도 32 내지 도 42는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 본 실시 예에 따르는 질화물계 트랜지스터의 제조 방법은 도 29 내지 도 31과 관련하여 상술한 질화물계 트랜지스터의 제조 방법에 적용될 수 있다.
도 32를 참조하면, 기판(3205) 상에 제1형으로 도핑되는 제1 질화물계 물질층(3210), 제2형으로 도핑되는 제1 질화물계 물질층(3212) 및 층간 절연막(3214)을 순차적으로 형성한다.
기판(3205)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
제1 질화물계 물질층(3210, 3212)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 상기 제1형은 일 예로서, n형 또는 p형일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 붕소(B), 비소(As), 인(P), 마그세슘(Mg) 등이 적용될 수 있다. 상기 제2형은 상기 제1형과 다른 도핑 타입으로서, 일 예로서, 제1형이 n형인 경우, 제2형은 p형일 수 있으며, 제1형이 p형인 경우, 제2형은 n형일 수 있다. 층간 절연막(3214)은 비정질 형태를 가지며, 일 예로서, 산화물, 질화물, 산질화물등을 포함할 수 있다. 제1 질화물계 물질층(3210, 3212)을 형성하는 방법은 에피택시 성장법을 적용하되, 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 층간 절연막(3230)을 형성하는 방법은 일 예로서, 화학기상증착법, 증발법, 코팅법 등을 적용할 수 있다.
일 실시 예에 있어서, 기판(3205)은 사파이어 기판일 수 있으며, 제1형으로 도핑된 질화물계 물질층(3210)은, n형으로 도핑된 GaN층일 수 있으며, 제2형으로 도핑된 제1 질화물계 물질층(3212)은, p형으로 도핑된 GaN층일 수 있다. 층간 절연막(3214)은 실리콘 산화막일 수 있다. 제1형으로 도핑된 제1 질화물계 물질층(3210)은 기판(3205)의 c면에 수직한 방향으로 형성될 수 있다. 기판(3205)과 제1 질화물계 물질층(3210) 사이의 격자 상수 차이에 기인하는 결정결함인 실전위(2990)가 제1 질화물계 물질층(3210) 내에 형성될 수 있다. 이어서, 상기 실전위(2990)는 상부의 제1 질화물계 물질층(3212)으로 연장될 수 있다.
도 33을 참조하면, 도 32의 층간 절연막(3214), 제1형으로 도핑된 제1 질화물계 물질층(3212) 및 제2형으로 도핑된 제1 질화물계 물질층(3210)을 선택적으로 식각하여 적층막 패턴(3300)을 형성한다. 적층막 패턴(3300)은 제1 반도체 패턴층(2910), 질화물 반도체 패턴층(2912), 및 층간 절연층 패턴(2914)를 포함하도록 구성된다. 적층막 패턴(3300)과 관련하여, 비록, 도면에서는 서로 이격하여 배치되는 3개의 적층막 패턴을 도시하고 있으나, 반드시 이에 한정되지는 않고 다양한 개수의 적층막 패턴이 형성될 수 있다.
적층막 패턴(3300)은 소정의 폭과 길이를 가지는 스트라이프 형태를 가질 수 있다. 적층막 패턴(3300)은 <1-100> 또는 <11-20> 방향으로 연장되는 소정의 길이를 가질 수 있다. 따라서, 적층막 패턴(3300)은 (1-100) 면 또는 (11-20) 면을 일 측면으로 가지는 구조물일 수 있다.
상기 식각 공정은 일 예로서, 건식 식각, 습식 식각 또는 이들의 조합으로 수행될 수 있다. 이 때, 기판(3205)가 추가적으로 식각되어, 소정의 깊이(H)만큼 리세스될 수 있다.
도 34를 참조하면, 적층막 패턴(3300)을 이용하여 제2 반도체 패턴층(2920)을 형성한다. 구체적으로, 적층막 패턴(3300)의 제1 반도체 패턴층(2910), 질화물 반도체 패턴층(1912) 또는 이들의 조합을 이용하여, 이들로부터 제2 반도체 패턴층(2920)을 성장시킬 수 있다. 제2 반도체 패턴층(2920)은 기판(3205)을 기준으로 상하 방향 및 좌우 방향으로 성장할 수 있다. 층간 절연층 패턴(2914)은 질화물 반도체 패턴층(1912)으로부터 상하 방향으로 제2 반도체 패턴층(2920)이 성장하는 것을 억제하는 역할을 수행할 수 있다. 제2 반도체 패턴층(2920)은 제1 반도체 패턴층(2910)및 질화물 반도체 패턴층(2912)을 둘러싸도록 형성될 수 있다. 제2 반도체 패턴층(2920)은 제2형으로 도핑된 제1 질화물계 물질을 포함할 수 있다. 일 실시 예에 있어서, 제1 반도체층(2910)이 n형으로 도핑된 GaN층일 때, 제2 반도체 패턴층(2920)은 p형으로 도핑된 GaN층일 수 있다. 제2 반도체 패턴층(2920)을 형성하는 방법은 에피택시 성장법을 적용하되, 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 증발법(evaporation), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다. 제2 반도체 패턴층(2920) 내부의 실전위 밀도는 제1 반도체 패턴층(2910)및 질화물 반도체 패턴층(2912) 내부의 실전위 밀도보다 낮을 수 있다. 제2 반도체 패턴층(2920)은 제1 반도체 패턴층(2910) 또는 질화물 반도체 패턴층(2912)의 측면 방향으로 성장되기 때문에, 제1 반도체 패턴층(2910) 또는 질화물 반도체 패턴층(2912)의 실전위가 전사되지 않기 때문이다.
도 35를 참조하면, 제2 반도체 패턴층(2920) 상에 제1 채널층 부분(2932)를 형성한다. 제1 채널층 부분(2932)는 제2 반도체 패턴층(2920) 상에 소정의 두께로 형성될 수 있다. 제1 채널층 부분(2932)은 제1형의 도펀트가 고농도로 도핑된 제1 질화물계 물질을 포함할 수 있다.
일 실시 예에 있어서, 제1 반도체층(2910)이 고농도의 n형으로 도핑된 GaN층, 제2 반도체 패턴층(2920)이 p형으로 도핑된 GaN층, 제1 채널층 부분(2932)이 고농도의 n형으로 도핑된 GaN층일 수 있다. 일 예로서, 제1 반도체층(2910) 및 제1 채널층 부분(2932)은 1018/cm3 이상의 농도를 가지도록 n형 도펀트가 도핑될 수 있다. 제2 반도체 패턴층(2920)을 형성하는 방법은 상술한 에피택시 성장법을 적용할 수 있다. 제1 채널층 부분(2932)는 제2 반도체 패턴층(2920)으로부터 성장되기 때문에, 제1 반도체 패턴층(2910) 또는 질화물 반도체 패턴층(2912)과 대비하여 실전위의 밀도가 상대적으로 낮을 수 있다.
이와 같은 순서로 공정을 진행함으로써, 다층 패턴 구조물(10, 20, 30)을 형성할 수 있다. 다층 패턴 구조물(10, 20, 30)은 제1 반도체 패턴층(2910), 제2 반도체 패턴층(2920), 질화물 반도체 패턴층(2912), 층간 절연층 패턴(2914) 및 제1 채널층 부분(2932)을 포함하는 구조일 수 있으며, 편의상, 도시된 바에 따라, 제1 다층 패턴 구조물(10), 제2 다층 패턴 구조물(20), 제3 다층 패턴 구조물(30)로 구분하여 지칭하기로 한다.
도 36을 참조하면, 다층 패턴 구조물(10, 20, 30) 사이를 메우는 제2 채널층 부분(2934)을 형성할 수 있다. 제2 채널층 부분(2934)는 제1 채널층 부분(2932)보다 도핑 농도가 상대적으로 낮은 제1형으로 도핑된 제1 질화물계 물질을 포함할 수 있다. 제2 채널층 부분(2934)은 일 예로서, 0.1 내지 1 x 1017/cm3 의 농도를 가지도록 n형 도펀트가 도핑될 수 있다. 제2 채널층 부분(2934)를 형성하는 방법은 상술한 에피택시 성장법을 적용할 수 있다. 이때, 성장 온도 등의 공정 조건을 제어하여, 기판(3205) 기준으로 좌우 방향으로의 성장을 촉진함으로써, 다층 패턴 구조물(10, 20, 30) 사이를 메울 수 있다. 제1 채널층 부분(2932)와 제2 채널층 부분(2934)는 채널층(2930)을 구성할 수 있다. 제2 채널층 부분(2934)가 제1 채널층 부분(2932)으로부터 성장됨으로써, 실전위의 밀도가 제1 반도체 패턴층(290a0) 또는 질화물 반도체 패턴층(2920)과 대비하여 상대적으로 낮을 수 있다.
이와 같이, 실전위의 밀도가 높은 적층막 패턴(3300)을 이용하되, 측면 방향으로의 성장을 촉진하여 제2 반도체 패턴층(2920), 제1 채널층 부분(2932) 및 제2 채널층 부분(2934)를 형성시킴으로써, 제2 반도체 패턴층(2920), 제1 채널층 부분(2932) 및 제2 채널층 부분(2934)에서 기판(3205)과의 격자상수 불일치에 의해 형성되는 실전위의 밀도를 감소시킬 수 있다.
이어서, 제2 채널층 부분(2934)의 상부에 장벽층(2940)을 형성한다. 장벽층(2940)은 제2 질화물계 물질을 포함할 수 있다. 상기 제2 질화물계 물질은 상기 제1 질화물계 물질과 서로 다른 에너지 밴드갭을 구비할 수 있다. 이와 같이, 서로 다른 에너지 밴드갭을 가지는 질화물계 물질을 구비하는 층이 이종 접합될 때, 계면 영역에서는 2DEG층(2945)이 형성될 수 있다. 장벽층(2940)을 형성하는 방법은 상술한 에피택시 성장법을 적용할 수 있다.
이어서, 장벽층(2940) 상에 질화물층(2980)을 형성한다. 질화물층(2980)은 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물 반도체를 포함할 수 있다. 일 예로서, 질화물층(2980)은 GaN층일 수 있다. 질화물층(2980)을 형성하는 방법은 상술한 에피택시 성장법을 적용할 수 있다.
이어서, 제1 반도체 패턴층(2910), 질화물 반도체 패턴층(2912), 제2 반도체 패턴층(2920), 채널층(2930) 중 적어도 하나 이상에 도핑된 p형 도펀트를 활성화시키기 위한 열처리를 진행한다. 상기 열처리는 일 예로서, 800℃ 이상의 온도에서 진행될 수 있다. 구체적인 일 예로서, 노(furnace)에서 800℃의 온도로 4시간 열처리를 진행할 수 있다.
도 37을 참조하면, 질화물층(2980)의 상부에 지지 기판(2990)을 부착시킬 수 있다. 지지 기판(2990)은 일 예로서, 실리콘 기판과 같은 반도체 기판, 질화물 기판, 사파이어 기판 등과 같은 절연성 기판, 또는 구리 기판 등과 같은 전도성 기판이 적용될 수 있다. 기판(2990)으로서 상기 전도성 기판을 적용하는 경우, 질화물층(2980)과 기판(2990) 사이에 절연층이 개재될 수 있다. 지지 기판(2990)을 부착시키는 방법은 질화물층(2990)과 지지 기판(2990) 사이에 접착층으로서 솔더층을 개재하는 방법을 적용할 수 있다. 이어서, 기판(3205)을 분리시킨다.
도 38을 참조하면, 기판(3205)이 분리되어 외부로 노출된 제1 반도체 패턴층(2910), 제2 반도체 패턴층(2920), 제1 채널층 부분(2932), 제2 채널층 부분(2934) 상에 게이트 유전층(2962)을 형성한다. 게이트 유전층(2962)은 일 예로서, 산화물, 질화물 또는 산질화물과 같은 절연체를 포함할 수 있다. 게이트 유전층(2962)은 일 예로서, 실리콘 산화막 패턴일 수 있다. 게이트 유전층(2962)은 일 예로서, 화학기상증착법, 증발법, 코팅법 등을 적용하여 형성할 수 있다.
도 39를 참조하면, 게이트 유전층(2962) 상에 게이트 전극(2960)을 형성한다. 구체적으로, 게이트 전극(2960)은 제2 반도체 패턴층(2920)의 상부에 패턴 형태로 형성될 수 있다. 게이트 전극(2960)은 일 예로서, 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(2960)은 니켈(Ni), 금(Au) 등의 금속을 포함할 수 있다.
일 실시 예에 따르면, 게이트 전극(2960)을 형성하는 방법은 게이트 전극이 형성될 영역이 노출된 레지스트 패턴을 먼저 형성하고, 상기 레지스트 패턴을 채우도록 전도막을 형성한다. 그리고, 상기 레지스트 패턴을 리프트-오프함으로써, 상기 전도막으로부터 전도성 패턴을 형성하는 순서로 진행될 수 있다. 상기 전도막을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법, 코팅법 등을 적용하여 형성할 수 있다. 다른 실시 예에 따르면, 게이트 유전층(3214) 상에 전도막을 형성하고, 상기 전도막을 선택적으로 식각함으로써, 게이트 전극(2960)을 형성할 수 있다. 상기 전도막을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법, 코팅법 등을 적용할 수 있다.
도 40을 참조하면, 소스 전극 및 드레인 전극이 형성될 영역에 대하여 트렌치(4010, 4020, 4030)를 형성한다. 구체적으로, 소스 전극이 형성될 제1 및 제3 다층 패턴 구조물(10,30) 내부로 제1 및 제3 트렌치(4010, 4030)을 형성하고, 드레인 전극이 형성될 제2 다층 패턴 구조물(20) 내부로 제2 트렌치(4020)을 형성한다.
제1 및 제3 트렌치(4010, 4030)는 측벽이 제1 반도체 패턴층(2910)을 노출시키며, 바닥면이 질화물 반도체 패턴층(2912)를 노출시키도록 형성될 수 있다. 제2 트렌치(4020)는 측벽이 제2 채널층 부분(2934)를 노출시키며, 바닥면이 적어도 제1 채널층 부분(2932)을 노출시키도록 형성될 수 있다. 제1 내지 제3 트렌치(4010, 4020, 4030)을 형성하는 방법은 일 예로서, 건식 식각, 습식 식각 또는 이들의 조합을 적용할 수 있다.
도 41을 참조하면, 제1 및 제3 트렌치(4010, 4030)의 내부에 소스 전극(2950)을 형성하고, 제2 트렌치(4020)의 내부에 드레인 전극(2970)을 형성한다. 소스 전극(2950) 및 드레인 전극(2970)은 대응되는 제1 내지 제3 트렌치(4010, 4020, 4030)의 내벽에 소정의 두께를 가지도록 형성될 수 있다.
일 실시 예에 따르면, 소스 전극(2950) 및 드레인 전극(2970)을 형성하는 방법은, 소스 전극(2950) 및 드레인 전극(2970)이 형성될 영역이 노출된 레지스트 패턴을 먼저 형성하고, 상기 레지스트 패턴을 채우도록 전도막을 형성한다. 그리고, 상기 레지스트 패턴을 리프트-오프함으로써, 상기 전도막으로부터 전도성 패턴을 형성하는 순서로 진행될 수 있다. 상기 전도막을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법, 코팅법 등을 적용하여 형성할 수 있다.
도시된 것과는 다른, 몇몇 다른 실시 예들에 있어서, 도 32 내지 도 35와 관련된 공정을 진행하여 다층 패턴 구조물(10, 20, 30)을 형성할 때, 드레인 전극이 형성될 영역에 대응되는 다층 패턴 구조물을 형성하지 않을 수 있다. 즉, 도 35에서, 제2 다층 패턴 구조물(20)을 형성하지 않고, 제1 및 제3 다층 패턴 구조물(10, 30)만 형성할 수 있다. 후속하여, 도 36 내지 도 39와 관련된 공정을 진행할 수 있다. 한편, 도 40과 관련되어 제1 내지 제3 트렌치(4010, 4020, 4030)를 형성할 때, 제2 트렌치(4020)를 제2 채널층 부분(2934)의 내부에 형성할 수 있다. 이어서, 제2 트렌치(4020) 내부에 드레인 전극을 형성하고, 제1 및 제3 트렌치(4010, 4030) 내부에 소스 전극을 형성할 수 있다. 이로서, 도 31과 관련하여 상술한 제10 실시예에 따르는 질화물계 트랜지스터(3100)를 형성할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 질화물계 트랜지스터, 105: 기판, 110: 비도핑 GaN 반도체층,
120: AlGaN 반도체층, 125: 2DEG층, 130: 소스 전극,
140: 드레인 전극, 150: 게이트 전극, 160: 실전위,
200: 질화물계 트랜지스터, 205: 기판, 210: 제1 질화물 버퍼층,
220, 222, 224: 질화물 측면 성장용 마스크 패턴, 230: 제2 질화물 버퍼층,
240: 채널층, 245: 2DEG층, 250: 장벽층,
260: 소스 전극, 270: 게이트 전극, 272: 게이트 유전층,
280: 드레인 전극, 290 290a: 실전위, 295: 레지스트 패턴,
297: 금속층, 355: 리세스, 370: 게이트 전극,
510: 패시베이션층, 520: 솔더층, 530: 열전도층,
540: 층간 절연막, 550: 히트 싱크, 610: 층간 절연막,
650: 히트 싱크, 1700: 질화물계 트랜지스터, 1705: 기판,
1720: 질화물 시드 패턴, 1730: 질화물 버퍼층, 1740: 채널층,
1745: 2DEG층, 1750: 장벽층, 1760: 소스 전극,
1770: 게이트 전극, 1772: 게이트 유전층, 1780: 드레인 전극,
1790 1790a: 실전위, 1800 1900: 질화물계 트랜지스터,
1910: 층간 절연막, 1950: 제2 히트 싱크,
2600 2700 2900: : 질화물계 트랜지스터, 2910: 제1 반도체 패턴층,
2912: 질화물 반도체 패턴층, 2914: 층간 절연층 패턴,
2920: 제2 반도체 패턴층, 2930: 채널층, 2932: 제1 채널층 부분,
2934: 제2 채널층 부분, 2940: 장벽층, 2945: 2DEG층,
2950: 소스 전극, 2960: 게이트 전극, 2962: 게이트 유전층,
2970: 드레인 전극, 2980: 질화물층, 2990: 기판,
3100: 질화물계 트랜지스터, 3170: 드레인 전극, 3205: 기판,
3300: 적층막 패턴, 4010 4020 4030: 트렌치.

Claims (45)

  1. 기판 상에 배치되는 질화물 측면 성장용 마스크 패턴;
    상기 질화물 측면 성장용 마스크 패턴을 덮도록 상기 기판 상에 배치되는 질화물 버퍼층;
    상기 질화물 버퍼층 상에 배치되는 제1 질화물계 반도체를 포함하는 채널층;
    상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층; 및
    상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 포함하되,
    상기 질화물 측면 성장용 마스크 패턴은 상기 게이트 전극의 적어도 일부분과 상하 방향으로 겹쳐지도록 배치되는
    질화물계 트랜지스터.
  2. 제1 항에 있어서,
    상기 게이트 전극과 상기 장벽층 사이에 배치되는 게이트 유전층을 더 포함하는
    질화물계 트랜지스터.
  3. 제1 항에 있어서,
    상기 게이트 전극 하부의 상기 장벽층의 적어도 일부분이 리세스 됨으로써, 노멀리-오프 특성을 구현하는
    질화물계 트랜지스터.
  4. 제1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나 이상의 하부에 상기 질화물 측면 성장용 마스크 패턴을 추가로 배치하는
    질화물계 트랜지스터.
  5. 제1 항에 있어서,
    상기 게이트 전극 중 드레인 전극 방향의 단부는 상기 질화물 측면 성장용 마스크 패턴이 위치하는 영역의 상부에 배치되는
    질화물계 트랜지스터.
  6. 제1 항에 있어서,
    상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 전극의 상부에 배치되는 히트 싱크를 더 포함하는
    질화물계 트랜지스터.
  7. 제1 항에 있어서,
    상기 기판은 제1 히트 싱크로서 기능하며,
    상기 제1 히트 싱크의 반대쪽에서, 상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 전극의 상부에 배치되는 히트 싱크를 더 포함하는
    질화물계 트랜지스터.
  8. 제1 항에 있어서,
    상기 질화물 측면 성장용 마스크 패턴에 의해 정의되는 영역의 상부에 위치하는 실전위의 밀도는 상기 질화물 측면 성장용 마스크 패턴의 외부 영역에 존재하는 실전위 밀도보다 낮은
    질화물계 트랜지스터.
  9. 제1 항에 있어서,
    상기 게이트 전극에 의해 정의되는 영역의 하부에 존재하는 실전위 밀도는 상기 게이트 전극의 외부 영역 하부에 존재하는 실전위 밀도보다 낮은
    질화물계 트랜지스터.
  10. 제1 항에 있어서,
    상기 기판과 상기 질화물 측면 성장용 마스크 패턴 사이에 배치되는 질화물 버퍼층을 더 포함하는
    질화물계 트랜지스터.
  11. 기판 상에 제1 질화물 버퍼층을 형성하는 단계;
    상기 제1 질화물 버퍼층 상에 질화물 측면 성장용 마스크 패턴을 형성하는 단계;
    상기 질화물 측면 성장용 마스크 패턴을 덮도록 상기 제1 질화물 버퍼층으로부터 제2 질화물 버퍼층을 성장시키는 단계;
    상기 제2 질화물 버퍼층 상에 제1 질화물계 반도체를 포함하는 채널층을 형성하는 단계;
    상기 채널층 상에 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계; 및
    상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  12. 제11 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 게이트 전극 중 드레인 방향의 단부가 상기 질화물 측면 성장용 마스크 패턴이 위치하는 영역의 상부에 배치되도록 형성하는
    질화물계 트랜지스터의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 질화물 버퍼층을 형성하는 단계는
    상기 제1 질화물 버퍼층으로부터 질화물층을 성장시키되,
    상기 질화물 측면 성장용 마스크 패턴 상부의 상기 제2 질화물 버퍼층은, 상기 질화물 측면 성장용 마스크 패턴의 측면 방향으로부터 성장된 상기 질화물층을 포함하는
    질화물계 트랜지스터의 제조 방법.
  14. 제13 항에 있어서,
    상기 질화물 측면 성장용 마스크 패턴에 의해 정의되는 영역의 상부에 존재하는 실전위 밀도는 상기 질화물 측면 성장용 마스크 패턴 외부 영역에 존재하는 실전위 밀도보다 낮은
    질화물계 트랜지스터의 제조 방법.
  15. 제11 항에 있어서,
    상기 장벽층을 형성한 후에, 게이트 유전층을 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  16. 제11 항에 있어서,
    상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극 상에 히트 싱크를 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  17. 제11 항에 있어서,
    상기 기판을 제거하고, 상기 질화물 측면 성장용 마스크 패턴 및 상기 제1 질화물 버퍼층의 하부에 제1 히트 싱크를 형성하는 단계; 및
    상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극 상에 제2 히트 싱크를 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  18. 기판 상에 배치되는 질화물 시드(seed) 패턴;
    상기 질화물 시드 패턴 사이를 메우며 상기 기판 상에 배치되는 질화물 버퍼층;
    상기 질화물 버퍼층 상에 배치되는 제1 질화물계 반도체를 포함하는 채널층;
    상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층; 및
    상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 포함하는
    질화물계 트랜지스터.
  19. 제18 항에 있어서,
    상기 게이트 전극과 상기 장벽층 사이에 배치되는 게이트 유전층을 더 포함하는
    질화물계 트랜지스터.
  20. 제18 항에 있어서,
    상기 게이트 전극 하부의 상기 장벽층의 적어도 일부분이 리세스 됨으로써, 노멀리-오프 특성을 구현하는
    질화물계 트랜지스터.
  21. 제18 항에 있어서,
    상기 질화물 시드 패턴은 상기 게이트 전극에 의해 정의되는 영역과 상하 방향으로 겹쳐지지 않도록 배치되는
    질화물계 트랜지스터.
  22. 제18 항에 있어서,
    상기 질화물 시드(seed) 패턴에 의해 정의되는 영역에 존재하는 실전위 밀도가 상기 질화물 시드 패턴 외부 영역에 존재하는 실전위 밀도보다 상대적으로 높은
    질화물계 트랜지스터.
  23. 제18 항에 있어서,
    상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 전극의 상부에 배치되는 히트 싱크를 더 포함하는
    질화물계 트랜지스터.
  24. 제18 항에 있어서,
    상기 기판은 제1 히트 싱크로 기능하며,
    상기 제1 히트 싱크의 반대쪽에서, 상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 전극의 상부에 배치되는 제2 히트 싱크를 더 포함하는
    질화물계 트랜지스터.
  25. 기판 상에 질화물 시드 패턴을 형성하는 단계;
    상기 질화물 시드 패턴 사이를 메우도록 상기 기판 상에 질화물 버퍼층을 형성하는 단계;
    상기 질화물 버퍼층 상에 제1 질화물계 반도체를 형성하는 단계;
    상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계;
    상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  26. 제25 항에 있어서,
    상기 질화물 버퍼층을 형성하는 단계는
    상기 질화물 시드 패턴으로부터, 상면 및 측면 방향으로 질화물층을 성장시키는
    질화물계 트랜지스터의 제조 방법.
  27. 제26 항에 있어서,
    상기 질화물 버퍼층을 형성하는 단계는
    상기 질화물 시드 패턴으로부터 좌우 방향으로 성장하는 질화물층 내부의 실전위 밀도가 상기 질화물 시드 패턴으로부터 상하 방향으로 성장하는 질화물층 내부의 실전위 밀도보다 낮도록 질화물층을 성장시키는
    질화물계 트랜지스터의 제조 방법.
  28. 제25 항에 있어서,
    상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극 상에 히트 싱크를 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  29. 제25 항에 있어서,
    상기 기판을 제거하고, 상기 질화물 시드 패턴 및 상기 질화물 버퍼층의 하부에 제1 히트 싱크를 형성하는 단계; 및
    상기 소스 전극, 상기 게이트 전극 및 상기 드레인 전극 상에 제2 히트 싱크를 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  30. 제1형으로 도핑된 제1 질화물계 물질을 포함하는 제1 반도체 패턴층;
    상기 제1 반도체 패턴층을 둘러싸도록 배치되고 제2형으로 도핑된 제1 질화물계 물질을 포함하는 제2 반도체 패턴층;
    상기 제2 반도체 패턴층을 둘러싸도록 배치되고 제1형으로 도핑된 제1 질화물계 물질을 포함하는 채널층;
    상기 채널층의 하부에 배치되는 제2 질화물계 물질을 포함하는 장벽층;
    상기 제1 반도체 패턴층과 오믹 접합을 이루는 소스 전극;
    상기 제2 반도체 패턴층의 상부에 배치되는 게이트 전극; 및
    상기 채널층과 오믹 접합을 이루는 드레인 전극을 포함하고,
    상기 제1 질화물계 물질과 상기 제2 질화물계 물질은 서로 다른 에너지 밴드갭을 구비하는
    질화물계 트랜지스터.
  31. 제30 항에 있어서,
    상기 채널층은
    상기 제2 반도체 패턴층과 접하도록 배치되며 상대적으로 고농도로 제1형 도핑된 제1 채널층 부분; 및
    상기 제1 채널층 부분과 접하도록 배치되며 상대적으로 저농도로 제1형 도핑된 제2 채널층 부분을 포함하는
    질화물계 트랜지스터.
  32. 제30 항에 있어서,
    상기 채널층과 상기 장벽층 사이의 계면 영역에는 이종 접합에 의한 2DEG 층이 배치되는
    질화물계 트랜지스터.
  33. 제30 항에 있어서,
    상기 제2 반도체 패턴층은 상기 기판을 기준으로 상하 방향에 대하여 소정의 경사를 이루는 측면 프로파일을 가지는
    질화물계 트랜지스터.
  34. 제30 항에 있어서,
    상기 게이트 전극과 상기 제2 반도체 패턴층 사이에 배치되는 게이트 유전층을 더 포함하는
    질화물계 트랜지스터.
  35. 제30 항에 있어서,
    상기 소스 전극은
    적어도 상기 제1 반도체 패턴층을 측벽으로 노출시키는 트렌치 내부에 배치되는
    질화물계 트랜지스터.
  36. 제30 항에 있어서,
    상기 드레인 전극은
    적어도 상기 채널층을 측벽으로 노출시키는 트렌치 내부에 위치하는
    질화물계 트랜지스터.
  37. 성장 기판 상에 제1형으로 도핑된 제1 질화물계 물질을 구비하는 제1 반도체 패턴층, 상기 제1 반도체 패턴층을 둘러싸며 제2형으로 도핑된 제1 질화물계 물질을 구비하는 제2 반도체 패턴층, 및 상기 제2 반도체 패턴층을 둘러싸며 제1 질화물계 물질을 구비하는 제1 채널층 부분을 포함하는 다층 패턴 구조물을 형성하는 단계;
    상기 다층 패턴 구조물 사이를 메우는 제2 채널층 부분을 형성하는 단계;
    상기 제2 채널층 부분 상에 제2 질화물계 물질을 구비하는 장벽층을 형성하는 단계;
    상기 성장 기판을 제거하고, 노출되는 상기 제2 반도체 패턴층의 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 인접하는 상기 제1 반도체 패턴층과 전기적으로 연결되는 소스 전극, 및 상기 게이트 전극과 인접하는 상기 제1 채널층 부분과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  38. 제37 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 장벽층의 상부에 지지 기판을 접합하는 단계;
    상기 성장 기판을 제거하여, 상기 제1 및 제2 반도체 패턴층 및 상기 제1 및 제2 채널층 부분을 노출시키는 단계;
    상기 노출되는 상기 제2 반도체 패턴층의 상부에 전도성 패턴을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  39. 제37 항에 있어서,
    상기 다층 패턴 구조물을 형성하는 단계는
    상기 성장 기판 상에 상기 제1 반도체 패턴층을 포함하는 적층막 패턴을 형성하는 단계;
    상기 적층막 패턴을 시드층으로 하여 질화물을 성장시켜, 상기 제2 반도체 패턴층을 형성시키는 단계; 및
    상기 제2 반도체 패턴층 상에 질화물을 성장시켜, 소정의 두께를 가지는 상기 제1 채널층 부분을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  40. 제39 항에 있어서,
    상기 적층막 패턴을 형성하는 단계는
    상기 성장 기판 상에 제1형으로 도핑된 제1 질화물계 물질층, 제2형으로 도핑된 제1 질화물계 물질층 및 층간 절연막을 형성하는 단계; 및
    상기 제1형 및 제2형으로 도핑된 제1 질화물계 물질층, 및 상기 층간 절연막을 패터닝하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  41. 제39 항에 있어서,
    상기 제2 반도체 패턴층을 형성시키는 단계는
    상기 적층막 패턴을 시드층으로 하여 제2형으로 도핑된 질화물을 성장시키되, 상기 제2 반도체 패턴층 내부의 실전위의 밀도가 상기 적층막 패턴 내의 실전위의 밀도보다 낮도록 측면 성장시키는
    질화물계 트랜지스터의 제조 방법.
  42. 제39 항에 있어서,
    상기 제2 반도체 패턴층을 형성하는 단계는
    상기 적층막 패턴을 시드층으로 하여 제2형으로 도핑된 질화물을 성장시키되, 상기 제2 반도체 패턴층이 상하 방향에 대하여 소정의 경사를 이루는 측면 프로파일을 가지도록 형성하는
    질화물계 트랜지스터의 제조 방법.
  43. 제37 항에 있어서,
    상기 장벽층 상에 질화물층을 형성하는 단계를 더 포함하는
    질화물계 트랜지스터의 제조 방법.
  44. 제37 항에 있어서,
    상기 소스 전극을 형성하는 단계는
    적어도 상기 제1 반도체 패턴층을 측벽으로 노출시키는 트렌치를 상기 다층 패턴 구조물 내에 형성하는 단계; 및
    상기 트렌치 내부에 상기 제1 반도체 패턴층과 오믹 접합을 이루는 전도성 패턴을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
  45. 제37 항에 있어서,
    상기 드레인 전극을 형성하는 단계는
    적어도 상기 제2 채널층 부분을 부분적으로 노출시키는 트렌치를 상기 반도체 구조물 내에 형성하는 단계; 및
    상기 트렌치 내부에 상기 제2 채널층 부분과 오믹 접합을 이루는 전도성 패턴을 형성하는 단계를 포함하는
    질화물계 트랜지스터의 제조 방법.
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