KR102066587B1 - 수직형 질화물계 트랜지스터의 제조 방법 - Google Patents
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- 150000004767 nitrides Chemical class 0.000 title claims abstract description 215
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 279
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 22
- 239000010410 layer Substances 0.000 description 275
- 229910002601 GaN Inorganic materials 0.000 description 29
- 230000008569 process Effects 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 239000011575 calcium Substances 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 6
- 239000011777 magnesium Substances 0.000 description 6
- 239000011572 manganese Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052594 sapphire Inorganic materials 0.000 description 4
- 239000010980 sapphire Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 3
- 229910052791 calcium Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- -1 nitride nitride Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
일 실시예에 따르는 수직형 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층을 형성한다. 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성한다. 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시킨다. 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층을 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층의 내부에 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성한다. 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성한다.
Description
본 개시(disclosure)는 대체로(generally) 수직형 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 소스 전극 및 드레인 전극 간의 누설 전류 밀도를 감소시킬 수 있는 수직형 질화물계 트랜지스터를 제조하는 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에, 최근에 등장한 Ⅲ-Ⅴ족 반도체 물질을 적용하는 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다.
이러한, 질화갈륨계 트랜지스터는 수평형 구조 또는 수직형 구조로 제조될 수 있다. 수평형 구조는 질화물계 트랜지스터의 전하 전도가 수평 방향으로 이루어지고 있는 구조를 의미하며, 일반적으로, 소스 전극, 게이트 전극 및 드레인 전극이 기판 상의 동일면 상에 배치되는 구조이다. 최근에 등장한 수직형 구조는, 상술한 수평형 구조와는 달리, 전하 전도가 수직 방향으로 이루어지고 있는 구조를 의미하며, 미국공개특허 2012-0319127에 개시된 전류구경수직전자트랜지스터(CAVET; Current Aperture Vertical ElectronTransistor)를 일 예로서 제시할 수 있다. 상기 CAVET에 따르면, 소스 전극과 드레인 전극은 수직 방향으로 서로 대향되게 배치되고, 그 사이에 전류 장벽층으로서 p형 갈륨나이트라이드(p-GaN)층이 배치된다. 그리고, 전류는 p형갈륨나이트라이드(p-GaN)층에 의해 제공되는 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다.
한편, 종래의 질화물계 트랜지스터의 제조 공정에서는 기판으로서 사파이어 기판이 일반적으로 적용되고 있다. 그런데, 사파이어는 GaN 과의 격자상수 차이에 기인하여, 사파이어 기판 상에서 GaN 반도체층이 성장될 때, GaN 반도체층의 높이 방향을 따라 결정 결함인 실전위(treading dislocation)가 GaN 반도체층 내부에 생성될 수 있다. 상기 실전위는 의도하지 않게 전하 전도의 경로로서 기능할 수 있다.
실제로, 이러한 실전위는 수평형 질화물계 트랜지스터의 소자 동작시에, 게이트 전극의 단부에서의 항복 현상을 발생시키거나, 수직형 질화물계 트랜지스터의 소자 동작시에 소스 전극과 드레인 전극간 누설 전류를 증가시켜, 질화물계 트랜지스터의 동작 신뢰성을 악화시킬 수 있다고 보고되고 있다. 따라서, 상기 실전위를 통해 발생하는 원하지 않는 전하 전도 현상을 효과적으로 방지할 기술이 요청된다.
본 개시의 실시예는 질화물계 물질층 내의 실전위를 통해 전도되는 누설 전류를 감소시킬 수 있는 수직형 질화물계 트랜지스터의 제조 방법을 제조하는 방법을 제공한다.
일측면에 따르는 수직형 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 수직형 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층을 형성한다. 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성한다. 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시킨다. 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층을 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층의 내부에 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성한다. 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성한다.
다른 측면에 따르는 수직형 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 수직형 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 및 제1 형으로 도핑된 질화물계 제1 반도체층을 형성한다. 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성한다. 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시킨다. 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층을 형성한다. 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층 상에 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성한다. 적어도 상기 상부 질화물계 반도체층 및 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성한다. 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성한다.
또다른 측면에 따르는 수직형 질화물계 트랜지스터의 제조 방법이 개시된다. 상기 수직형 질화물계 트랜지스터의 제조 방법에 있어서, 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 및 제1 형으로 도핑된 질화물계 제1 반도체층을 형성한다. 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성한다. 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시킨다. 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층, 및 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성한다. 상기 상부 질화물계 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성한다. 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성한다. 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 게이트 전극을 형성한다. 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성한다.상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성한다.
본 개시의 일 실시 예에 따르면, 질화물 측면 성장용 마스크 패턴을 이용하여 질화물계 물질층을 측면 성장시킴으로써, 성장된 물질층 내부에 위치하는 실전위의 밀도를 효과적으로 감소시킬 수 있다.
또한, 질화물 측면 성장용 마스크 패턴을 하부의 질화물계 물질층과 다른 구성 원소 및 조성을 구비하도록 형성함으로써, 상기 하부의 질화물계 물질층으로부터 질화물 측면 성장용 마스크 패턴 내부로 실전위가 연장되는 것을 차단할 수 있다.
이로써, 소스 전극과 드레인 전극 사이에서, 채널층 이외의 경로로 전도되는 누설 전류를 효과적으로 억제할 수 있다.
도 1 내지 도 15는 본 개시의 일 실시 예에 따르는 수직형 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 16 내지 도 25는 본 개시의 다른 실시 예에 따르는 수직형 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 16 내지 도 25는 본 개시의 다른 실시 예에 따르는 수직형 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 '위' 또는 '아래'에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 '위' 또는 '아래'에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 상하 방향으로 형성되는 채널이라는 의미는, 소스 전극으로부터 드레인 전극으로의 전하의 전도가 상하 방향으로 이루어지는 채널을 구비한다는 것을 의미할 수 있다. 따라서, 상기 채널은 채널층이 기판 면과 같은 기준면에 대하여 수직으로 형성되는 경우뿐만 아니라, 상기 채널층이 상기 기준면에 대하여 소정의 각도로 경사진 경우를 모두 포함하는 의미로 사용될 수 있다. 경사도는 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도를 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사면을 가질 수 있다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극을, 드레인 전극은 소스 전극을 의미할 수도 있다.
본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 경계면 뿐만 아니라, 상기 경계면과 인접하는 제1 층 또는 제2 층의 소정 깊이로의 내부 영역을 포괄하는 것으로 해석될 수 있다.
본 명세서에서, n형 또는 p형으로 도핑된다는 의미는 질화물계 반도체 내에, 도펀트가 p형은 1E17 내지 1E20 /cm3 , n형은 약 1E16 내지 1E19 /cm3 주입되는 경우를 의미할 수 있다. '고농도의 n형 또는 p형으로 도핑된다'는 의미는 질화물계 반도체 내에, p형의 경우 약 1E20 /cm3 이상, n형의 경우 도펀트가 약 1E19 /cm3 이상이 주입되는 경우를 의미할 수 있다.
도 1 내지 도 15는 본 개시의 일 실시 예에 따르는 수직형 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 이하, 설명하는 실시 예에서, 질화물계 반도체층은, 일 예로서, AlxInyGa1 -x- yN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1) 과 같은 질화물을 포함할 수 있다. 상기 질화물계 반도체층은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 이용하는 에피 성장법에 의해 형성할 수 있다.
도 1을 참조하면, 기판(100) 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층(110) 및 제1 형으로 도핑된 질화물계 제1 반도체층(121)을 순차적으로 형성한다. 기판(100)은 일 예로서, 실리콘 기판, 사파이어 기판, 탄화실리콘(SiC) 기판, AlN 기판 등과 같은 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 물질층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
상기 제1 형이라 함은 n형 또는 p형의 도핑 형태를 의미한다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등이 적용될 수 있다. 상술한 도핑은 상기 질화물계 반도체층의 제조 공정을 수행하는 도중에, 도핑 가스를 반응기 내에 제공함으로써 이루어질 수 있다. 일 실시 예에 따르면, 하부 질화물계 반도체층(110)로서 고농도 n형 도핑된 GaN층, 제1 반도체층(121)으로서 n형 도핑된 GaN층이 형성될 수 있다.
하부 질화물계 반도체층(110)이 기판(100) 상에서 형성될 때, 기판(100)과 하부 질화물계 반도체층(110)을 이루는 물질의 격자 상수 차이에 기인하여 결정 결함인 실전위(112)가 하부 질화물계 반도체층(110) 내부에 형성될 수 있다. 실전위(112)는 기판(100)에 대해 상하 방향으로 형성될 수 있다. 실전위(112)는 제1 반도체층(121)이 하부 질화물계 반도체층(110) 상에 형성될 때, 하부 질화물계 반도체층(110) 내부로 연장될 수 있다. 에피 성장법을 적용하는 한 하부층의 결정 구조을 따라 상부층이 형성되기 때문이다.
도 1을 다시 참조하면, 제1 반도체층 상에 마스크층(130)을 형성한다. 마스크층(130)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 결합을 포함할 수 있다. 마스크층(130)은 구체적인 예로서, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 마스크층(130)은 상술한 재료막을 단독 또는 복층의 적층 구조로 형성할 수 있다. 마스크층(130)은 비정질 형태의 결정구조를 가지도록 형성될 수 있으며, 일 예로서, 화학기상증착법, 증발법, 코팅법 등과 같은 방법을 적용하여 형성할 수 있다. 또한, 마스크층(130)은 제1 반도체층(121)과 서로 다른 조성 및 구성 원자를 가짐으로써, 제1 반도체층(121) 내의 실전위(121)가 마스크층(130) 내부로 연장되지 않을 수 있다.
도 2를 참조하면, 마스크층(130)을 선택적으로 식각하여 질화물 측면 성장용 마스크 패턴(135)을 형성한다. 상술한 식각법은 비등방성 식각법 또는 등방성 식각법을 적용할 수 있다.
도 3을 참조하면, 질화물 측면 성장용 마스크 패턴(135)을 이용하여 제1 반도체층(121)로부터 제1 형으로 도핑된 질화물계 제2 반도체층(122)를 성장시킨다. 이어서, 제2 반도체층(122) 상에 제2 형으로 도핑된 질화물계 제3 반도체층(123)을 형성한다.
제1 반도체층(121), 제2 반도체층(122) 및 제3 반도체층(123)은 도핑 타입만 달리할 뿐, 동일한 질화물을 포함할 수 있다. 제1 형이 n형인 경우, 제2 형은 p형을 의미할 수 있으며, 제1 형이 p형인 경우, 제2 형이 n형일 수 있다. 일 예로서, n형으로 도핑되는 경우, 도펀트는 실리콘(Si)이 적용될 수 있으며, p형으로 도핑되는 경우, 도펀트는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 등이 적용될 수 있다.
일 실시 예에 있어서, 하부 질화물계 반도체층(110)으로서 고농도 n형 도핑된 GaN층, 제1 반도체층(121)으로서 n형 도핑된 GaN층, 제2 반도체층(122)으로서 p형 도핑된 GaN층, 제3 반도체층(123)으로서 n형 도핑된 GaN층이 형성될 수 있다.
제2 반도체층(122)은 제1 반도체층(121)으로부터 상하 방향 및 좌우 방향으로 에피 성장할 수 있다. 에피 성장 공정 중에 상술한 p형 도펀트가 주입될 수 있다.
제2 반도체층(122)이 제1 반도체층(121)으로부터 성장될 때, 제1 반도체층(121) 내의 실전위(112)도 함께 연장되어 제2 반도체층(122) 내에 형성될 수 있다. 다만, 질화물 측면 성장용 마스크 패턴(135)의 상부에 형성되는 제2 반도체층(122)의 내부에는 실전위(112)의 밀도가 상대적으로 낮을 수 있다. 왜냐하면, 질화물 측면 성장용 마스크 패턴(135)의 상부에서는 제1 반도체층(121)으로부터 직접 질화물층이 성장하지 않고, 제1 반도체층(121)으로부터 상하 방향으로 직접 성장하던 제1 반도체층(121)의 일부분이 질화물 측면 성장용 마스크 패턴(135)의 측면 방향으로 방향을 전환해 성장함으로써, 질화물 측면 성장용 마스크 패턴(135)의 상부에 제2 반도체층(122)의 부분이 형성되기 때문이다. 측면 성장하는 질화물층은 하부층의 결정 구조를 따르지 않기 때문에, 하부층의 실전위가 연장되지 않을 수 있다.
제2 반도체층(122) 내의 실전위 밀도가 낮기 때문에, 제2 반도체층(122)으로부터 에피 성장하는 제3 반도체층(122) 내의 실전위 밀도도 낮을 수 있다.
도 4를 참조하면, 제3 반도체층(123)으로부터 제1 반도체층(121)의 내부에 이르는 제1 트렌치(10)를 형성한다. 제1 트렌치(10)는 제3 반도체층(123), 제2 반도체층(122), 질화물 측면 성장용 마스크 패턴(135) 및 제1 반도체층(121)을 선택적으로 식각함으로써, 형성할 수 있다. 제1 트렌치(10)의 측벽부는 제1 트렌치(10)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제1 트렌치(10)의 측벽부는 제1 트렌치(10)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 이때, 경사각은 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도 미만의 각을 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사를 가질 수 있다.
도 5를 참조하면, 제1 트렌치(10)를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층(124)를 형성한다. 제4 반도체층(124)은 제1 트렌치(10)를 메우도록 형성됨과 동시에 제3 반도체층(123) 상에 적층되도록 형성될 수 있다. 이어서, 제4 반도체층(124)보다 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층(140)을 형성할 수 있다. 일 실시 예에 있어서, 제4 반도체층(124)은 약 1E17 내지 1E19 /cm3의 도핑 농도로 도핑된 n형의 GaN층일 수 있으며, 상부 질화물계 반도체층(140)은 약 1E19 /cm3 이상의 도핑 농도로 도핑된 n형의 GaN층일 수 있다. 이로서, 제3 반도체층(123)은 제2 반도체층(122), 및 제4 반도체층(124)에 의해 둘러싸이도록 배치될 수 있다.
도 6을 참조하면, 상부 질화물계 반도체층(140) 및 제4 반도체층(124)을 선택적으로 식각하여 제2 트렌치(20)를 형성한다. 제2 트렌치(20)는 제1 트렌치(10)의 내부에 형성될 수 있다.
보다 구체적인 일 실시 예에 의하면, 제2 트렌치(20)는 제1 트렌치(10)의 측벽부로부터 제4 반도체층(124)이 소정의 두께(t1, t2)만큼 잔존하도록, 제4 반도체층(124)을 선택적으로 식각하는 공정을 수행함으로써 형성될 수 있다. 잔존하는 제4 반도체층(124)의 일부분은 후속 공정을 통해, 수직형 질화물계 트랜지스터의 채널층으로 기능할 수 있다. 따라서, 잔존하는 제4 반도체층(124)의 두께는 제3 반도체층(123)과 게이트 전극 사이에 형성되는 공핍 영역의 폭을 고려하여 결정될 수 있다. 도시된 바와 같이, 제2 트렌치(20)의 바닥면은 제1 트렌치(10)의 바닥면과 동일 수준의 깊이일 수 있으나, 반드시 이에 한정되는 것은 아니고, 제2 트렌치(20)의 바닥면이 제1 트렌치(10)의 바닥면 보다 깊거나 얕도록 형성될 수도 있다.
제2 트렌치(20)의 측벽부는 제2 트렌치(20)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제2 트렌치(20)의 측벽부는 제2 트렌치(20)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 이때, 경사각은 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도 미만의 각을 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사를 가질 수 있다.
도 7을 참조하면, 제2 트렌치(20) 사이의 상부 질화물계 반도체층(140), 제4 반도체층(124)을 선택적으로 식각하여, 제2 반도체층(122)을 부분적으로 노출시키는 제3 트렌치(30)를 형성한다. 제3 트렌치(30)의 측벽부는 제3 트렌치(30)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제3 트렌치(30)의 측벽부는 제3 트렌치(30)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 제3 트렌치(30)는 후술하는 소스 전극(170)을 형성하기 위한 소스 콘택(30)으로 기능할 수 있다.
도 8을 참조하면, 제2 트렌치(20) 및 제3 트렌치(30) 내부 및 상부 질화물계 반도체층(140) 상에 게이트 유전막(152)를 형성한다. 도시되는 바와 같이, 게이트 유전막(152)이 제2 트렌치(20)의 측벽을 따라 형성되며, 제3 트렌치(30)의 내부를 메우도록 형성될 수 있다.
게이트 유전막(152)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 게이트 유전막(152)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 9를 참조하면, 제2 트렌치(20)의 내부 및 제2 트렌치(20) 외부의 게이트 유전막(152) 상에 게이트 도전층을 형성하고 패터닝함으로써, 게이트 전극(154)를 형성할 수 있다. 이때, 상기 게이트 도전층은 제2 트렌치(20)의 내부를 메우도록 형성될 수 있다. 게이트 전극(154)은 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 탄소(C), 철(Fe), 망간(Mn) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(154)은 니켈(Ni), 금(Au), 타이타늄(Ti), 알루미늄(Al)등의 금속을 포함할 수 있다. 게이트 전극(154)를 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 10을 참조하면, 게이트 유전막(152) 및 게이트 전극(154) 상에 층간 절연 막(160)을 형성한다. 층간 절연막(160)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 층간 절연막(160)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 11을 참조하면, 층간 절연막(160) 및 게이트 유전막(152)을 선택적으로 식각하여, 층간 절연층(162) 및 게이트 유전층(153)을 형성한다. 또한, 상기 선택적 식각 과정에서 제3 트렌치(30) 내부의 게이트 유전막(152)이 제거됨으로써, 제3 트렌치(30)가 노출된다. 제3 트렌치(30)는 적어도 제4 반도체층(124)으로부터 하부 방향으로 형성되어, 제3 반도체층(123)을 노출시킬 수 있다. 제3 트렌치(30)는 후술하는 바와 같이, 소스 전극(170)을 형성하기 위한 소스 콘택(30)으로 기능할 수 있다.
도 12를 참조하면, 소스 콘택(30)의 내부 및 층간 절연층(162) 사이에 소스 전극(170)을 형성한다. 소스 전극(170)은 제4 반도체층(124) 또는 상부 질화물계 반도체층(140)과 오믹 접합을 이룰 수 있다. 소스 전극(170)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다. 소스 전극(380)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다.
도 13을 참조하면, 소스 전극(170)의 상부에 히트 싱크(1310)를 배치시킨다. 히트 싱크(1310)는 수직형 질화물계 트랜지스터의 내부에서 발생하는 열을 외부로 전도시키는 기능을 수행한다. 히트 싱크(1310)는 일 예로서, 열 전도율이 좋은 금속과 같은 재질로 이루어지는 구조물일 수 있다. 히트 싱크(1310)는 접합 부재(1312)를 이용하여, 소스 전극(170)의 상부에 부착할 수 있다. 접합 부재(1312)는 일 예로서, 열 전도율이 좋은 솔더 또는 금속 페이스트를 포함할 수 있으나, 반드시 이에 한정되지 않고 공지의 다른 물질을 포함할 수 있다.
도 13를 다시 참조하면, 기판(100)을 하부 질화물계 반도체층(110)과 서로 분리시킨다. 상기 분리시키는 방법은 일 예로서, 레이저 리프트 오프(laer lift off) 공정을 적용할 수 있다.
도 14를 참조하면, 기판(100)이 분리됨으로써, 노출되는 하부 질화물계 반도체층(110) 상에 드레인 전극(180)을 형성한다. 드레인 전극(180)은 하부 질화물계 반도체층(110)과 오믹 접합을 형성할 수 있다. 드레인 전극(180)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다. 소스 전극(180)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링, 원자층 증착법, 증발법 등을 적용할 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 제조할 수 있다.
몇몇 다른 실시 예에 따르면, 도 12와 관련하여 상술한 소스 전극(170)을 형성하는 공정을 수행한 후에, 기판(100) 상에서, 제1 반도체층(121), 제2 반도체층(122), 질화물 측면 성장용 마스크 패턴(135), 제3 반도체층(123), 제4 반도체층(124), 상부 질화물계 반도체층(140)을 선택적으로 식각하여, 하부 질화물계 반도체층(110)을 노출시킬 수 있다. 이어서, 하부 질화물계 반도체층(110) 상에 드레인 전극(182)을 형성할 수 있다. 추가하여, 소스 전극(170)의 상부에 히트 싱크를 추가로 배치시킬 수도 있다.
이하에서는 도 14을 참조하여, 본 개시의 실시 예에 따르는 수직형 질화물계 트랜지스터의 구동 방법을 설명하도록 한다. 먼저, 대기 상태에서, 제3 반도체층(123)과 게이트 전극(154) 사이에 위치하는 제1 반도체층(124)에 공핍 영역(115)이 형성된다. 소스 전극(170)과 드레인 전극(180) 사이에 구동 전압이 인가되더라도, 공핍 영역(115)이 전하의 이동을 방해함으로써, 소스 전극(170)과 드레인 전극(180) 사이에서 전하 전도는 발생하지 않는다. 게이트 전극(154)에 문턱 전압 이상의 전압이 인가되면, 공핍 영역(115)이 제거되어 제4 반도체층(124) 내에 상하 방향의 채널층이 형성된다. 일 실시 예로서, 제4 반도체 영역(124)이 n형 도핑된 GaN층을 포함하고, 제3 반도체층(123)이 p형 도핑된 GaN층을 포함하는 경우, 게이트 전극(154)에 인가되는 상기 전압에 의해, 제4 반도체층(124)에 전자가 전도할 수 있는 상하 방향의 채널층이 형성될 수 있다. 상기 전자는 소스 전극(170)으로부터 상부 질화물계 반도체층(140)으로 전도된 후에, 하부 방향에 위치하는 상기 채널층, 제1 반도체층(121), 및 하부 질화물계 반도체층(110)을 통과하여 드레인 전극(180)으로 전도될 수 있다. 본 실시 예에서는 게이트 전극(154)에 의해 제어되는 채널층을 상하 방향으로 구성하되, 채널층을 n형 도핑된 GaN층에 형성함으로써 채널층에서의 전하 이동도를 증가시킬 수 있다.
도 16 내지 도 26은 본 개시의 다른 실시 예에 따르는 수직형 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다. 도 16을 참조하면, 도 3과 관련하여 상술한 기판 구조물을 준비한다. 즉, 기판(105) 상에 하부 질화물계 반도체층(110), 제1 반도체층(121), 제2 반도체층(122), 및 제3 반도체층(123)이 적층된다. 제2 반도체층(122)은 질화물 측면 성장용 마스크 패턴(135)을 이용하여, 제1 반도체층(121)으로부터 에피 성장될 수 있다.
도 17을 참조하면, 제3 반도체층(123) 상에 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층(1710)을 형성한다. 일 실시 예에 있어서, 하부 질화물계 반도체층(110)으로서 고농도 n형 도핑된 GaN층, 제1 반도체층(121)으로서 n형 도핑된 GaN층, 제2 반도체층(122)으로서 p형 도핑된 GaN층, 제3 반도체층(123)으로서 n형 도핑된 GaN층, 상부 질화물계 반도체층(1710)으로서, 고농도 n형 도핑된 GaN층이 형성될 수 있다.
도 18을 참조하면, 상부 질화물계 반도체층(1710)으로부터 제1 반도체층(121)의 내부에 이르는 제1 트렌치(40)를 형성한다. 제1 트렌치(40)는 상부 질화물계 반도체층(1710), 제3 반도체층(123), 제2 반도체층(122), 질화물 측면 성장용 마스크 패턴(135) 및 제1 반도체층(121)을 선택적으로 식각함으로써, 형성할 수 있다. 제1 트렌치(40)의 측벽부는 제1 트렌치(40)의 바닥면과 수직을 이루도록 형성될 수 있다. 다르게는, 제1 트렌치(40)의 측벽부는 제1 트렌치(40)의 바닥면과 소정의 각도로 경사를 이루도록 형성될 수 있다. 이때, 경사각은 식각 공정에 따라 다르지만 GaN의 격자면에 따라 약 30 내지 90도 미만의 각을 가질 수 있다. 더 자세하게는 건식식각 또는 습식식각 했을 때 약 60 내지 70도의 경사를 가질 수 있다.
도 19를 참조하면, 제1 트렌치(40)를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층(1710)을 형성한다. 제4 반도체층(1710)은 제1 트렌치(40)를 메우고, 상부 질화물계 반도체층(1710)과 동일한 표면을 가지도록 평탄화될 수 있다. 이로서, 제3 반도체층(123)은 제2 반도체층(122), 상부 질화물계 반도체층(1710) 및 제4 반도체층(1720)에 의해 둘러싸이도록 배치될 수 있다.
도 20을 참조하면, 제4 반도체층(1720)을 선택적으로 식각하여 제2 트렌치(50)를 형성한다. 제2 트렌치(50)는 제1 트렌치(40)의 내부에 형성될 수 있다. 보다 구체적인 일 실시 예에 의하면, 제2 트렌치(50)는 제1 트렌치(40)의 측벽부로부터 제4 반도체층(1720)이 소정의 두께(t3, t4)만큼 잔존(즉, 도면에서의 제4 반도체층의 부분(1722))하도록, 제4 반도체층(1720)을 선택적으로 식각하는 공정을 수행함으로써 형성될 수 있다. 잔존하는 제4 반도체층(1720)의 일부분(1722)은 후속 공정을 통해, 수직형 질화물계 트랜지스터의 채널층으로 기능할 수 있다. 따라서, 잔존하는 제4 반도체층(1722)의 두께는 제3 반도체층(123)과 게이트 전극 사이에 형성되는 공핍 영역의 폭을 고려하여 결정될 수 있다. 도시된 바와 같이, 제2 트렌치(50)의 바닥면은 제1 트렌치(40)의 바닥면과 동일 수준의 깊이일 수 있으나, 반드시 이에 한정되는 것은 아니고, 제2 트렌치(50)의 바닥면이 제1 트렌치(40)의 바닥면 보다 깊거나 얕도록 형성될 수도 있다.
도 21을 참조하면, 제2 트렌치(50)의 내부, 제4 반도체층(1722), 및 상부 질화물계 반도체층(1710) 상에 게이트 유전막(152)을 형성한다. 게이트 유전막(152)은 제2 트렌치(50)의 측벽 및 바닥면을 따라 형성될 수 있다.
이어서, 제2 트렌치(50)의 내부 및 제2 트렌치(50) 외부의 게이트 유전막152) 상에 게이트 도전층을 형성하고 패터닝함으로써, 게이트 전극(154)를 형성할 수 있다. 이때, 상기 게이트 도전층은 제2 트렌치(50)의 내부를 메우도록 형성될 수 있다.
도 22를 참조하면, 게이트 유전막(152) 및 게이트 전극(154) 상에 절연막을 형성한다. 이어서, 상기 절연막, 게이트 유전막(152), 및 상부 질화물계 반도체층(1810)을 선택적으로 식각하여, 제3 반도체층(123)을 부분적으로 노출시키는 제3 트렌치(60)를 형성할 수 있다. 제3 트렌치(60)를 형성하는 과정에서, 상기 절연막, 게이트 유전막(152)이 패터닝됨으로써, 층간 절연층(162) 및 게이트 유전층(153)이 형성될 수 있다. 제3 트렌치(60)는 소스 전극(170)을 형성하기 위한 소스 콘택(60)으로 기능할 수 있다.
도 23을 참조하면, 소스 콘택(60)의 내부 및 층간 절연층(162) 사이에 소스 전극(170)을 형성한다. 소스 전극(170)은 상부 질화물계 반도체층(1710)과 오믹 접합을 이룰 수 있다.
도 24를 참조하면, 접합 부재(1312)를 사용하여 소스 전극(170)의 상부에 히트 싱크(1310)를 배치시킨다. 이어서, 기판(100)을 하부 질화물계 반도체층(110)과 서로 분리시킨다. 상기 분리시키는 방법은 일 예로서, 레이저 리프트 오프(laer lift off) 공정을 적용할 수 있다. 도 25를 참조하면, 기판(100)이 분리됨으로써, 노출되는 하부 질화물계 반도체층(110) 상에 드레인 전극(180)을 형성한다. 드레인 전극(180)은 하부 질화물계 반도체층(141)과 오믹 접합을 형성할 수 있다. 드레인 전극(180)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt), 금(Au), 은(Ag) 또는 이들의 조합을 포함할 수 있다.
도 26에서와 같이, 몇몇 다른 실시 예에 따르면, 도 23과 관련하여 상술한 소스 전극(170)을 형성하는 공정을 수행한 후에, 기판(100) 상에서, 제1 반도체층(121), 제2 반도체층(122), 제3 반도체층(123), 질화물 측면 성장용 마스크 패턴(135)을 선택적으로 식각하여, 하부 질화물계 반도체층(110)을 노출시킬 수 있다. 이어서, 하부 질화물계 반도체층(110) 상에 드레인 전극(182)을 형성할 수 있다. 추가하여, 소스 전극(170)의 상부에 히트 싱크를 추가로 배치시킬 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20, 30, 40, 50, 60: 트렌치,
105: 기판, 110: 하부 질화물계 반도체층, 112: 실전위,
121, 122, 123, 124: 제1, 제2, 제3, 제4 반도체층,
130: 마스크층, 135: 질화물 측면 성장용 마스크 패턴,
140: 상부 질화물계 반도체층, 153: 게이트 유전층,
154: 게이트 전극, 162: 층간 절연층, 170: 소스 전극,
180, 182: 드레인 전극, 1310: 히트 싱크,
1312: 접합 부재, 1710: 상부 질화물계 반도체층,
1720, 1722: 제4 반도체층.
105: 기판, 110: 하부 질화물계 반도체층, 112: 실전위,
121, 122, 123, 124: 제1, 제2, 제3, 제4 반도체층,
130: 마스크층, 135: 질화물 측면 성장용 마스크 패턴,
140: 상부 질화물계 반도체층, 153: 게이트 유전층,
154: 게이트 전극, 162: 층간 절연층, 170: 소스 전극,
180, 182: 드레인 전극, 1310: 히트 싱크,
1312: 접합 부재, 1710: 상부 질화물계 반도체층,
1720, 1722: 제4 반도체층.
Claims (23)
- (a) 기판 상에 제1 형으로 도핑된 질화물계 제1 반도체층을 형성하는 단계;
(b) 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성하는 단계;
(c) 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시키는 단계;
(d) 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층을 형성하는 단계;
(e) 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
(f) 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성하는 단계;
(g) 상기 제4 반도체층의 내부에 제2 트렌치를 형성하는 단계;
(h) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
(i) 상기 제4 반도체층과 전기적으로 연결되는 소스 전극을 형성하는 단계; 및
(j) 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(a) 단계에 있어서,
상기 기판과 상기 제1 반도체층 사이에, 상기 제1 반도체층보다 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층을 형성하는 단계를 더 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(b) 단계의 상기 질화물 측면 성장용 마스크 패턴은 산화물, 질화물 및 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(c) 단계는
상기 제1 반도체층으로부터 질화물층을 성장시키되,
상기 질화물 측면 성장용 마스크 패턴 상부의 상기 제2 반도체층은, 상기 질화물 측면 성장용 마스크 패턴의 측면 방향으로부터 성장된 상기 질화물층을 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제4 항에 있어서,
상기 질화물 측면 성장용 마스크 패턴에 의해 정의되는 영역의 상부에 존재하는 실전위 밀도는 상기 질화물 측면 성장용 마스크 패턴 외부 영역에 존재하는 실전위 밀도보다 낮은
수직형 질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(f) 단계는
상기 제4 반도체층이 상기 제1 트렌치를 메우도록 형성됨과 동시에 상기 제3 반도체층 상에 적층되도록 진행되는
수직형 질화물계 트랜지스터의 제조 방법. - 제6 항에 있어서,
(f) 단계 이후에, 상기 제4 반도체층 상에 상기 제4 반도체층 보다 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성하는 단계를 더 포함하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(g) 단계는
상기 제1 트렌치의 측벽부로부터 상기 제4 반도체층의 일부분이 소정의 두께 만큼 잔존하도록, 상기 제4 반도체층을 선택적으로 식각하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(g) 단계는
상기 제4 반도체층의 표면으로부터, 적어도 상기 제3 반도체층의 두께를 커버하도록 상기 제2 트렌치를 형성하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(h) 단계는
상기 제2 트렌치의 측벽부 및 바닥면에 게이트 유전막을 형성하는 단계; 및
상기 제2 트렌치를 메우도록 상기 게이트 유전막 상에 게이트 도전층을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(i) 단계는
적어도 상기 제4 반도체층을 선택적으로 식각하여, 상기 제3 반도체층을 노출시키는 소스 콘택을 형성하는 단계; 및
상기 제3 반도체층과 오믹 접합을 이루는 도전층을 상기 소스 콘택 내부에 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(j) 단계는
(j1) 상기 기판을 상기 제1 반도체층과 서로 분리시키는 단계;
(j2) 상기 기판이 제거된 상기 제1 반도체층 상에 드레인 전극을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제1 항에 있어서,
(j) 단계는
(j1) 상기 기판 상에 위치하는 상기 제1 내지 제4 반도체층을 선택적으로 식각하는 단계; 및
(j2) 상기 제1 반도체층과 전기적으로 연결되는 드레인 전극을 상기 기판 상에 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - (a) 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 및 제1 형으로 도핑된 질화물계 제1 반도체층을 형성하는 단계;
(b) 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성하는 단계;
(c) 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시키는 단계;
(d) 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층을 형성하는 단계;
(e) 상기 제3 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
(f) 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성하는 단계;
(g) 상기 제4 반도체층 상에 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성하는 단계;
(h) 적어도 상기 상부 질화물계 반도체층 및 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성하는 단계;
(i) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
(j) 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성하는 단계; 및
(k) 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - (a) 기판 상에 고농도의 제1 형으로 도핑된 하부 질화물계 반도체층, 및 제1 형으로 도핑된 질화물계 제1 반도체층을 형성하는 단계;
(b) 상기 제1 반도체층 상에 질화물 측면 성장용 마스크 패턴을 형성하는 단계;
(c) 상기 질화물 측면 성장용 마스크 패턴을 이용하여 상기 제1 반도체층으로부터 제1 형으로 도핑된 질화물계 제2 반도체층을 성장시키는 단계;
(d) 상기 제2 반도체층 상에 제2 형으로 도핑된 질화물계 제3 반도체층, 및 고농도의 제1 형으로 도핑된 상부 질화물계 반도체층을 형성하는 단계;
(e) 상기 상부 질화물계 반도체층으로부터 상기 제1 반도체층의 내부에 이르는 제1 트렌치를 형성하는 단계;
(f) 상기 제1 트렌치를 메우는 제1 형으로 도핑된 질화물계 제4 반도체층을 형성하는 단계;
(g) 상기 제4 반도체층을 선택적으로 식각하여, 제2 트렌치를 형성하는 단계;
(h) 상기 제2 트렌치 내부에 게이트 전극을 형성하는 단계;
(i) 상기 상부 질화물계 반도체층과 오믹 접합을 이루는 소스 전극을 형성하는 단계; 및
(k) 상기 하부 질화물계 반도체층과 오믹 접합을 이루는 드레인 전극을 형성하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(b) 단계의 상기 질화물 측면 성장용 마스크 패턴은 산화물, 질화물 및 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(c) 단계는
상기 제1 반도체층으로부터 질화물층을 성장시키되,
상기 질화물 측면 성장용 마스크 패턴 상부의 상기 제2 반도체층은, 상기 질화물 측면 성장용 마스크 패턴의 측면 방향으로부터 성장된 상기 질화물층을 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제17 항에 있어서,
상기 질화물 측면 성장용 마스크 패턴에 의해 정의되는 영역의 상부에 존재하는 실전위 밀도는 상기 질화물 측면 성장용 마스크 패턴 외부 영역에 존재하는 실전위 밀도보다 낮은
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(g) 단계는
상기 제1 트렌치의 측벽부로부터 상기 제4 반도체층의 일부분이 소정의 두께 만큼 잔존하도록, 상기 제4 반도체층을 선택적으로 식각하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(g) 단계는
상기 제4 반도체층의 표면으로부터, 적어도 상기 제3 반도체층의 두께를 커버하도록 상기 제2 트렌치를 형성하는
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(h) 단계는
적어도 상기 상부 질화물계 반도체층으로부터 하부 방향으로 형성되어, 상기 제2 반도체층을 노출시키는 소스 콘택을 형성하는 단계; 및
상기 상부 질화물계 반도체층과 오믹 접합을 이루는 도전층을 상기 소스 콘택 내부에 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(i) 단계는
(k1) 상기 기판을 상기 하부 질화물계 반도체층과 서로 분리시키는 단계;
(k2) 상기 하부 질화물계 반도체층 상에 드레인 전극층을 형성하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
(i) 단계는
(i1) 상기 기판 상에 위치하는 상기 제1 내지 제4 반도체층을 선택적으로 식각하여 상기 하부 질화물계 반도체층을 노출시키는 단계; 및
(i2) 상기 노출된 하부 질화물계 반도체층 상에 드레인 전극층을 형성하는 단계를 포함하는
수직형 질화물계 트랜지스터의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130127810A KR102066587B1 (ko) | 2013-10-25 | 2013-10-25 | 수직형 질화물계 트랜지스터의 제조 방법 |
| EP20140182215 EP2843708A1 (en) | 2013-08-28 | 2014-08-26 | Nitride-based transistors and methods of fabricating the same |
| JP2014172631A JP5909531B2 (ja) | 2013-08-28 | 2014-08-27 | 窒化物系トランジスタおよびその製造方法 |
| US14/470,164 US20150060943A1 (en) | 2013-08-28 | 2014-08-27 | Nitride-based transistors and methods of fabricating the same |
| CN201410433051.3A CN104425618A (zh) | 2013-08-28 | 2014-08-28 | 氮化物系晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020130127810A KR102066587B1 (ko) | 2013-10-25 | 2013-10-25 | 수직형 질화물계 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150047838A KR20150047838A (ko) | 2015-05-06 |
| KR102066587B1 true KR102066587B1 (ko) | 2020-01-15 |
Family
ID=53386624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130127810A KR102066587B1 (ko) | 2013-08-28 | 2013-10-25 | 수직형 질화물계 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102066587B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040145011A1 (en) | 2003-01-24 | 2004-07-29 | Industrial Technology Research Institute | Trench power MOSFET in silicon carbide and method of making the same |
| JP2006310562A (ja) | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| US20100038681A1 (en) | 2008-08-15 | 2010-02-18 | Masahiro Sugimoto | Transistor |
| US20120138951A1 (en) | 2010-05-18 | 2012-06-07 | Panasonic Corporation | Semiconductor chip and process for production thereof |
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2013
- 2013-10-25 KR KR1020130127810A patent/KR102066587B1/ko active IP Right Grant
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| US20100038681A1 (en) | 2008-08-15 | 2010-02-18 | Masahiro Sugimoto | Transistor |
| US20120138951A1 (en) | 2010-05-18 | 2012-06-07 | Panasonic Corporation | Semiconductor chip and process for production thereof |
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