CN115985894A - 高电子迁移率晶体管 - Google Patents

Abstract

本发明公开了一种高电子迁移率晶体管，包括基底、化合物半导体叠层、盖层、栅极电极、源极电极、漏极电极以及埋藏电极及/或导电结构。基底具有主动区，化合物半导体叠层包括缓冲层、高电阻层、通道层及阻障层，依序设置于基底上，盖层设置于化合物半导体叠层上，栅极电极设置于盖层上，且沿第一方向延伸，源极电极和漏极电极设置于化合物半导体叠层上，分别位于栅极电极的两侧且沿第二方向排列，其中第一方向与第二方向垂直，埋藏电极及/或导电结构穿过化合物半导体叠层，围绕或置于主动区内，并且具有固定电位或接地。

Description

高电子迁移率晶体管

技术领域

本发明涉及半导体装置技术领域，具体涉及一种高电子迁移率晶体管。

背景技术

在半导体技术中，III-V族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor,HEMT)。HEMT属于具有二维电子气(two dimensional electron gas,2-DEG)的一种晶体管，其2-DEG会邻近于能隙不同的两种材料之间的接合面(亦即，异质接合面)。由于HEMT并非使用掺杂区域作为晶体管的载子通道，而是使用2-DEG作为晶体管的载子通道，因此相较于现有的金氧半场效晶体管(MOSFET)，HEMT具有多种吸引人的特性，例如：高电子迁移率和以高频率传输信号的能力。

虽然高电子迁移率晶体管具有多项优势，但是现有的HEMT在大电流和高电压的应用上仍有许多需要克服的问题。

发明内容

有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以改善现有高电子迁移率晶体管所存在的缺点。

根据本发明的一实施例，提供一种高电子迁移率晶体管，包括：一基底，具有一主动区；一化合物半导体叠层，包括依序设置于所述基底上的一缓冲层、一高电阻层、一通道层及一阻障层；一盖层，设置于所述化合物半导体叠层上；一栅极电极，设置于所述盖层上，且沿一第一方向延伸；一源极电极和一漏极电极，设置于所述化合物半导体叠层上，分别位于所述栅极电极的两侧且沿一第二方向排列，其中所述第一方向与所述第二方向垂直；以及一埋藏电极，穿过所述化合物半导体叠层，设置于所述主动区，并且具有一固定电位或接地，其中所述源极电极包括沿所述第一方向排列的一第一部分和一第二部分，所述埋藏电极位于所述第一部分和所述第二部分之间，并且所述埋藏电极与所述第一部分和所述第二部分隔开。

根据本发明的另一实施例，提供一种高电子迁移率晶体管，包括：一基底，具有一主动区，所述主动区包括复数个重复单元；一化合物半导体叠层，包括依序设置于所述基底上的一缓冲层、一高电阻层、一通道层及一阻障层；以及一导电结构，穿过所述化合物半导体叠层，围绕所述主动区，并且具有一固定电位或接地；其中，至少一个所述重复单元包括：一盖层，设置于所述化合物半导体叠层上；一栅极电极，设置于所述盖层上，沿一第一方向延伸；以及一源极电极和一漏极电极，设置于所述化合物半导体叠层上，分别位于所述栅极电极的两侧且沿一第二方向排列，其中所述第一方向与所述第二方向垂直。

本发明技术方案的有益效果包括：1)可以降低高电子迁移率晶体管在高电压和大电流应用时的动态导通电阻(dynamic Ron)；2)可以进一步提升高电子迁移率晶体管的主动区内的半导体层的接地效果或稳定电位的效果，特别是针对元件尺寸变大时，让本发明的高电子迁移率晶体管在大电流和高电压的应用时，相较于不具有围绕主动区的导电结构的HEMT而言，可以大幅地降低动态导通电阻，以提升高电子迁移率晶体管的电性效能。

附图说明

图1是根据本发明一实施例绘示的高电子迁移率晶体管(HEMT)的俯视图；

图2A是根据本发明一实施例绘示的HEMT的重复单元的俯视图；

图2B是根据本发明另一实施例绘示的HEMT的重复单元的俯视图；

图3是根据本发明一实施例所绘示的HEMT的剖面示意图，其是沿着图1的A-A’线绘制；

图4是根据本发明一实施例所绘示的HEMT的基底的剖面示意图；

图5是根据本发明另一实施例所绘示的HEMT的基底的剖面示意图；

图6是根据本发明一实施例所绘示的HEMT的剖面示意图，其是沿着图1的B-B’线绘制；

图7是根据本发明另一实施例所绘示的HEMT的剖面示意图，其是沿着图1的B-B’线绘制。

附图标记说明：

100…高电子迁移率晶体管

100A…主动区

100B…外围区

100U…重复单元

101…核心基材

102…基板

103…第一绝缘材料层

104…绝缘层

105…半导体材料层

106、111…半导体层

107…第二绝缘材料层

109…复合材料层

110…基底

112…缓冲层

114…高电阻层

116…通道层

118…阻障层

120…化合物半导体叠层

121…盖层

122-1、122-2…栅极电极

122P…栅极电极的接触垫

132…源极电极

132a、132b…源极部分

132P…源极电极的接触垫

132V、142V…导通孔

135…源极金属图案

136…漏极电极

136P…漏极电极的接触垫

138…介电层

140…导电结构

142…埋藏电极

144…金属导线层

150…二维电子气区域

160…互连结构

d1、d2…距离

具体实施方式

下面结合附图和具体的实施方式对本发明作进一步说明。

本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」之类的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与标记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。

另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述亦应通过类似的方式予以解释。

虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层及/或区块(section)，但应了解此等元件、部件、区域、层及/或区块不应被此等用词所限制。此等用词仅是用以区分某一元件、部件、区域、层及/或区块与另一个元件、部件、区域、层及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序或是制造方法上的顺序。因此，在不背离本发明的具体实施例范畴下，下列所讨论的第一元件、部件、区域、层或区块亦可以第二元件、部件、区域、层或区块之词称之。

本发明中所提及的「约」或「实质上」之用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」之含义。

在本发明中，「三五族半导体(group III-V semiconductor)」是指包含至少一第三族(group III)元素与至少一第五族(group V)元素的化合物半导体。其中，第三族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而第五族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，「三五族半导体」可以是二元化合物半导体、三元化合物半导体或四元化合物半导体，包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、其类似物或上述化合物的组合，但不限于此。此外，端视需求，三五族半导体内亦可包括掺质，而为具有特定导电型的三五族半导体，例如n型或p型三五族半导体。在下文中，三五族半导体又可称为III-V族半导体。

虽然下文是通过具体实施例以描述本发明的技术方案，但是本发明的发明原理亦可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于本技术领域普通技术人员的知识范围。

本发明提出一种高电子迁移率晶体管(HEMT)，其是可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于III-V族半导体HEMT(III-V HEMT)具有较宽的能带间隙，因此具有低导通电阻(on-state resistance)与低切换损失的特征。

图1是根据本发明一实施例所绘示的高电子迁移率晶体管的平面示意图(俯视)。如图1所示，根据本发明一实施例，高电子迁移率晶体管(HEMT)100，例如增强型HEMT，可分为主动区(active area)100A和围绕主动区100A的外围区(peripheral area)100B，其中导电结构140不在主动区100A，且与主动区100A内的源极电极132、栅极电极122-1、122-2和漏极电极136隔开，并且导电结构140经由互连结构电性连接至源极电极132。虽然图1中绘示的导电结构140为连续的环状物，在其他实施例中，导电结构140也可以是不连续的环状物围绕主动区。另外，导电结构140可以与密封环(seal ring)结构(未绘示于附图中)一起设置在围绕主动区100A的外围区100B内。

根据本发明一实施例，主动区100A包含复数个重复单元(repeat unit)100U，在各重复单元100U内可包含依序沿着某方向(例如y方向)排列的源极电极132、栅极电极122-1、漏极电极136及栅极电极122-2。其中，源极电极132包含多个源极部分，例如源极部分132a、132b，这些源极部分132a、132b沿着另一方向(例如x方向)排列且互相隔开，因此对于沿着x方向延伸的多个源极部分132a、132b而言，这些源极部分132a、132b可以构成源极指状电极(source finger electrode)的其中一个分支电极(finger)，并且源极电极132位于栅极电极122-1的一侧。各漏极电极136则可以构成漏极指状电极(drain finger electrode)的其中一个分支电极，且位于栅极电极122-1的另一侧。此外，在一实施例中。漏极电极136还设置于两个栅极电极122-1和122-2之间，此实施例可称为共享漏极(common drain)的布局方式。同时，在图1的布局方式中，源极电极132放置在两个栅极电极122-1、122-2的外侧，并且源极电极132也放置在主动区100A的上下两侧。另外，如图1所示，在一实施例中，由各源极电极132构成的源极指状电极连接至一源极电极的接触垫(pad)132P，由各栅极电极122-1、122-2构成的栅极指状电极连接至一栅极电极的接触垫122P，源极电极的接触垫132P和栅极电极的接触垫122P可放置在主动区100A的同一侧(例如左侧)，且源极电极的接触垫132P可放置在栅极电极的接触垫122P的外侧，而由各漏极电极136构成的漏极指状电极则连接至一漏极电极的接触垫136P，漏极电极的接触垫136P放置在主动区100A的另一侧(例如右侧)。上述源极电极的接触垫132P、栅极电极的接触垫122P和漏极电极的接触垫136P的数量和布局方式仅为举例说明，本发明的实施例不限于此。

根据本发明的实施例，主动区100A的至少一个重复单元100U包含埋藏电极(buried through electrode)142，且埋藏电极142设置于源极电极132的相邻源极部分132a和132b之间，并且埋藏电极142与源极电极132的这些源极部分132a、132b也互相隔开。一个重复单元100U内可包含一个或多个埋藏电极142。此外，在一实施例中，主动区100A的每个重复单元100U内皆可设置一个或多个埋藏电极142。在另一实施例中，主动区100A的一些重复单元100U内可设置一个或多个埋藏电极142，而其他的重复单元100U内则不设置埋藏电极142，例如埋藏电极142可间隔一个或多个重复单元100U设置，因此对于两相邻的重复单元100U，可能只有其中一者会设置埋藏电极142，但不限定于此。主动区100A内的埋藏电极142的数量及设置方式可以依据HEMT的电性需求来决定。

图2A是根据本发明另一实施例所绘示的HEMT的重复单元的平面示意图(俯视)。图2A与图1的差异在于图2A的重复单元100U的布局方式为共享源极(common source)，其中源极电极132设置于两个栅极电极122-1和122-2之间。同时，在图2A的重复单元100U的布局方式中，漏极电极136放置在两个栅极电极122-1、122-2的外侧，并且漏极电极136也放置在主动区100A的上下两侧。

图2B是根据本发明另一实施例所绘示的HEMT的重复单元的平面示意图(俯视)。图2B与图1的差异在于图2B的重复单元100U中的源极电极132无断开，亦即源极电极132沿着x方向具有连续的电极图案，从俯视方向观看，一个或多个埋藏电极142设置在源极电极132的投影区域中，例如多个埋藏电极142可沿着x方向互相隔开地排列在源极电极132的投影区域中。在一实施例中，埋藏电极142的顶面可以与源极电极132的顶面在同一平面上。在其他实施例中，埋藏电极142的顶面可以低于源极电极132的顶面，并且埋藏电极142的顶面最低会与源极电极132的底面接触，使得埋藏电极142电性连接至源极电极132。

图3是根据本发明一实施例所绘示的HEMT的剖面示意图，其是沿着图1的A-A’线绘制。如图3所示，根据本发明一实施例，高电子迁移率晶体管100包含基底110，半导体层111设置在基底110上，半导体层111可以作为晶种层，例如含硅晶种层，因此通过设置半导体层111，可以使得化合物半导体叠层120成长于晶种层之上。此外，半导体层111具有适当的导电性，因此并非为电绝缘。根据本发明一些实施例，半导体层111的材料包括硅、氮化镓、陶瓷、碳化硅、氮化铝、氧化铝中的一种或两种以上的组合。化合物半导体叠层120设置在半导体层111上，其中化合物半导体叠层120包含缓冲层(buffer layer)112、高电阻层(highresistance layer)114、通道层(channel)116和阻障层(barrier layer)118由下到上依序设置在半导体层111及基底110上。化合物半导体叠层120的各层可由III-V族半导体磊晶成长形成，根据本发明一实施例，缓冲层112可以包括超晶格(super lattice)结构，例如是包括复数个成对设置的III-V族二元半导体/III-V族三元半导体，例如氮化铝(AlN)、氮化铝镓(AlGaN)或二者的组合，高电阻层114的成份例如是掺杂碳的氮化镓(C：GaN)，且高电阻层114的电阻率高于缓冲层112的电阻率。

通道层116可包含一层或多层III-V族半导体层，III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，通道层116可以是未经掺杂的或者被掺杂的一层或多层III-V族半导体层，被掺杂的通道层116例如是p型的III-V族半导体层，对p型的III-V族半导体层而言，其掺质可以是碳、铁、镁或锌，但不限定于此。阻障层118可包含一层或多层III-V族半导体层，且其组成会不同于通道层116的III-V族半导体。举例来说，阻障层118可包含AlN、AlzGaN或二者组合。根据一实施例，通道层116可以是未经掺杂的GaN层，而阻障层118可以是本质上为n型的AlGaN层。

此外，在阻障层118上还设置图案化的盖层(cap layer)121，以空乏二维电子气(2-DEG)区域，达成HEMT的常关(normally-off)状态。在一实施例中，盖层121例如是p型盖层或n型盖层。盖层121可以是被掺杂的一层或多层III-V族半导体层，其成份可以是GaN、AlGaN、InGaN或InAlGaN，其掺质可以是C、Fe、Mg或Zn，但不限定于此。根据一实施例，盖层121可以是p型的GaN层。栅极电极122-1设置于盖层121上，且沿第一方向(例如x方向)延伸。源极电极132和漏极电极136设置于化合物半导体叠层120上，分别位于栅极电极122-1的两侧，且沿第二方向(例如y方向)排列，上述第一方向与第二方向垂直，并且源极电极132和漏极电极136可穿过阻障层118到达通道层116的顶面，或者到达通道层116的一深度位置。另外，根据本发明一实施例，如图3所示，漏极电极136和栅极电极122-1的距离d2可大于源极电极132和栅极电极122-1的距离d1，这是因为漏极电极136通常会被施加高电压，所以漏极电极136和栅极电极122-1之间的距离d2会大于源极电极132和栅极电极122-1之间的距离d1。

由于通道层116和阻障层118间具有不连续的能隙，通过将通道层116和阻障层118互相堆栈设置，电子会因压电效应而被聚集于通道层116和阻障层118之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气(2-DEG)区域150。针对常关型(normallyoff)元件而言，当不施加电压至栅极电极122-1时，被盖层121所覆盖的区域不会形成2-DEG(如图3所示)，可视为是2-DEG截断区域，此时源极电极132和漏极电极136之间不会导通。当施加正电压至栅极电极122-1时，被盖层121所覆盖的区域会形成2-DEG，使得源极电极132和漏极电极136之间产生连续的2-DEG区域150，而让源极电极132和漏极电极136之间导通。

根据一实施例，源极电极132和漏极电极136可以是单层或多层的结构，且其组成可以包括欧姆接触金属。其中，欧姆接触金属是指可以和半导体层(例如通道层116)产生欧姆接触(ohmic contact)的金属、合金或其堆栈层，例如是Ti、Ti/Al、Ti/Al/Ti/TiN、Ti/Al/Ti/Au、Ti/Al/Ni/Au或Ti/Al/Mo/Au，但不限定于此。栅极电极122-1、122-2可以是单层或多层的结构，例如是包含第一导电层和第二导电层的双层结构。其中，第一导电层可以直接接触盖层121，且其组成包括肖特基接触金属。其中，肖特基接触金属是指可以和半导体层(例如盖层121)产生肖特基接触(Schottky contact)的金属、合金或其堆栈层，例如是TiN、W、Pt或Ni，但不限定于此。第二导电层的组成可以包括Ti、Al、Au、Mo，但不限定于此。根据一实施例，第一导电层还可以包含耐火性金属的金属氮化物，且耐火性金属可选自由钛、锆、铪、钒、铌、钽、铬、钼、钨、锰、鎝、铼、钌、锇、铑及铱所构成之群组。

根据本发明一实施例，导电结构140穿过化合物半导体叠层120而直接接触半导体层111，例如导电结构140可接触半导体层111的顶面，或者到达半导体层111的一深度位置，或者贯穿半导体层111。根据本发明一实施例，导电结构140可以经由在化合物半导体叠层120中蚀刻出沟槽，露出半导体层111，并且在沟槽中填充导电材料而形成。因此，导电结构140可以与半导体层111电性连接，并且根据本发明的一些实施例，可依照实际需求提供固定电位，例如0V或1V给导电结构140，使得与导电结构140电性连接的半导体层111也具有固定电位。于一较佳实施例中，导电结构140与半导体层111为接地，如此可以避免高电子迁移率晶体管100产生背面栅极(back-gating)效应。导电结构140的导电材料可以是金属、合金或多晶硅，金属或合金材料例如是Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TiN、TaN或前述的任意组合。此外，导电结构140还可以包含绝缘衬层(insulating lining layer)(未绘示于附图中)沉积在前述沟槽的内壁上，以将导电结构140中的导电材料隔离于化合物半导体叠层120，并且还可以增加导电材料的附着性，绝缘衬层的材料例如是氮化硅、氧化硅、氮氧化硅或前述的任意组合。其中，为了使导电结构140电连接至半导体层111，导电材料和半导体层111之间可以未设置绝缘衬层。

图4是根据本发明一实施例所绘示的HEMT的基底的剖面示意图。如图4所示，根据本发明一实施例，高电子迁移率晶体管100的基底110可以包含核心基材101，以及包裹核心基材101的顶面、底面和侧面的复合材料层109。核心基材101的材料可以是与后续形成在基底110上的化合物半导体叠层120的热膨胀系数匹配的材料，例如陶瓷、碳化硅、氮化铝或蓝宝石，并且核心基材101可以选用硬度较大的材料，以提供基底110足够的机械强度。根据本发明一实施例，复合材料层109可包含第一绝缘材料层103、半导体材料层105、和第二绝缘材料层107，其中半导体材料层105夹设于第一绝缘材料层103和第二绝缘材料层107之间。第一绝缘材料层103可以是氧化物，例如氧化硅；第二绝缘材料层107可以是氮化物、氧化物、氮氧化物或前述的任意组合，例如第二绝缘材料层107可由氮化硅、氧化硅和氮化硅组成；半导体材料层105可以是硅层或多晶硅层。

图5是根据本发明另一实施例所绘示的HEMT的基底的剖面示意图。如图5所示，根据本发明一实施例，高电子迁移率晶体管100的基底110可以是绝缘体上覆硅(silicon-on-insulator,SOI)基底，其包含基板102、绝缘层104和半导体层106。基板102可以是支撑晶圆(handle wafer)，绝缘层104可以是氧化物层，例如氧化硅，且可以经由热氧化或沉积方式形成绝缘层104在基板102上。半导体层106可以是由元件晶圆(device wafer)而被转移至基板102上，举例而言，可以经由键合(bonding)方式将元件晶圆靠近半导体层106的一侧键结至绝缘层104上，并将元件晶圆减薄，以形成半导体层106。在一实施例中，高电子迁移率晶体管100的半导体层111也可由SOI基底的半导体层106提供。

图6是根据本发明一实施例所绘示的HEMT的剖面示意图，其是沿着图1的B-B’线绘制。如图6所示，根据本发明一实施例，高电子迁移率晶体管100包含埋藏电极142，设置在源极电极132的相邻源极部分之间，并且埋藏电极142穿过化合物半导体叠层120直接接触半导体层111，例如埋藏电极142可接触半导体层111的顶面，或者到达半导体层111的一深度位置，或者贯穿半导体层111。根据本发明一实施例，埋藏电极142可以经由在化合物半导体叠层120中蚀刻出贯穿孔洞(through via hole)，露出半导体层111，并且在贯穿孔洞中填充导电材料而形成。因此，埋藏电极142可以与半导体层111电性连接，并且根据本发明一实施例，可依照实际需求提供固定电位，例如0V或1V给埋藏电极142，使得与埋藏电极142电性连接的半导体层111也具有固定电位。于一较佳实施例中，埋藏电极142和半导体层111为接地，经由设置在主动区100A内的埋藏电极142，可以让高电子迁移率晶体管100的主动区100A内的半导体层111全部都具有固定电位或稳定地接地。

根据本发明一实施例，埋藏电极142的导电材料可以与导电结构140相同，并且埋藏电极142和导电结构140可以由相同的蚀刻和沉积制程一起形成，例如可以在化合物半导体叠层120上形成硬屏蔽(未绘示于附图中)，硬屏蔽的开口暴露出预定形成导电结构140和埋藏电极142的区域，经由同一道蚀刻制程，在化合物半导体叠层120中蚀刻出导电结构140的沟槽和埋藏电极142的贯穿孔洞，然后经由同一道沉积制程，于前述沟槽和贯穿孔洞中沉积导电材料，同时形成导电结构140和埋藏电极142。

此外，根据本发明一实施例，如图6所示，埋藏电极142经由互连结构160与源极电极132电性连接而具有固定电位或接地，互连结构160包含形成在介电层138中的导通孔(via)132V和142V，以及形成在介电层138上的金属导线层144，其中导通孔132V连接至源极电极132，导通孔142V则连接至埋藏电极142，金属导线层144连接至导通孔132V和142V。另外，虽然图6中未绘示，围绕主动区100A的导电结构140也可以经由互连结构160与源极电极132电性连接而具有固定电位或电性接地，例如导电结构140可以经由介电层138中的其他导通孔和介电层138上的金属导线层144，电性连接至位于主动区100A的任一源极电极132或源极电极的接触垫132P。

图7是根据本发明另一实施例所绘示的HEMT的剖面示意图，其是沿着图1的B-B’线而绘制。图7与图6的差异在于图7的HEMT高电子迁移率晶体管100的源极电极132的多个源极部分上另设置了源极金属图案135，埋藏电极142位于源极金属图案135正下方，并且埋藏电极142直接接触源极金属图案135而电性连接至源极电极132。在此实施例中，埋藏电极142经由源极金属图案135与源极电极132电性连接而具有固定电位或电性接地。根据本发明一实施例，源极金属图案135与源极电极132之间可以额外设置导通孔，使得源极金属图案135可以透过导通孔而电性连接源极电极132的那些源极部分。

根据本发明的实施例，围绕主动区100A的导电结构140与基底110上的半导体层111电性连接并且具有固定电位或接地，如此可以避免高电子迁移率晶体管100的半导体层111产生背面栅极(back-gating)效应，使得高电子迁移率晶体管100的动态导通电阻(dynamic on-state resistance,dynamic Ron)在高电压和大电流应用时，相较于低电压和小电流之应用，不至于大幅提升，因此提升了HEMT 100的操作稳定性。

此外，在主动区100A内的埋藏电极142也直接接触和电性连接基底110上的半导体层111并且具有固定电位或接地，以进一步提升高电子迁移率晶体管100的主动区100A内的半导体层111的接地效果或稳定电位的效果，特别是针对元件尺寸变大时，主动区100A的尺寸也会变大，而设置于主动区100A内的埋藏电极142可以让半导体层111全部具有固定电位或稳定地电性接地，让本发明的高电子迁移率晶体管在大电流和高电压的应用时，相较于不具有围绕主动区的导电结构的高电子迁移率晶体管可以大幅地降低动态导通电阻，例如在电压400伏特(V)和电流1安培(A)时，本发明的实施例的动态导通电阻(dynamic Ron)相较于不具有围绕主动区的导电结构的高电子迁移率晶体管降低了至少约13％，而在电压400伏特和电流4安培时，本发明的实施例的动态导通电阻相较于不具有围绕主动区的导电结构的高电子迁移率晶体管更大幅地降低至少约57％，以提升高电子迁移率晶体管的电性效能。

根据本发明的实施例，围绕主动区的导电结构与基底上的半导体层电性连接并且具有固定电位或接地，可以降低高电子迁移率晶体管在高电压和大电流应用时的动态导通电阻(dynamic Ron)。此外，在主动区内的埋藏电极直接接触基底上的半导体层并且具有固定电位或接地，可以进一步提升高电子迁移率晶体管的主动区内的半导体层的接地效果或稳定电位的效果，特别是针对元件尺寸变大时，让本发明的高电子迁移率晶体管在大电流和高电压的应用时，相较于不具有围绕主动区的导电结构的高电子迁移率晶体管可以大幅地降低动态导通电阻，从而提升高电子迁移率晶体管的电性效能。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (13)

1.一种高电子迁移率晶体管，其特征在于，包括：

一基底，具有一主动区；

一化合物半导体叠层，包括依序设置于所述基底上的一缓冲层、一高电阻层、一通道层及一阻障层；

一盖层，设置于所述化合物半导体叠层上；

一栅极电极，设置于所述盖层上，且沿一第一方向延伸；

一源极电极和一漏极电极，设置于所述化合物半导体叠层上，分别位于所述栅极电极的两侧且沿一第二方向排列，其中所述第一方向与所述第二方向垂直；以及

一埋藏电极，穿过所述化合物半导体叠层，设置于所述主动区，并且具有一固定电位或接地，其中所述源极电极包括沿所述第一方向排列的一第一部分和一第二部分，所述埋藏电极位于所述第一部分和所述第二部分之间，并且所述埋藏电极与所述第一部分和所述第二部分隔开。

2.如权利要求1所述的高电子迁移率晶体管，其特征在于，还包括一半导体层，设置于所述基底与所述化合物半导体叠层之间，其中所述半导体层的材料包括硅、氮化镓、陶瓷、碳化硅、氮化铝、氧化铝中的一种或两种以上的组合。

3.如权利要求2所述的高电子迁移率晶体管，其特征在于，还包括：

一导电结构，穿过所述化合物半导体叠层，且围绕所述主动区，其中所述导电结构具有一固定电位或接地。

4.如权利要求3所述的高电子迁移率晶体管，其特征在于，所述埋藏电极与所述半导体层电性连接，或所述导电结构与所述半导体层电性连接。

5.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述埋藏电极经由一互连结构电性连接至所述源极电极。

6.如权利要求1所述的高电子迁移率晶体管，其特征在于，还包括：

一源极金属图案，设置于所述源极电极的所述第一部分和所述第二部分上，所述埋藏电极位于所述源极金属图案正下方，且所述埋藏电极经由所述源极金属图案而电性连接至所述源极电极。

7.一种高电子迁移率晶体管，其特征在于，包括：

一基底，具有一主动区，所述主动区包括复数个重复单元；

一化合物半导体叠层，包括依序设置于所述基底上的一缓冲层、一高电阻层、一通道层及一阻障层；以及

一导电结构，穿过所述化合物半导体叠层，围绕所述主动区，并且具有一固定电位或接地；

其中，至少一个所述重复单元包括：

一盖层，设置于所述化合物半导体叠层上；

一栅极电极，设置于所述盖层上，沿一第一方向延伸；以及

一源极电极和一漏极电极，设置于所述化合物半导体叠层上，分别位于所述栅极电极的两侧且沿一第二方向排列，其中所述第一方向与所述第二方向垂直。

8.如权利要求7所述的高电子迁移率晶体管，其特征在于，还包括：

一埋藏电极，穿过所述化合物半导体叠层，且设置于所述主动区，并且具有一固定电位或接地。

9.如权利要求8所述的高电子迁移率晶体管，其特征在于，所述导电结构与所述源极电极隔开，并且所述导电结构经由一互连结构电性连接至所述源极电极。

10.如权利要求7所述的高电子迁移率晶体管，其特征在于，还包括：

一半导体层，设置于所述基底与所述化合物半导体叠层之间，其中所述半导体层的材料包括硅、氮化镓、陶瓷、碳化硅、氮化铝、氧化铝中的一种或两种以上的组合。

11.如权利要求8所述的高电子迁移率晶体管，其特征在于，所述源极电极包括沿着所述第一方向排列的一第一部分和一第二部分，所述埋藏电极位于所述第一部分和所述第二部分之间，并且所述埋藏电极与所述第一部分和所述第二部分隔开。

12.如权利要求11所述的高电子迁移率晶体管，其特征在于，所述埋藏电极经由一互连结构电性连接至所述源极电极。

13.如权利要求11所述的高电子迁移率晶体管，其特征在于，还包括：

一源极金属图案，设置在所述源极电极的所述第一部分和所述第二部分上，所述埋藏电极位于所述源极金属图案正下方，且所述埋藏电极直接接触所述源极金属图案而电性连接至所述源极电极。

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