CN113451403A - 高电子迁移率晶体管及其制作方法 - Google Patents
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Abstract
一种高电子迁移率晶体管，包括III‑V族通道层、钝化层、III‑V族阻障层、闸极结构和至少一源/汲极电极，其中，钝化层被设置于III‑V族通道层之上且包括闸极接触洞和源/汲极接触洞，III‑V族阻障层被设置于III‑V族通道层和钝化层之间。闸极结构包括依序堆栈的III‑V族闸极层、闸极蚀刻停止层、闸极电极，其中闸极电极被设置于闸极接触洞中且顺向性覆盖住钝化层的顶面的一部分。至少一源/汲极电极会被设置于至少一源/汲极接触洞中且会顺向性覆盖住钝化层的顶面的另一部分。
Description
技术领域
本发明涉及晶体管的领域，尤其涉及一种高电子迁移率晶体管及其制作方法。
背景技术
在半导体技术中，III-V族的半导体化合物可用于形成各种集成电路装置，例如：高功率场效晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor,HEMT)。HEMT是属于具有二维电子气(two dimensional electron gas,2DEG)的一种晶体管，其2DEG会邻近于能隙不同的两种材料之间的接合面(亦即，异质接合面)。由于HEMT并非使用掺杂区域作为晶体管的载子通道，而是使用2DEG作为晶体管的载子通道，因此相较于现有的金氧半场效晶体管(MOSFET)，HEMT具有多种吸引人的特性，例如：高电子迁移率及以高频率传输信号的能力。
然而，在现有的HEMT的制程中，需利用多道光微影、蚀刻、及金属沉积制程，以定义出HEMT的闸极接触洞、源/汲极接触洞、闸极电极、及源/汲极电极，这无疑增加了制程的复杂度和制造成本。
发明内容
有鉴于此，有必要提出一种改良的高电子迁移率晶体管，以改善现有高电子迁移率晶体管所存在的缺陷。
根据本发明的一实施例，提供一种高电子迁移率晶体管，包括III-V族通道层、钝化层、III-V族阻障层、闸极结构、及源/汲极电极，其中，钝化层被设置于III-V族通道层之上且包括闸极接触洞和源/汲极接触洞，III-V族阻障层被设置于III-V族通道层和钝化层之间。闸极结构包括依序堆栈的III-V族闸极层、闸极蚀刻停止层、闸极电极，其中，闸极电极被设置于闸极接触洞中且顺向性覆盖住钝化层的顶面的一部分。源/汲极电极会被设置于至少一源/汲极接触洞中且会顺向性覆盖住钝化层的顶面的另一部分。
根据本发明的另一实施例，提供一种高电子迁移率晶体管的制作方法，包括：提供基底，其上依序设置有III-V族通道层、III-V族阻障层、III-V族闸极层及闸极蚀刻停止层；形成钝化层，覆盖住III-V族阻障层及闸极蚀刻停止层；形成闸极接触洞及源/汲极接触洞于钝化层中，其中闸极接触洞会暴露闸极蚀刻停止层，且源/汲极接触洞会暴露III-V族通道层；以及形成导电层，顺向性设置于钝化层的顶面，且导电层会被设置于闸极接触洞及源/汲极接触洞中。
根据本发明的实施例，可以通过施行同一光微影、蚀刻制程，而在钝化层中同时形成闸极接触洞及源/汲极接触洞，并且可调整适当的蚀刻参数，使得闸极接触洞的底部不会穿透闸极蚀刻停止层，也使得源/汲极接触洞的底部不会穿透III-V族通道层。后续可通过同一沉积、光微影、和蚀刻制程，而同时形成闸极电极和源/汲极电极。因此，本发明的实施例可简化制程的复杂度和制造成本。
附图说明
为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
图1是根据本发明一实施例所绘示的高电子迁移率晶体管(HEMT)的剖面示意图。
图2是根据本发明一实施例所绘示的基底上设置有III-V族通道层、III-V族阻障层、III-V族半导体层、蚀刻停止层的HEMT的剖面示意图。
图3是根据本发明一实施例所绘示的基底上设置有主动区域的HEMT的剖面示意图。
图4是根据本发明一实施例所绘示的基底上设置有III-V族闸极层及闸极蚀刻停止层的HEMT的剖面示意图。
图5是根据本发明一实施例所绘示的III-V族闸极层及闸极蚀刻停止层被钝化层覆盖的HEMT的剖面示意图。
图6是根据本发明一实施例所绘示的在钝化层中形成闸极接触洞和源/汲极接触洞后的HEMT的剖面示意图。
图7是根据本发明一实施例所绘示的全面沉积导电层后的HEMT的剖面示意图。
图8是根据本发明一实施例所绘示的在接触洞中形成闸极电极和源/汲极电极后的HEMT的剖面示意图。
图9是本发明一实施例的HEMT的制作方法流程图。
其中，附图标记说明如下：
10 高电子迁移率晶体管
20 高电子迁移率晶体管
100 基底
102 缓冲层
104 III-V族通道层
106 III-V族阻障层
108 III-V族半导体层
110 蚀刻停止层
112 III-V族闸极层
114 闸极蚀刻停止层
120 二维电子气区域
122 二维电子气截断区域
124 钝化层
126 闸极接触洞
128 源/汲极接触洞
132 第一导电层
134 第二导电层
140 闸极电极
142 源/汲极电极
150 闸极结构
160 层间介电层
200 方法
202 步骤
204 步骤
206 步骤
208 步骤
210 步骤
212 步骤
214 步骤
216 步骤
R1 平台区
具体实施方式
本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例和/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「顶」，「底」和类似词汇时，为便于叙述，其用法均在于描述图式中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层、和/或区块(section)，但应了解这些元件、部件、区域、层、和/或区块不应被这些用词所限制。这些用词仅是用以区分某一元件、部件、区域、层、和/或区块与另一个元件、部件、区域、层、和/或区块，其本身并不表明及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以第二元件、部件、区域、层、或区块的词称之。
本发明中所提及的「约」或「实质上」之用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。
在本发明中，「三五族半导体(groupIII-Vsemiconductor)」是指包含至少一III族元素与至少一V族元素的化合物半导体。其中，III族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，「III-V族半导体」可以包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、其类似物或上述化合物的组合，但不限于此。此外，根据需求，III-V族半导体内也可包括掺质，而为具有特定导电型的III-V族半导体，例如N型或P型III-V族半导体。
虽然下文通过具体实施例以描述本发明的发明，然而本发明的发明原理也可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于所属技术领域中普通技术人员的知识范围。
本发明涉及一种高电子迁移率晶体管(HEMT)，其可以作为电压转换器应用的功率切换晶体管。相较于硅功率晶体管，由于III-VHEMT具有较宽的能带间隙，因此具有低导通电阻(on-stateresistance)与低切换损失的特征。
图1是根据本发明一实施例所绘示的高电子迁移率晶体管(HEMT)的剖面示意图。如图1所示，高电子迁移率晶体管10，例如增强型高电子迁移率晶体管，设置在基底100上，且基底100上依序可设置有III-V族通道层(或称三五族通道层)104、III-V族阻障层(或称三五族阻障层)106、III-V族闸极层(或称三五族闸极层)112、闸极蚀刻停止层114、及钝化层124。其中，III-V族阻障层106会被设置在III-V族通道层104之上。钝化层124中可以设置有闸极接触洞126和至少一源/汲极接触洞(例如分离设置的二源/汲极接触洞128)。闸极电极140可顺向性设置于闸极接触洞126中，并且直接接触自闸极接触洞126暴露出的闸极蚀刻停止层114，且闸极电极140可顺向性覆盖住钝化层124的顶面的一部分。此外，闸极蚀刻停止层114、钝化层124、及闸极电极140可构成闸极结构150。源/汲极电极142可分别被顺向性设置于源/汲极接触洞128中，并且直接接触自源/汲极接触洞128暴露出的III-V族阻障层106或III-V族通道层104，且源/汲极电极142会顺向性覆盖住钝化层124的顶面的另一部分。
根据本发明的一实施例，上述基底100可以是块硅基板、碳化硅(SiC)基板、蓝宝石(sapphire)基板、绝缘层上覆硅(silicon on insulator，SOI)基板或绝缘层上覆锗(germanium on insulator，GOI)基板，但不限定于此。根据本发明的一实施例，上述III-V族通道层104可包含一层或多层III-V族半导体层，III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，III-V族通道层104也可以是被掺杂的一层或多层III-V族半导体层，例如是P型的III-V族半导体层。对P型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，或不限定于此。上述III-V族阻障层106可包含一层或多层III-V族半导体层，且其组成会不同于III-V族通道层104的III-V族半导体。举例来说，III-V族阻障层106可包含AlN、AlyGa(1-y)N(0＜y＜1)或其组合。根据一实施例，III-V族通道层104可以是未经掺杂的GaN层，而III-V族阻障层106可以是本质上为N型的AlGaN层。由于III-V族通道层104和III-V族阻障层106间具有不连续的能隙，通过将III-V族通道层104和III-V族阻障层106互相堆栈设置，电子会因压电效应(piezoelectriceffect)而被聚集于III-V族通道层104和III-V族阻障层106之间的异质接面，因而产生高电子迁移率的薄层，亦即二维电子气(2DEG)区域120。相较之下，针对被III-V族闸极层112所覆盖的区域，由于不会形成二维电子气，因此可视为是二维电子气截断区域122。
此外，设置于III-V族阻障层106上方的III-V族闸极层112可包含一层或多层III-V族半导体层，且III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。此外，III-V族闸极层112也可以是被掺杂的一层或多层III-V族半导体层，例如是P型的III-V族半导体层。对于P型的III-V族半导体层而言，其掺质可以是C、Fe、Mg或Zn，但不限定于此。根据本发明的一实施例，III-V族闸极层112可以是P型的GaN层。
根据本发明的一实施例，上述闸极蚀刻停止层114可被设置于III-V族闸极层112上方。闸极蚀刻停止层114和钝化层124之间可具有不同蚀刻速率，而且闸极蚀刻停止层114可以和III-V族闸极层112形成萧特基接触(Schottky contact)。举例而言，闸极蚀刻停止层114可以包括含有耐火性金属的金属氮化物，且耐火性金属(refractorymetals)可选自由钛、锆、铪、钒、铌、钽、铬、钼、钨、锰、鎝、铼、钌、锇、铑及铱所构成的群组。根据本发明的一实施例，闸极蚀刻停止层114可例如是氮化钛。
根据本发明的一实施例，上述钝化层124可用于消除或减少存在于III-V族通道层104侧壁和III-V族阻障层106顶面的表面缺陷，进而提升二维电子气区域120的电子迁移率。根据本发明的一实施例，钝化层124可以是氮化硅(SiN)、氮氧化硅(SiON)、氮化铝(AlN)、氧化铝(Al2O3)或氧化硅(SiO2)，但不限定于此。
根据本发明的一实施例，上述闸极电极140和III-V族闸极层112间为萧特基接触，而源/汲极电极142和III-V族通道层104间为欧姆接触(Ohmic contact)。此外，闸极电极140和源/汲极电极142可以是单层或复合导电层，例如由下至上包括第一导电层132和第二导电层134。其中，第一导电层132可用来增加第二导电层134和其他层的黏着性，而第二导电层134可以是具有较低电阻的导电层。在本发明一实施例中，第一导电层132和第二导电层134可以分别是钛和铝，但不限定于此。在本发明其他实施例中，闸极电极140和源/汲极电极142各自可以是由钛/铝/钛/金所构成的复合导电层。
此外，根据本发明的一实施例，基底100和III-V族通道层104之间另可包括缓冲层102，其可以用于降低存在于基底100和在III-V族通道层104之间的应力或晶格不匹配的程度。另外，高电子迁移率晶体管10可另包括一层间介电层160，覆盖住钝化层124、闸极电极140、及源/汲极电极142，且层间介电层160可以是SiN、AlN、Al2O3、SiON或SiO2，但不限定于此。
为了使本技术领域中普通技术人员可据以实现本发明的发明，以下进一步具体描述本发明的高电子迁移率晶体管的制作方法。
图2是根据本发明一实施例所绘示的基底上设置有III-V族通道层、III-V族阻障层、III-V族半导体层、蚀刻停止层的HEMT的剖面示意图。如图2所示，在高电子迁移率晶体管20的一制程阶段，基底100上可依序堆栈有缓冲层102、III-V族通道层104、III-V族阻障层106及III-V族半导体层108、及蚀刻停止层110，且可以通过任何合适的方式以形成基底100上的各堆栈层，例如可通过分子束磊晶(molecular-beamepitaxy,MBE)、金属有机化学气相沉积(metal-organicchemicalvapordeposition,MOCVD)、氢化物气相磊晶(hydridevaporphaseepitaxy,HVPE)、原子层沉积(atomiclayerdeposition,ALD)或其他合适的方式。其中，缓冲层102可能包括复数个子半导体，且其整体的电阻值会高于基底100上其他层的电阻值。具体而言，缓冲层102中的部分元素的比例，例如金属元素，会由基底100往III-V族通道层104的方向逐渐改变。举例而言，对于基底100和III-V族通道层104分别为硅基底和GaN层的情形，缓冲层102可以是组成比例渐变的氮化铝镓(AlxGa(1-x)N)，且顺着基底100往III-V族通道层104的方向，所述X值会以连续或阶梯变化方式自0.9降低至0.15。
图3是根据本发明一实施例所绘示的基底上设置有主动区域的HEMT的剖面示意图。如图3所示，可施行一道或多道光微影及蚀刻制程，以依序蚀除部分的蚀刻停止层110、III-V族半导体层108、III-V族阻障层106、及III-V族通道层104，而在基底100上形成平台区(mesa)R1。其中，平台区R1为一突起结构。在后续的制程中，平台区R1的外围会被设置绝缘结构，以避免平台区R1和外围的其他半导体元件产生不必要的电连接。
图4是根据本发明一实施例所绘示的基底上设置有III-V族闸极层及闸极蚀刻停止层的HEMT的剖面示意图。可以同时或分别图案化基底100上的蚀刻停止层110和III-V族半导体层108，以形成如图4所示的闸极蚀刻停止层114及III-V族闸极层112，并暴露出III-V族阻障层106的部分顶面。其中，闸极蚀刻停止层114及III-V族闸极层112可具有相同的宽度，致使闸极蚀刻停止层114及III-V族闸极层112实质上完全重合(substantiallycoextensive)。此外，在形成闸极蚀刻停止层114及III-V族闸极层112之后，针对未被III-V族闸极层112所覆盖的区域，会因为III-V族通道层104和III-V族阻障层106间所产生的压电效应，致使二维电子气被形成于二维电子气区域120中。相较之下，针对被III-V族闸极层112所覆盖的区域，由于不会形成二维电子气，因此可视为是二维电子气截断区域122。
图5是根据本发明一实施例所绘示的III-V族闸极层及闸极蚀刻停止层被钝化层覆盖的HEMT的剖面示意图。如图5所示，可以通过合适的沉积制程，以形成钝化层124。钝化层124的材质可以是SiN、AlN、Al2O3或SiO2，但不限定于此，其可以完整覆盖住闸极蚀刻停止层114、III-V族闸极层112、III-V族通道层104和III-V族阻障层106。
图6是根据本发明一实施例所绘示的在钝化层中形成闸极接触洞和源/汲极接触洞后的HEMT的剖面示意图。如图6所示，可以通过光微影和蚀刻制程，以在III-V族闸极层112上方形成闸极接触洞126，并同时于III-V族闸极层112两侧形成至少一源/汲极接触洞，例如分离设置的二源/汲极接触洞128。在蚀刻形成接触洞过程中，可以通过选择适当的蚀刻成份和参数，使得钝化层124和闸极蚀刻停止层114之间的蚀刻选择比，及钝化层124和III-V族通道层104之间的蚀刻选择比，均可分别高于一预设值，例如为5至300的预设值。因此，当蚀刻制程完成时，闸极接触洞126的底面会位于闸极蚀刻停止层114的顶面，因而暴露出闸极蚀刻停止层114的顶面；而各源/汲极接触洞128的底面会位于III-V族通道层104的顶面或延伸至III-V族通道层104之中，因而暴露出III-V族通道层104。此外，由于源/汲极接触洞128的底面会位于III-V族通道层104的顶面或延伸至III-V族通道层104之中，因此各源/汲极接触洞128的下方会相应形成二维电子气截断区域122。
图7是根据本发明一实施例所绘示的全面沉积导电层后的HEMT的剖面示意图。可以经由合适的沉积制程，以在钝化层124的顶面之上、闸极接触洞126之中、及源/汲极接触洞128之中顺向性沉积导电层，例如是包括第一导电层132和第二导电层134的复合导电层。根据本发明的一实施例，对于开口面积较小的闸极接触洞126而言，第二导电层134可能会完全填满闸极接触洞126。
图8是根据本发明一实施例所绘示的在接触洞中形成闸极电极和源/汲极电极后的HEMT的剖面示意图。可以施行光微影和蚀刻制程，以图案化第一导电层132和第二导电层134，而形成如图8所示的闸极电极140和源/汲极电极142。其中，闸极电极140除了会位于闸极接触洞126内，还会顺向性覆盖住钝化层124的顶面的一部分；而源/汲极电极142除了会位于源/汲极接触洞128内，还会顺向性覆盖钝化层124的顶面的另一部分。
接着，可以在钝化层124、闸极电极140、及源/汲极电极142之上沉积层间介电层，以获得如图1所示的高电子迁移率晶体管10。
图9是本发明一实施例的HEMT的制作方法流程图。如图9所示，根据本发明的一实施例，制作高电子迁移率晶体管的方法200可包括：步骤202：提供基底；步骤204：在基底上依序沉积III-V族通道层、III-V族阻障层、III-V族半导体层、及蚀刻停止层；步骤206：图案化III-V族半导体层及蚀刻停止层；步骤208：沉积钝化层；步骤210：在钝化层中形成闸极接触洞和源/汲极接触洞；步骤212：在钝化层的顶面上，同时在闸极接触洞和源/汲极接触洞内沉积导电层；步骤214：图案化导电层；步骤216：沉积层间介电层。
根据本发明的上述实施例，可以通过施行同一光微影、蚀刻制程，而在钝化层中同时形成闸极接触洞及源/汲极接触洞，并且可调整适当的蚀刻成份、参数，使得闸极接触洞的底部不会穿透闸极蚀刻停止层，也使得源/汲极接触洞的底部不会穿透III-V族通道层。后续可通过同一沉积、光微影、和蚀刻制程，而同时形成闸极电极和源/汲极电极，因此可简化制程的复杂度和制造成本。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的同等变化与修饰，皆应属于本发明的保护范围。
Claims (20)
1.一种高电子迁移率晶体管，其特征在于，包括：
一三五族通道层，设置于一基底上；
一钝化层，设置于所述三五族通道层之上且包括一闸极接触洞和至少一源/汲极接触洞；
一三五族阻障层，设置于所述三五族通道层和所述钝化层之间；
一闸极结构，包括依序堆栈的一三五族闸极层、一闸极蚀刻停止层、一闸极电极，其中所述闸极电极设置于所述闸极接触洞中且覆盖所述钝化层的顶面的一部分；以及
至少一源/汲极电极，设置于所述至少一源/汲极接触洞中，其中所述至少一源/汲极电极覆盖所述钝化层的顶面的另一部分。
2.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述钝化层的组成包括氧化硅、氮化铝、氧化铝、氮氧化硅或氮化硅。
3.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述三五族闸极层是一P型三五族闸极层。
4.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述闸极蚀刻停止层的组成包括金属氮化物，且所述金属氮化物中的金属选自由耐火性金属所构成的群组。
5.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述闸极蚀刻停止层和所述三五族闸极层之间为萧特基接触。
6.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述闸极电极直接接触所述闸极蚀刻停止层。
7.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述至少一源/汲极电极直接接触所述三五族通道层。
8.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述闸极电极和所述至少一源/汲极电极的组成彼此相同。
9.如权利要求1所述的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管进一步包括：一层间介电层，覆盖住所述钝化层、所述闸极电极、及所述至少一源/汲极电极。
10.如权利要求9所述的高电子迁移率晶体管，其特征在于，所述层间介电层的组成包括氮化铝、氧化铝、氮化硅、氮氧化硅或氧化硅。
11.一种高电子迁移率晶体管的制作方法，其特征在于，包括：
提供一基底，其上依序设置有一三五族通道层、一三五族阻障层、一三五族闸极层、及一闸极蚀刻停止层；
形成一钝化层，覆盖住所述三五族阻障层及所述闸极蚀刻停止层；
形成一闸极接触洞及至少一源/汲极接触洞于所述钝化层中，其中所述闸极接触洞会暴露所述闸极蚀刻停止层，所述至少一源/汲极接触洞会暴露所述三五族通道层；以及
形成一导电层，设置于所述钝化层的一顶面，且设置于所述闸极接触洞及所述至少一源/汲极接触洞之中。
12.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述三五族闸极层是一P型三五族闸极层。
13.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述闸极蚀刻停止层的组成包括金属氮化物，且所述金属氮化物中的金属选自由耐火性金属所构成的群组。
14.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述钝化层的组成包括氧化硅、氮化铝、氧化铝、氮氧化硅或氮化硅。
15.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述闸极蚀刻停止层和所述三五族闸极层之间为萧特基接触。
16.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述导电层直接接触所述闸极蚀刻停止层。
17.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，所述至少一源/汲极电极直接接触所述三五族通道层。
18.如权利要求11所述的高电子迁移率晶体管的制作方法，其特征在于，在形成所述导电层之后，进一步包括：
蚀刻所述导电层，以形成一闸极电极和至少一源/汲极电极。
19.如权利要求18所述的高电子迁移率晶体管的制作方法，其特征在于，在蚀刻所述导电层之后，进一步包括：
形成一层间介电层，以覆盖住所述闸极电极和所述至少一源/汲极电极。
20.如权利要求18所述的高电子迁移率晶体管的制作方法，其特征在于，在蚀刻所述导电层之后，所述闸极电极会顺向性覆盖住所述钝化层的所述顶面的一部分，且所述至少一源/汲极电极会顺向性覆盖住所述钝化层的所述顶面的另一部分。
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|---|---|---|---|---|
| CN117936569A (zh) * | 2024-03-22 | 2024-04-26 | 英诺赛科（珠海）科技有限公司 | 一种半导体器件以及制备方法 |
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2020
- 2020-03-27 CN CN202010232264.5A patent/CN113451403A/zh active Pending
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