KR20150012020A - 수직형 갈륨나이트라이드 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
직형 갈륨나이트라이드(GaN) 트랜지스터는, 기판과, 기판 위의 버퍼층과, 버퍼층 위에서 버퍼층의 일부 표면을 노출시키는 마스크층패턴과, 마스크층패턴 및 버퍼층의 노출 표면 위의 갈륨나이트라이드층과, 갈륨나이트라이드층의 일부 표면 위의 제1 드리프트층과, 제1 드리프트층 위에서 드리프트층의 일부 표면을 노출시키는 전류차단층패턴과, 전류차단층패턴에 의해 노출되는 제1 드리프트층 위의 제2 드리프트층과, 전류차단층패턴 위의 채널층과, 채널층으로 둘러싸이도록 전류차단층패턴 위에 배치되는 도우너층과, 제2 드리프트층 위에서 게이트절연층을 개재하여 배치되는 게이트전극과, 도우너층과 컨택되도록 배치되는 소스전극과, 그리고 제1 드리프트층과 이격되도록 갈륨나이트라이드층 위에 배치되는 드레인전극을 포함한다.
Description
본 출원은 트랜지스터의 제조방법에 관한 것으로서, 특히 수직형 갈륨나이트라이드 트랜지스터 및 그 제조방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 최근에 등장한 갈륨나이트라이드계 트랜지스터는 종래의 실리콘계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히 갈륨나이트라이드를 이용한 고전자이동도트랜지스터(High Electron Mobility Transistor; 이하 HEMT)의 경우, 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 이용함으로써 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.
이와 같은 갈륨나이트라이드 트랜지스터는 캐리어가 수평방향으로 이동하는 수평형 구조를 갖는 것이 일반적이다. 그러나 수평형 갈륨나이트라이드 트랜지스터의 경우, 표면에 형성되는 전계에 의해 채널을 통해 이동하는 캐리어의 흐름이 방해되는 현상이 발생되며, 소자 동작시에 게이트 전극의 모서리에 전계가 집중되는 현상으로 인해 소자의 내압(ruggedness)이 열화되는 문제가 대두된 바 있다.
이에 따라 최근에는 캐리어가 수직방향으로 이동하는 수직형 갈륨나이트라이드 트랜지스터가 제안되고 있는데, 일 예로 미국공개특허 2012-0319127에서는, 전류구경수직전자트랜지스터(CAVET; Current Aperture Vertical Electron Transistor)가 개시되어 있다. 이 전류구경수직전자트랜지스터(CAVET)에 따르면, 소스 전극과 드레인 전극이 수직 방향으로 서로 대향되게 배치되고, 그 사이에 전류 장벽층으로서 p형 갈륨나이트라이드(p-GaN)층이 배치된다. 그리고 전류는 p형 갈륨나이트라이드(p-GaN)층에 의해 제공되는 구경(aperture)을 통해 소스 전극으로부터 드레인 전극까지 수직 방향으로 흐른다.
이와 같은 수직형 갈륨나이트라이드 트랜지스터를 제조하기 위해서는 갈륨나이트라이드(GaN)층을 에피택셜 성장시키는 공정이 요구되는데, 일 예로 갈륨나이트라이드(GaN)층은, 비용절감 등의 이유로 큰 격자 상부(lattice parameters) 및 열 계수 미스매치(thermal coefficient mismatches)에도 불구하고 c-평면 사파이어 기판 위에 금속-유기 화학기상증착법(MOCVD; Metal-Organic Chemical Vapor Deposition)에 의해 성장된다. 그러나 이 과정에서 형성되는 갈륨나이트라이드(GaN)층 내에는 사파이어 기판과의 격자상수 차이로 인해 높은 밀도의 결정 결함, 예컨대 관통전위(TD; Threading Dislocation)들이 성장방향과 동일한 수직방향으로 발생된다. 이 관통전위(DT)들은 비방사 재결합 센터(nonradiative recombination center)로 작용하며, 또한 대전된 스캐터링 센터(charged scattering center)로 작용하여 캐리어의 이동도에 영향을 끼치는 것으로 알려져 있다. 특히 수직 채널을 갖는 갈륨나이트라이드계 트랜지스터의 경우, 관통전위(DT)들이 캐리어의 이동 방향인 수직 방향을 따라 형성됨에 따라 소자의 신뢰성을 크게 저하시키는 원인으로 작용한다.
본 출원이 해결하고자 하는 과제는, 관통전위의 밀도를 최소화시켜 소자의 신뢰성을 향상시킬 수 있도록 하는 수직형 갈륨나이트라이드 트랜지스터 및 그 제조방법을 제공하는 것이다.
일 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터는, 기판과, 기판 위의 버퍼층과, 버퍼층 위에서 버퍼층의 일부 표면을 노출시키는 마스크층패턴과, 마스크층패턴 및 버퍼층의 노출 표면 위의 갈륨나이트라이드층과, 갈륨나이트라이드층의 일부 표면 위의 제1 드리프트층과, 제1 드리프트층 위에서 드리프트층의 일부 표면을 노출시키는 전류차단층패턴과, 전류차단층패턴에 의해 노출되는 제1 드리프트층 위의 제2 드리프트층과, 전류차단층패턴 위의 채널층과, 채널층으로 둘러싸이도록 전류차단층패턴 위에 배치되는 도우너층과, 제2 드리프트층 위에서 게이트절연층을 개재하여 배치되는 게이트전극과, 도우너층과 컨택되도록 배치되는 소스전극과, 그리고 제1 드리프트층과 이격되도록 갈륨나이트라이드층 위에 배치되는 드레인전극을 포함한다.
다른 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터는, 기판과, 기판 위의 버퍼층과, 버퍼층 위에서 버퍼층의 일부 표면을 노출시키는 마스크층패턴과, 마스크층패턴 및 버퍼층의 노출 표면 위의 갈륨나이트라이드층과, 갈륨나이트라이드층의 일부 표면 위의 제1 드리프트층과, 제1 드리프트층 위에서 드리프트층의 일부 표면을 노출시키는 전류차단층패턴과, 전류차단층패턴에 의해 노출되는 제1 드리프트층 위에 배치되며 상부에 2차원 전자가스를 갖는 제2 드리프트층과, 제2 드리프트층 위에 배치되어 2차원 전자가스가 형성되도록 하는 이종반도체층과, 전류차단층패턴 위의 채널층과, 채널층으로 둘러싸이도록 전류차단층패턴 위에 배치되는 도우너층과, 제2 드리프트층 위에서 게이트절연층을 개재하여 배치되는 게이트전극과, 도우너층과 컨택되도록 배치되는 소스전극과, 그리고 제1 드리프트층과 이격되도록 갈륨나이트라이드층 위에 배치되는 드레인전극을 포함한다.
일 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법은, 기판 위에 버퍼층을 형성하는 단계와, 버퍼층 위에 버퍼층의 일부 표면을 노출시키는 마스크층패턴을 형성하는 단계와, 마스크층패턴 및 버퍼층의 노출표면 위에 갈륨나이트라이드(GaN)층을 형성하는 단계와, 갈륨나이트라이드(GaN)층 위에 제1 드리프트층을 형성하는 단계와, 제1 드리프트층 위에 제1 드리프트층의 일부 표면을 노출시키는 전류차단층패턴을 형성하는 단계와, 전류차단층패턴 및 제1 드리프트층 위에 제2 드리프트층을 형성하는 단계와, 제2 드리프트층 위에 채널층을 형성하는 단계와, 채널층 위에 도우너층을 형성하는 단계와, 제2 드리프트층, 채널층, 및 도우너층의 일부를 제거하여 제2 드리프트층, 채널층, 및 도우너층의 일부 표면을 노출시키는 단계와, 제2 드리프트층 위에 게이트절연층을 개재하여 게이트전극을 형성하는 단계와, 도우너층에 컨택되는 소스전극을 형성하는 단계와, 그리고 갈륨나이트라이드(GaN)층의 일부 표면을 노출시킨 후 노출된 표면 위에 드레인전극을 형성하는 단계를 포함한다.
다른 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법은, 기판 위에 버퍼층을 형성하는 단계와, 버퍼층 위에 버퍼층의 일부 표면을 노출시키는 마스크층패턴을 형성하는 단계와, 마스크층패턴 및 버퍼층의 노출표면 위에 갈륨나이트라이드(GaN)층을 형성하는 단계와, 갈륨나이트라이드(GaN)층 위에 제1 드리프트층을 형성하는 단계와, 제1 드리프트층 위에 제1 드리프트층의 일부 표면을 노출시키는 전류차단층패턴을 형성하는 단계와, 전류차단층패턴 및 제1 드리프트층 위에 제2 드리프트층을 형성하는 단계와, 제2 드리프트층 위에 채널층을 형성하는 단계와, 채널층 위에 도우너층을 형성하는 단계와, 제2 드리프트층, 채널층, 및 도우너층의 일부를 제거하여 제2 드리프트층, 채널층, 및 도우너층의 일부 표면을 노출시키는 단계와, 제2 드리트층 위에 이종반도체층을 형성하여 제2 드리프트층의 상부에 2차원 전자가스가 형성되도록 하는 단계와, 제2 드리프트층 위의 이종반도체층 위에 게이트절연층을 개재하여 게이트전극을 형성하는 단계와, 도우너층에 컨택되는 소스전극을 형성하는 단계와, 그리고 갈륨나이트라이드(GaN)층의 일부 표면을 노출시킨 후 노출된 표면 위에 드레인전극을 형성하는 단계를 포함한다.
본 출원에 따르면, 캐리어의 수직 방향으로의 주된 이동 경로가 수직 방향으로의 관통전위(DT)가 최소화된 결정 상태로 이루어짐에 따라 캐리어의 이동속도가 증가되는 동시에, 소자의 오프시의 누설 특성(leakage characteristics)도 향상된다는 이점이 제공된다.
도 1은 일 예에 따른 수직형 갈륨나이트라이드 트랜지스터를 나타내 보인 단면도이다.
도 2는 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터를 나타내 보인 단면도이다.
도 3 내지 도 14는 일 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 15 내지 도 17은 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 18 내지 도 29는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 30 내지 도 32는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 2는 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터를 나타내 보인 단면도이다.
도 3 내지 도 14는 일 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 15 내지 도 17은 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 18 내지 도 29는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 30 내지 도 32는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1은 일 예에 따른 수직형 갈륨나이트라이드 트랜지스터를 나타내 보인 단면도이다. 도 1을 참조하면, 본 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터(100)는, 기판(102) 위에 배치되는 버퍼층(104)을 포함한다. 기판(102)은 사파이어(Al2O3) 기판일 수 있다. 버퍼층(104)은 n+형 갈륨나이트라이드(GaN)층으로 이루어질 수 있다. 비록 도면에 나타내지는 않았지만, 기판(102)과 버퍼층(104) 사이에 다른 버퍼층이 추가로 배치될 수도 있다. 이 경우 다른 버퍼층은 알루미늄갈륨나이트라이드(AlGaN)층일 수 있다. 버퍼층(104) 위에는 마스크층패턴(106)이 배치된다. 마스크층패턴(106)은 에피택셜래터럴오버그로스(ELO; Epitaxial Lateral Overgrowth)용 마스크로서, 일 예로 실리콘옥사이드(SiO2)층패턴으로 이루어진다. 마스크층패턴(106)은 버퍼층(104)의 일부 표면을 노출시킨다. 버퍼층(104)의 노출표면 및 마스크층패턴(106) 위에는 갈륨나이트라이드(GaN)층(108)이 배치된다. 갈륨나이트라이드(GaN)층(108)은 n+형 도전형을 갖는다. 일 예에서 갈륨나이트라이드(GaN)층(108)은 적어도 대략 1ㅧ1018/㎤의 도핑농도를 갖는다. 갈륨나이트라이드(GaN)층(108)은 버퍼층(104)의 노출표면으로부터 성장이 이루어지며, 특히 마스크층패턴(106) 위에는 수직 방향 뿐만 아니라 수평 방향으로의 성장이 이루어진다. 따라서 마스크층패턴(106) 위의 갈륨나이트라이드(GaN)층(108)은 수직방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다. 갈륨나이트라이드(GaN)층(108) 위에는 제1 드리프트층(110) 및 드레인전극(112)이 상호 이격되도록 배치된다. 제1 드리프트층(110)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 일 예에서 제1 드리프트층(110)은 대략 0.1ㅧ1018 내지 1ㅧ1018/㎤의 도핑농도를 갖는다. 일 에에서 제1 드리프트층(110)은 대략 2 내지 20㎛의 두께를 갖는다. 드레인전극(112)은 금속층으로 이루어진다.
제1 드리프트층(110) 위에는 전류차단층패턴(114)이 배치된다. 일 예로 전류차단층패턴(114)은 실리콘옥사이드(SiO2)층패턴으로 이루어진다. 전류차단층패턴(114)은 제1 드리프트층(110)의 일부 표면을 노출시키는 개구부들(openings)을 갖는다. 전류차단층패턴(114)은 수직방향으로의 캐리어 이동 경로를 한정하기 위한 것으로서, 소자가 온 상태가 되면 캐리어는 전류차단층패턴(114)에 의해 제1 드리프트층(110)을 노출시키는 개구부를 통해 수직방향으로 이동한다. 전류차단층패턴(114)에 의해 제1 드리프트층(110)을 노출시키는 개구부는 마스크층패턴(106)과 수직방향을 따라 중첩되는 위치에 배치된다. 따라서 제1 드리프트층(110)에서의 캐리어의 수직 방향으로의 이동 경로는, 마스크층패턴(106)과 수직 방향을 따라 중첩되고, 이에 따라 수직 방향으로의 관통전위(DT)가 최소화된 영역을 따라 형성된다(도면에서 점선으로 나타낸 영역(A) 참조). 제1 드리프트층(110) 위에는 제2 드리프트층(116)이 배치된다. 제2 드리프트층(116)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 일 예에서 제2 드리프트층(116)의 도핑농도는 제1 드리프트층(110)의 도핑농도보다 상대적으로 낮을 수 있다. 제2 드리프트층(116)은, 전류차단층패턴(114)에 의해 노출되는 제1 드리프트층(110)의 표면, 즉 수직 방향으로의 관통전위(DT)가 최소화된 영역 위에 성장되며, 따라서 제2 드리프트층(116)도 또한 수직 방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다(도면에서 점선으로 나타낸 영역(A) 참조).
전류차단층패턴(114) 위에는 채널층(118)이 배치된다. 채널층(118)의 상부면은 제2 드리프트층(116)의 상부면과 동일한 수평 레벨을 갖는다. 채널층(118)은 p형 도전형을 가지며, 일 예에서 p형 갈륨나이트라이드(GaN)층으로 이루어진다. 채널층(118)의 표면 부근의 영역은 일정 조건하에서 반전층이 만들어지는 채널영역이 되며, 나머지 영역은 캐리어의 이동을 차단하는 배리어 영역이 된다. 전류차단층패턴(114) 위에는 채널층(118)으로 둘러싸이는 도우너층(120)이 배치된다. 일 예에서 도우너층(120)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 도우너층(120)의 상부면은 채널층(118) 및 제2 드리프트층(116)의 상부면과 동일한 수평 레벨을 갖는다. 채널층(118) 및 제2 드리프트층(116) 위에는 게이트절연층(122)을 개재하여 게이트전극(124)이 배치된다. 도우너층(120)에는 소스전극(128)이 배치된다. 본 예에서 소스전극(128)은 그 하부면 및 측면이 도우너층(120)과 접촉되지만, 경우에 따라서 소스전극(128)의 하부면은 채널층(118)과 접촉될 수도 있다. 소스전극(128)과 게이트전극(124)은 절연층(126)에 의해 상호 전기적으로 절연된다.
이와 같은 수직형 갈륨나이트라이드(GaN) 트랜지스터(100)에 있어서, 게이트전극(124)에 일정 크기 이상의 바이어스가 인가되면, 채널층(118)의 표면 영역에 반전층이 형성되고, 따라서 도우너층(120)으로부터 캐리어들이 반전층을 통해 제2 드리프트층(116)으로 수평 방향을 따라 이동한다. 제2 드리프트층(116)으로 이동된 캐리어들은 수직 방향을 따라 제2 드리프트층(116) 및 제1 드리프트층(110)으로 이동되고, 갈륨나이트라이드(GaN)층(108)을 통해 드레인전극(112)으로 빠져 나간다. 이 과정에서 캐리어의 수직 방향으로의 주된 이동 경로는, 도면에서 점선으로 나타낸 영역(A)으로서, 이 영역(A)은 수직 방향으로의 관통전위(DT)가 최소화된 결정 상태로 이루어지며, 따라서 캐리어의 이동속도가 증가되는 동시에, 소자의 오프시의 누설 특성(leakage characteristics)도 향상된다.
도 2는 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터를 나타내 보인 단면도이다. 도 2를 참조하면, 본 예에 따른 수직형 갈륨나이트라이드(GaN) 트랜지스터(200)는, 기판(202) 위에 배치되는 버퍼층(204)을 포함한다. 기판(202)은 사파이어(Al2O3) 기판일 수 있다. 버퍼층(204)은 n+형 갈륨나이트라이드(GaN)층으로 이루어질 수 있다. 비록 도면에 나타내지는 않았지만, 기판(202)과 버퍼층(204) 사이에 다른 버퍼층이 추가로 배치될 수도 있다. 이 경우 다른 버퍼층은 알루미늄갈륨나이트라이드(AlGaN)층일 수 있다. 버퍼층(204) 위에는 마스크층패턴(206)이 배치된다. 마스크층패턴(206)은 에피택셜래터럴오버그로스(ELO)용 마스크로서, 일 예로 실리콘옥사이드(SiO2)층패턴으로 이루어진다. 마스크층패턴(206)은 버퍼층(204)의 일부 표면을 노출시킨다. 버퍼층(204)의 노출표면 및 마스크층패턴(206) 위에는 갈륨나이트라이드(GaN)층(208)이 배치된다. 갈륨나이트라이드(GaN)층(208)은 n+형 도전형을 갖는다. 일 예에서 갈륨나이트라이드(GaN)층(208)은 적어도 대략 1ㅧ1018/㎤의 도핑농도를 갖는다. 갈륨나이트라이드(GaN)층(208)은 버퍼층(204)의 노출표면으로부터 성장이 이루어지며, 특히 마스크층패턴(206) 위에는 수직 방향 뿐만 아니라 수평 방향으로의 성장이 이루어진다. 따라서 마스크층패턴(206) 위의 갈륨나이트라이드(GaN)층(208)은 수직방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다. 갈륨나이트라이드(GaN)층(208) 위에는 제1 드리프트층(210) 및 드레인전극(212)이 상호 이격되도록 배치된다. 제1 드리프트층(210)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 일 예에서 제1 드리프트층(210)은 대략 0.1ㅧ1018 내지 1ㅧ1018/㎤의 도핑농도를 갖는다. 일 에에서 제1 드리프트층(210)은 대략 2 내지 20㎛의 두께를 갖는다. 드레인전극(212)은 금속층으로 이루어진다.
제1 드리프트층(210) 위에는 전류차단층패턴(214)이 배치된다. 일 예로 전류차단층패턴(214)은 실리콘옥사이드(SiO2)층패턴으로 이루어진다. 전류차단층패턴(214)은 제1 드리프트층(210)의 일부 표면을 노출시키는 개구부들(openings)을 갖는다. 전류차단층패턴(214)은 수직방향으로의 캐리어 이동 경로를 한정하기 위한 것으로서, 소자가 온 상태가 되면 캐리어는 전류차단층패턴(214)에 의해 제1 드리프트층(210)을 노출시키는 개구부를 통해 수직방향으로 이동한다. 전류차단층패턴(214)에 의해 제1 드리프트층(210)을 노출시키는 개구부는 마스크층패턴(206)과 수직방향을 따라 중첩되는 위치에 배치된다. 따라서 제1 드리프트층(210)에서의 캐리어의 수직 방향으로의 이동 경로는, 마스크층패턴(206)과 수직 방향을 따라 중첩되고, 이에 따라 수직 방향으로의 관통전위(DT)가 최소화된 영역을 따라 형성된다(도면에서 점선으로 나타낸 영역(B) 참조). 제1 드리프트층(210) 위에는 제2 드리프트층(216)이 배치된다. 제2 드리프트층(216)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 일 예에서 제2 드리프트층(216)의 도핑농도는 제1 드리프트층(210)의 도핑농도보다 상대적으로 낮을 수 있다. 제2 드리프트층(216)은, 전류차단층패턴(214)에 의해 노출되는 제1 드리프트층(210)의 표면, 즉 수직 방향으로의 관통전위(DT)가 최소화된 영역 위에 성장되며, 따라서 제2 드리프트층(216)도 또한 수직 방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다(도면에서 점선으로 나타낸 영역(B) 참조).
전류차단층패턴(214) 위에는 채널층(218)이 배치된다. 채널층(218)의 상부면은 제2 드리프트층(216)의 상부면과 동일한 수평 레벨을 갖는다. 채널층(218)은 p형 도전형을 가지며, 일 예에서 p형 갈륨나이트라이드(GaN)층으로 이루어진다. 채널층(218)의 표면 부근의 영역은 일정 조건하에서 반전층이 만들어지는 채널영역이 되며, 나머지 영역은 캐리어의 이동을 차단하는 배리어 영역이 된다. 전류차단층패턴(214) 위에는 채널층(218)으로 둘러싸이는 도우너층(220)이 배치된다. 일 예에서 도우너층(220)은 n형 갈륨나이트라이드(GaN)층으로 이루어진다. 도우너층(220)의 상부면은 채널층(218) 및 제2 드리프트층(216)의 상부면과 동일한 수평 레벨을 갖는다.
제2 드리프트층(216) 위에는 2차원 전자가스(2DEG; 2 Dimension Electron Gas)(240) 형성을 위한 이종반도체층(250)이 배치된다. 제2 드리프트층(216)이 갈륨나이트라이드(GaN)으로 이루어진 경우, 이종반도체층(250)은 알루미늄갈륨나이트라이드(AlGaN)층으로 이루어질 수 있다. 이 경우 제2 드리프트층(216)의 상부 표면 부근에는 2차원 전자가스(2DEG)가 형성된다. 본 예에서 이종반도체층(250)은 영역에 따라 다른 두께로 배치된다. 구체적으로 채널층(218) 위에는 얇게 배치되는 반면, 제2 드리프트층(216) 위에서는 두껍게 배치된다. 채널층(218) 위에서의 이종반도체층(250)의 두께는, 채널층(218)의 상부 표면 부근에 2차원 전자가스(2DEG)가 만들어지지 않을 정도의 두께이다. 반면에 제2 드리프트층(216) 위에서의 이종반도체층(250)의 두께는, 제2 드리프트층(216)의 상부 표면 부근에 2차원 전자가스(2DEG)(240)가 충분히 만들어질 정도의 두께이다. 다른 예에서 이종반도체층(250)은 채널층(218) 위에서는 배치되지 않을 수도 있다. 채널층(218) 및 제2 드리프트층(216) 위의 이종반도체층(250) 위에는 게이트절연층(222)을 개재하여 게이트전극(224)이 배치된다. 도우너층(220)에는 소스전극(228)이 배치된다. 본 예에서 소스전극(228)은 그 하부면 및 측면이 도우너층(220)과 접촉되지만, 경우에 따라서 소스전극(228)의 하부면은 채널층(218)과 접촉될 수도 있다. 소스전극층(128)과 게이트전극층(124)은 절연층(126)에 의해 상호 전기적으로 절연된다.
이와 같은 수직형 갈륨나이트라이드(GaN) 트랜지스터(200)에 있어서, 게이트전극(224)에 일정 크기 이상의 바이어스가 인가되면, 채널층(218)의 표면 영역에 반전층이 형성되고, 따라서 도우너층(220)으로부터 캐리어들이 반전층을 통해 제2 드리프트층(216)의 2차원 전자가스(2DEG)(240)로 수평 방향을 따라 이동한다. 제2 드리프트층(216)으로 이동된 캐리어들은 수직 방향을 따라 제2 드리프트층(216) 및 제1 드리프트층(210)으로 이동되고, 버퍼층(208)을 통해 드레인전극층(212)으로 빠져 나간다. 이 과정에서 캐리어의 수직 방향으로의 주된 이동 경로는, 도면에서 점선으로 나타낸 영역(B)으로서, 이 영역(A)은 수직 방향으로의 관통전위(DT)가 최소화된 결정 상태로 이루어지며, 따라서 캐리어의 이동속도가 증가되는 동시에, 소자의 오프시의 누설 특성(leakage characteristics)도 향상된다.
도 3 내지 도 14는 일 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 3을 참조하면, 기판(102) 위에 버퍼층(104)을 형성한다. 일 예에서 기판은 버퍼층(104)을 성장시키기 위한 성장기판으로서, 사파이어(Al2O3) 기판일 수 있다. 버퍼층(104)은 n+형 갈륨나이트라이드(GaN)층으로 형성한다. 갈륨나이트라이드(GaN)층 형성은 금속-유기 화학기상증착법(MOCVD)이나, 분자빔에피택시법(MBE; Molecular Beam Epitaxy)이나, 또는 수소화 기상증착 에피택시법(HVPE; Hydride Vapor Phase Epitaxy)을 사용하여 수행할 수 있다. 다음에 버퍼층(104) 위에 마스크층패턴(106)을 형성한다. 마스크층패턴(106)은 에피택셜래터럴오버그로스(ELO)용 마스크로서, 일 예로 실리콘옥사이드(SiO2)층패턴으로 형성한다. 이 경우 실리콘옥사이드(SiO2)층패턴은 <11-00> 방향 또는 <112-0> 방향을 따라 스트라이프(stripe) 형태로 형성되도록 한다. 마스크층패턴(106)은 버퍼층(104)의 일부 표면을 노출시키는 개구부(107)들을 갖는다.
도 4를 참조하면, 버퍼층(104)의 노출표면 위로 갈륨나이트라이드(GaN)층(108)을 형성한다. 갈륨나이트라이드(GaN)층(108)은 n+형 도전형을 갖도록 형성된다. 일 예에서 갈륨나이트라이드(GaN)층(108)은 적어도 대략 1ㅧ1018/㎤의 도핑농도를 갖도록 형성된다. 갈륨나이트라이드(GaN)층(108)은 버퍼층(104)의 노출표면으로부터 성장이 이루어지며, 특히 마스크층패턴(106) 위에는 수직 방향 뿐만 아니라 수평 방향으로의 성장이 이루어진다. 따라서 도면에서 영역 "C"로 나타낸 바와 같이, 마스크층패턴(106) 위의 갈륨나이트라이드(GaN)층(108)은 수직방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다. 다음에 갈륨나이트라이드(GaN)층(108)을 일정 두께 제거한다. 갈륨나이트라이드(GaN)층(108)의 제거는, 도면에서 점선으로 나타낸 바와 같이, 마스크크층패턴(106)에 남아 있을 정도로 수행된다.
도 5를 참조하면, 갈륨나이트라이드(GaN)층(108) 위에 제1 드리프트층(110)을 형성한다. 제1 드리프트층(110)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 마스크층패턴(106)과 수직 방향으로 중첩되는 영역에서 갈륨나이트라이드(GaN)층(108)이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태를 가짐에 따라, 도면에서 "D"로 나타낸 바와 같이, 이 영역(D)에서의 제1 드리프트층(110)도 또한 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된다. 다음에 제1 드리프트층(110) 위에 전류차단층패턴(114)을 형성한다. 전류차단층패턴(114)은 에피택셜래터럴오버그로스(ELO)용 마스크로서의 기능도 함께 수행하며, 일 예로 실리콘옥사이드(SiO2)층패턴으로 형성한다. 이 경우 실리콘옥사이드(SiO2)층패턴은 <11-00> 방향 또는 <112-0> 방향을 따라 스트라이프(stripe) 형태로 형성되도록 한다. 전류차단층패턴(114)은 제1 드리프트층(110)의 일부 표면을 노출시키는 개구부(115)들을 갖는다. 이때 개구부(115)에 의해 노출되는 제1 드리프트층(110)은, 도면에서 "D"로 나타낸 바와 같이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된 영역이 되도록 한다.
도 6을 참조하면, 제1 드리프트층(110) 위에 제2 드리프트층(116)을 형성한다. 제2 드리프트층(116)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 이 경우 제2 드리프트층(116)의 도핑 농도는 제1 드리프트층(110)의 도핑 농도보다 낮도록 한다. 제2 드리프트층(116)은 제1 드리프트층(110)의 노출표면으로부터 수직방향으로 성장하기 시작한다. 제2 드리프트층(116)이 전류차단층패턴(114)의 상부면 높이 이상까지 성장한 후에는 전류차단층패턴(114)의 상부면을 따라 수평 방향으로도 성장되기 시작한다. 이와 같은 제2 드리프트층(116)은 전류차단층패턴(114)의 상부면 중 중심부가 노출되는 시점까지 이루어진다. 이에 따라 제2 드리프트층(116)은 전류차단층패턴(114)의 일부 표면을 노출시키는 개구부(117)를 갖는다. 제1 드리프트층(110)의 노출 부분이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태를 가짐에 따라, 제2 드리프트층(116)도 또한 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된다.
도 7을 참조하면, 제2 드리프트층(116) 위에 채널층(118)을 형성한다. 채널층(118)은 p형 갈륨나이트라이드(GaN)층으로 형성한다. 채널층(118)은 전류차단층패턴(114)의 중심부가 노출되는 상태가 유지되도록 형성된다. 일 예에서, p형 도펀트로는 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 등이 사용될 수 있다.
도 8을 참조하면, 채널층(118) 및 전류차단층패턴(114)의 노출 표면 위에 도우너층(120)을 형성한다. 도우너층(120)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 도우너층(120)은 전류차단층패턴(114)의 노출 표면을 충분한 두께로 덮도록 형성된다.
도 9를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 전면 건식식각공정을 수행하여 도우너층(120)의 일부, 채널층(118)의 일부, 및 제2 드리프트층(116)의 일부가 제거되도록 한다. 이에 따라 도우너층(120), 채널층(118), 및 제2 드리프트층(116)의 표면이 모두 노출되며, 제2 드리프트층(116)들 사이로 한 쌍의 채널층(118)이 배치되고, 채널층(118) 내에는 도우너층(120)이 배치된다.
도 10을 참조하면, 도우너층(120), 채널층(118), 및 제2 드리프트층(116)의 노출 표면 위에 게이트절연층(122)을 형성한다. 일 예에서 게이트절연층(122)은 실리콘옥사이드(SiO2)층으로 형성할 수 있다. 이 경우 실리콘옥사이드(SiO2)층은, 화학기상증착(CVD; Chemical Vapor Deposition)과 같은 통상의 증착(Deposition) 공정을 통해 형성할 수 있다.
도 11을 참조하면, 게이트절연층(122)의 일부 표면 위에 레지스트층패턴(160)을 형성한다. 레지스트층패턴(160)은 리프트-오프(lift-off) 공정을 위한 것으로서, 경우에 따라서는 레지스트 외의 다른 물질층으로 형성할 수도 있다. 다음에 전면에 금속층(124, 124')을 형성한다. 금속층(124)은 게이트절연층(122) 위에 배치되고, 금속층(124')은 레지스트층패턴(160) 위에 배치된다.
도 12를 참조하면, 레지스트층패턴(도 11의 160)을 제거한다. 레지스트층패턴(도 11의 160)의 제거는 통상의 애싱(ashing) 공정을 통해 수행할 수 있다. 레지스트층패턴(도 11의 160)이 제거됨에 따라 레지스트층패턴(도 11의 160) 위의 금속층(124')도 함께 제거되며, 따라서 게이트절연층(122) 위에 남아있는 금속층(124)은 게이트전극이 된다. 다음에 게이트절연층(122) 및 게이트전극(124) 위에 절연층(126)을 형성한다.
도 13을 참조하면, 절연층(126) 및 게이트절연층(122)의 일부를 제거하여 도우너층(120)을 노출시킨 후, 도우너층(120)의 노출부분을 일정 깊이로 식각하여 컨택홀을 형성한다. 다음에 컨택홀 내부를 금속층으로 채운 후에 패터닝을 수행하여 소스전극(128)을 형성한다. 경우에 따라서 도우너층(120)에 대한 식각을 깊게 수행하여 소스전극(128)의 하부가 채널층(118)에 컨택되도록 할 수도 있다.
도 14를 참조하면, 최상부에서 제1 드리프트층(110)까지 일정 영역에 걸쳐 제거하여 갈륨나이트라이드(GaN)층(108)의 표면이 노출되도록 한다. 비록 도면에 나타내지는 않았지만, 이를 위해 레지스트층패턴과 같은 식각마스크층패턴을 이용할 수 있다. 다음에 갈륨나이트라이드(GaN)층(108)이 노출표면 위에 드레인전극(112)을 형성한다.
도 15 내지 도 17은 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 15 내지 도 17에서 도 3 내지 도 13과 동일한 참조부호는 동일한 구성요소를 의미하며, 따라서 중복되는 설명은 생략하기로 한다. 본 예는 드레인전극이 하부면에 배치되는 구조를 형성하기 위한 것으로서, 먼저 도 3 내지 도 13을 참조하여 설명한 바와 동일한 공정을 수행한다. 다음에 도 15 및 도 16에 나타낸 바와 같이, 전면에 절연층(170)을 형성하고, 그 위에 지지기판(180)을 부착시킨다. 지지기판(180)은, 일 예에서 실리콘(Si)이나 금속 재질로 이루어진다. 지지기판(180)을 부착한 후에는 기판(102)을 제거한다. 일 예에서 기판(102)의 제거는 레이저 리프트-오프(LLO; Laser Lift-Off) 방법을 사용하여 수행된다. 구체적으로 도면에서 화살표로 나타낸 바와 같이, 기판(102)의 하부면으로부터 레이저를 조사한다. 조사된 레이저는 기판(102)을 관통하여 버퍼층(104)의 하부면으로 조사된다. 이와 같은 레이저 조사에 의해 버퍼층(104)의 하부는 레이저 충격파에 의해 팽창 및 손상이 이루어지며, 이 버퍼층(104)의 하부 손상에 의해 리프트-오프(lift-off) 방식으로 기판(102)이 버퍼층(104)으로부터 분리된다. 다음에 도 17에 나타낸 바와 같이, 기판(102)이 제거됨에 따라 노출된 버퍼층(104)의 하부면 위에 드레인전극(190)을 형성한다. 드레인전극(190)을 형성하기 전에 버퍼층(104)의 하부면의 손상 부분을 치유하기 위한 큐어링을 수행할 수 있다. 일 예로 큐어링은 버퍼층(104)의 하부면을 일정 두께 제거한 후에 열처리를 통해 수행할 수 있다.
도 18 내지 도 29는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 18을 참조하면, 기판(202) 위에 버퍼층(204)을 형성한다. 일 예에서 기판은 버퍼층(204)을 성장시키기 위한 성장기판으로서, 사파이어(Al2O3) 기판일 수 있다. 버퍼층(204)은 n+형 갈륨나이트라이드(GaN)층으로 형성한다. 갈륨나이트라이드(GaN)층 형성은 금속-유기 화학기상증착법(MOCVD)이나, 분자빔에피택시법(MBE)이나, 또는 수소화 기상증착 에피택시법(HVPE)을 사용하여 수행할 수 있다. 다음에 버퍼층(204) 위에 마스크층패턴(206)을 형성한다. 마스크층패턴(206)은 에피택셜래터럴오버그로스(ELO)용 마스크로서, 일 예로 실리콘옥사이드(SiO2)층패턴으로 형성한다. 이 경우 실리콘옥사이드(SiO2)층패턴은 <11-00> 방향 또는 <112-0> 방향을 따라 스트라이프(stripe) 형태로 형성되도록 한다. 마스크층패턴(206)은 버퍼층(204)의 일부 표면을 노출시키는 개구부(207)들을 갖는다.
도 19를 참조하면, 버퍼층(204)의 노출표면 위로 갈륨나이트라이드(GaN)층(208)을 형성한다. 갈륨나이트라이드(GaN)층(208)은 n+형 도전형을 갖도록 형성된다. 일 예에서 갈륨나이트라이드(GaN)층(208)은 적어도 대략 1ㅧ1018/㎤의 도핑농도를 갖도록 형성된다. 갈륨나이트라이드(GaN)층(208)은 버퍼층(204)의 노출표면으로부터 성장이 이루어지며, 특히 마스크층패턴(206) 위에는 수직 방향 뿐만 아니라 수평 방향으로의 성장이 이루어진다. 따라서 도면에서 영역 "E"로 나타낸 바와 같이, 마스크층패턴(206) 위의 갈륨나이트라이드(GaN)층(208)은 수직방향으로의 관통전위(DT)가 최소화된 결정 상태를 갖는다. 다음에 갈륨나이트라이드(GaN)층(208)을 일정 두께 제거한다. 갈륨나이트라이드(GaN)층(208)의 제거는, 도면에서 점선으로 나타낸 바와 같이, 마스크크층패턴(206)에 남아 있을 정도로 수행된다.
도 20을 참조하면, 갈륨나이트라이드(GaN)층(208) 위에 제1 드리프트층(210)을 형성한다. 제1 드리프트층(210)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 마스크층패턴(206)과 수직 방향으로 중첩되는 영역에서 갈륨나이트라이드(GaN)층(208)이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태를 가짐에 따라, 도면에서 "F"로 나타낸 바와 같이, 이 영역(F)에서의 제1 드리프트층(210)도 또한 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된다. 다음에 제1 드리프트층(210) 위에 전류차단층패턴(214)을 형성한다. 전류차단층패턴(214)은 에피택셜래터럴오버그로스(ELO)용 마스크로서의 기능도 함께 수행하며, 일 예로 실리콘옥사이드(SiO2)층패턴으로 형성한다. 이 경우 실리콘옥사이드(SiO2)층패턴은 <11-00> 방향 또는 <112-0> 방향을 따라 스트라이프(stripe) 형태로 형성되도록 한다. 전류차단층패턴(214)은 제1 드리프트층(210)의 일부 표면을 노출시키는 개구부(215)들을 갖는다. 이때 개구부(215)에 의해 노출되는 제1 드리프트층(210)은, 도면에서 " F"로 나타낸 바와 같이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된 영역이 되도록 한다.
도 21을 참조하면, 제1 드리프트층(210) 위에 제2 드리프트층(216)을 형성한다. 제2 드리프트층(216)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 이 경우 제2 드리프트층(216)의 도핑 농도는 제1 드리프트층(210)의 도핑 농도보다 낮도록 한다. 제2 드리프트층(216)은 제1 드리프트층(210)의 노출표면으로부터 수직방향으로 성장하기 시작한다. 제2 드리프트층(216)이 전류차단층패턴(214)의 상부면 높이 이상까지 성장한 후에는 전류차단층패턴(214)의 상부면을 따라 수평 방향으로도 성장되기 시작한다. 이와 같은 제2 드리프트층(216)은 전류차단층패턴(214)의 상부면 중 중심부가 노출되는 시점까지 이루어진다. 이에 따라 제2 드리프트층(216)은 전류차단층패턴(214)의 일부 표면을 노출시키는 개구부(217)를 갖는다. 제1 드리프트층(210)의 노출 부분이 수직 방향으로 관통전위(DT)가 최소화된 결정 상태를 가짐에 따라, 제2 드리프트층(216)도 또한 수직 방향으로 관통전위(DT)가 최소화된 결정 상태로 형성된다.
도 22를 참조하면, 제2 드리프트층(216) 위에 채널층(218)을 형성한다. 채널층(218)은 p형 갈륨나이트라이드(GaN)층으로 형성한다. 채널층(218)은 전류차단층패턴(214)의 중심부가 노출되는 상태가 유지되도록 형성된다. 일 예에서, p형 도펀트로는 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 등이 사용될 수 있다.
도 23을 참조하면, 채널층(218) 및 전류차단층패턴(214)의 노출 표면 위에 도우너층(220)을 형성한다. 도우너층(220)은 n형 갈륨나이트라이드(GaN)층으로 형성한다. 도우너층(220)은 전류차단층패턴(214)의 노출 표면을 충분한 두께로 덮도록 형성된다.
도 24를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 전면 건식식각공정을 수행하여 도우너층(220)의 일부, 채널층(218)의 일부, 및 제2 드리프트층(216)의 일부가 제거되도록 한다. 이에 따라 도우너층(220), 채널층(218), 및 제2 드리프트층(216)의 표면이 모두 노출되며, 제2 드리프트층(216)들 사이로 한 쌍의 채널층(218)이 배치되고, 채널층(218) 내에는 도우너층(220)이 배치된다.
도 25를 참조하면, 도우너층(220), 채널층(218), 및 제2 드리프트층(216)의 노출 표면 위에 이종반도체층(250)을 형성한다. 이종반도체층(250)은, 제2 드리프트층(216)의 상부 표면 부근에 2차원 전자가스(2DEG; 2 Dimension Electron Gas)(240)가 형성되도록 하기 위한 것으로서, 제2 드리프트층(216)이 갈륨나이트라이드(GaN)으로 이루어진 경우, 이종반도체층(250)은 알루미늄갈륨나이트라이드(AlGaN)층으로 이루어질 수 있다. 다음에 일정 영역에서 이종반도체층(250)을 일정 두께 제거한다. 구체적으로 채널층(218) 위의 이종반도체층(250)을 일정 두께 제거한다. 이에 따라 채널층(218)의 상부 표면 부근에는 2차원 전자가스(2DEG)가 만들어지지 않는다. 채널층(218) 위의 이종반도체층(250)에 대한 식각은 레지스트층패턴과 같은 식각마스크패턴을 이용한 식각공정을 통해 수행할 수 있다. 비록 도면에 나타내지는 않았지만, 채널층(218) 위의 이종반도체층(250)은 모두 제거되어 채널층(218) 표면이 노출되도록 할 수도 있다.
도 26을 참조하면, 이종반도체층(250) 위에 게이트절연층(222)을 형성한다. 일 예에서 게이트절연층(222)은 실리콘옥사이드(SiO2)층으로 형성할 수 있다. 이 경우 실리콘옥사이드(SiO2)층은, 화학기상증착(CVD)과 같은 통상의 증착(Deposition) 공정을 통해 형성할 수 있다. 다음에 게이트절연층(222)의 일부 표면 위에 레지스트층패턴(260)을 형성한다. 레지스트층패턴(260)은 리프트-오프(lift-off) 공정을 위한 것으로서, 경우에 따라서는 레지스트 외의 다른 물질층으로 형성할 수도 있다. 다음에 전면에 금속층(224, 224')을 형성한다. 금속층(224)은 게이트절연층(222) 위에 배치되고, 금속층(224')은 레지스트층패턴(260) 위에 배치된다.
도 27을 참조하면, 레지스트층패턴(도 26의 260)을 제거한다. 레지스트층패턴(도 26의 260)의 제거는 통상의 애싱(ashing) 공정을 통해 수행할 수 있다. 레지스트층패턴(도 26의 260)이 제거됨에 따라 레지스트층패턴(도 26의 260) 위의 금속층(224')도 함께 제거되며, 따라서 게이트절연층(222) 위에 남아있는 금속층(224)은 게이트전극이 된다.
도 28을 참조하면, 게이트절연층(222) 및 게이트전극(224) 위에 절연층(226)을 형성한다. 다음에 절연층(226), 게이트절연층(222), 이종반도체층(250)의 일부를 제거하여 도우너층(220)을 노출시킨 후, 도우너층(220)의 노출부분을 일정 깊이로 식각하여 컨택홀을 형성한다. 다음에 컨택홀 내부를 금속층으로 채운 후에 패터닝을 수행하여 소스전극(228)을 형성한다. 경우에 따라서 도우너층(220)에 대한 식각을 깊게 수행하여 소스전극(228)의 하부가 채널층(218)에 컨택되도록 할 수도 있다.
도 29를 참조하면, 최상부에서 제1 드리프트층(210)까지 일정 영역에 걸쳐 제거하여 갈륨나이트라이드(GaN)층(208)의 표면이 노출되도록 한다. 비록 도면에 나타내지는 않았지만, 이를 위해 레지스트층패턴과 같은 식각마스크층패턴을 이용할 수 있다. 다음에 갈륨나이트라이드(GaN)층(208)이 노출표면 위에 드레인전극(212)을 형성한다.
도 30 내지 도 32는 또 다른 예에 따른 수직형 갈륨나이트라이드 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 30 내지 도 32에서 도 18 내지 도 29와 동일한 참조부호는 동일한 구성요소를 의미하며, 따라서 중복되는 설명은 생략하기로 한다. 본 예는 드레인전극이 하부면에 배치되는 구조를 형성하기 위한 것으로서, 먼저 도 18 내지 도 28을 참조하여 설명한 바와 동일한 공정을 수행한다. 다음에 도 30 및 도 31에 나타낸 바와 같이, 전면에 절연층(270)을 형성하고, 그 위에 지지기판(280)을 부착시킨다. 지지기판(280)은, 일 예에서 실리콘(Si)이나 금속 재질로 이루어진다. 지지기판(280)을 부착한 후에는 기판(202)을 제거한다. 일 예에서 기판(202)의 제거는 레이저 리프트-오프(LLO) 방법을 사용하여 수행된다. 구체적으로 도면에서 화살표로 나타낸 바와 같이, 기판(202)의 하부면으로부터 레이저를 조사한다. 조사된 레이저는 기판(202)을 관통하여 버퍼층(204)의 하부면으로 조사된다. 이와 같은 레이저 조사에 의해 버퍼층(204)의 하부는 레이저 충격파에 의해 팽창 및 손상이 이루어지며, 이 버퍼층(204)의 하부 손상에 의해 리프트-오프(lift-off) 방식으로 기판(202)이 버퍼층(204)으로부터 분리된다. 다음에 도 32에 나타낸 바와 같이, 기판(202)이 제거됨에 따라 노출된 버퍼층(204)의 하부면 위에 드레인전극(290)을 형성한다. 드레인전극(290)을 형성하기 전에 버퍼층(204)의 하부면의 손상 부분을 치유하기 위한 큐어링을 수행할 수 있다. 일 예로 큐어링은 버퍼층(204)의 하부면을 일정 두께 제거한 후에 열처리를 통해 수행할 수 있다.
102, 202...기판 104, 204, ...버퍼층
106, 206...마스크층패턴 108, 208...갈륨나이트라이드(GaN)층
110, 201...제1 드리프트층 112, 212...드레인전극
114, 214...전류차단층패턴 116, 216...제2 드리프트층
118, 218...채널층 120, 220...도우너층
122, 222...게이트절연층 124, 224...게이트전극
126, 226...절연층 128, 228...소스전극
250...이종반도체층
106, 206...마스크층패턴 108, 208...갈륨나이트라이드(GaN)층
110, 201...제1 드리프트층 112, 212...드레인전극
114, 214...전류차단층패턴 116, 216...제2 드리프트층
118, 218...채널층 120, 220...도우너층
122, 222...게이트절연층 124, 224...게이트전극
126, 226...절연층 128, 228...소스전극
250...이종반도체층
Claims (28)
- 기판;
상기 기판 위의 버퍼층;
상기 버퍼층 위에서 상기 버퍼층의 일부 표면을 노출시키는 마스크층패턴;
상기 마스크층패턴 및 버퍼층의 노출 표면 위의 갈륨나이트라이드층;
상기 갈륨나이트라이드층의 일부 표면 위의 제1 드리프트층;
상기 제1 드리프트층 위에서 상기 드리프트층의 일부 표면을 노출시키는 전류차단층패턴;
상기 전류차단층패턴에 의해 노출되는 상기 제1 드리프트층 위의 제2 드리프트층;
상기 전류차단층패턴 위의 채널층;
상기 채널층으로 둘러싸이도록 상기 전류차단층패턴 위에 배치되는 도우너층;
상기 제2 드리프트층 위에서 게이트절연층을 개재하여 배치되는 게이트전극;
상기 도우너층과 컨택되도록 배치되는 소스전극; 및
상기 제1 드리프트층과 이격되도록 상기 갈륨나이트라이드층 위에 배치되는 드레인전극을 포함하는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제1항에 있어서,
상기 버퍼층은 n+형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제1항에 있어서,
상기 제1 드리프트층, 제2 드리프트층, 및 도우너층은 n형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제1항에 있어서,
상기 채널층은 p형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제1항에 있어서,
상기 전류차단층패턴에 의해 노출되는 상기 제1 드리프트층은 상기 마스크층패턴과 수직 방향을 따라 중첩되는 수직형 갈륨나이트라이드(GaN). - 기판;
상기 기판 위의 버퍼층;
상기 버퍼층 위에서 상기 버퍼층의 일부 표면을 노출시키는 마스크층패턴;
상기 마스크층패턴 및 버퍼층의 노출 표면 위의 갈륨나이트라이드층;
상기 갈륨나이트라이드층의 일부 표면 위의 제1 드리프트층;
상기 제1 드리프트층 위에서 상기 드리프트층의 일부 표면을 노출시키는 전류차단층패턴;
상기 전류차단층패턴에 의해 노출되는 상기 제1 드리프트층 위에 배치되며 상부에 2차원 전자가스를 갖는 제2 드리프트층;
상기 제2 드리프트층 위에 배치되어 상기 2차원 전자가스가 형성되도록 하는 이종반도체층;
상기 전류차단층패턴 위의 채널층;
상기 채널층으로 둘러싸이도록 상기 전류차단층패턴 위에 배치되는 도우너층;
상기 제2 드리프트층 위에서 게이트절연층을 개재하여 배치되는 게이트전극;
상기 도우너층과 컨택되도록 배치되는 소스전극; 및
상기 제1 드리프트층과 이격되도록 상기 갈륨나이트라이드층 위에 배치되는 드레인전극을 포함하는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제6항에 있어서,
상기 버퍼층은 n+형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제6항에 있어서,
상기 제1 드리프트층, 제2 드리프트층, 및 도우너층은 n형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제1항에 있어서,
상기 제2 드리프트층 및 이종반도체층은, 각각 갈륨나이트라이드(GaN)층 및 알루미늄갈륨나이트라이드(AlGaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제6항에 있어서,
상기 채널층은 p형 갈륨나이트라이드(GaN)층으로 이루어지는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제6항에 있어서,
상기 전류차단층패턴에 의해 노출되는 상기 제1 드리프트층은 상기 마스크층패턴과 수직 방향을 따라 중첩되는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제6항에 있어서,
상기 이종반도체층은 상기 제2 드리프트층 위에서 상대적으로 두껍게 배치도고 상기 채널층 위에서는 상대적으로 얇게 배치되는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제12항에 있어서,
상기 채널층 위에서의 이종반도체층의 두께는, 상기 채널층 내에서 2차원 전자가스가 형성되지 않도록 하는 두께인 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 기판 위에 버퍼층을 형성하는 단계;
상기 버퍼층 위에 상기 버퍼층의 일부 표면을 노출시키는 마스크층패턴을 형성하는 단계;
상기 마스크층패턴 및 버퍼층의 노출표면 위에 갈륨나이트라이드(GaN)층을 형성하는 단계;
상기 갈륨나이트라이드(GaN)층 위에 제1 드리프트층을 형성하는 단계;
상기 제1 드리프트층 위에 상기 제1 드리프트층의 일부 표면을 노출시키는 전류차단층패턴을 형성하는 단계;
상기 전류차단층패턴 및 상기 제1 드리프트층 위에 제2 드리프트층을 형성하는 단계;
상기 제2 드리프트층 위에 채널층을 형성하는 단계;
상기 채널층 위에 도우너층을 형성하는 단계;
상기 제2 드리프트층, 채널층, 및 도우너층의 일부를 제거하여 제2 드리프트층, 채널층, 및 도우너층의 일부 표면을 노출시키는 단계;
상기 제2 드리프트층 위에 게이트절연층을 개재하여 게이트전극을 형성하는 단계;
상기 도우너층에 컨택되는 소스전극을 형성하는 단계; 및
상기 갈륨나이트라이드(GaN)층의 일부 표면을 노출시킨 후 노출된 표면 위에 드레인전극을 형성하는 단계를 포함하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제14항에 있어서,
상기 버퍼층은 n+형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제15항에 있어서,
상기 제1 드리프트층, 제2 드리프트층, 및 도우너층은 n형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제15항에 있어서,
상기 채널층은 p형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제15항에 있어서,
상기 전류차단층패턴은, 상기 마스크층패턴과 수직 방향을 따라 중첩되는 영역의 제1 드리프트층 표면이 노출되도록 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제15항에 있어서,
상기 마스크층패턴 및 전류차단층패턴 중 적어도 어느 하나는 실리콘옥사이드(SiO2)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 기판 위에 버퍼층을 형성하는 단계;
상기 버퍼층 위에 상기 버퍼층의 일부 표면을 노출시키는 마스크층패턴을 형성하는 단계;
상기 마스크층패턴 및 버퍼층의 노출표면 위에 갈륨나이트라이드(GaN)층을 형성하는 단계;
상기 갈륨나이트라이드(GaN)층 위에 제1 드리프트층을 형성하는 단계;
상기 제1 드리프트층 위에 상기 제1 드리프트층의 일부 표면을 노출시키는 전류차단층패턴을 형성하는 단계;
상기 전류차단층패턴 및 상기 제1 드리프트층 위에 제2 드리프트층을 형성하는 단계;
상기 제2 드리프트층 위에 채널층을 형성하는 단계;
상기 채널층 위에 도우너층을 형성하는 단계;
상기 제2 드리프트층, 채널층, 및 도우너층의 일부를 제거하여 제2 드리프트층, 채널층, 및 도우너층의 일부 표면을 노출시키는 단계;
상기 제2 드리트층 위에 이종반도체층을 형성하여 상기 제2 드리프트층의 상부에 2차원 전자가스가 형성되도록 하는 단계;
상기 제2 드리프트층 위의 이종반도체층 위에 게이트절연층을 개재하여 게이트전극을 형성하는 단계;
상기 도우너층에 컨택되는 소스전극을 형성하는 단계; 및
상기 갈륨나이트라이드(GaN)층의 일부 표면을 노출시킨 후 노출된 표면 위에 드레인전극을 형성하는 단계를 포함하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 버퍼층은 n+형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제21항에 있어서,
상기 제1 드리프트층, 제2 드리프트층, 및 도우너층은 n형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 제2 드리프트층 및 이종반도체층은, 각각 갈륨나이트라이드(GaN)층 및 알루미늄갈륨나이트라이드(AlGaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 이종반도체층은 상기 제2 드리프트층 위에서 상대적으로 두껍게 배치도고 상기 채널층 위에서는 상대적으로 얇게 배치되도록 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터. - 제24항에 있어서,
상기 채널층 위에서의 이종반도체층은, 상기 채널층 내에서 2차원 전자가스가 형성되지 않도록 하는 두께를 갖도록 하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 채널층은 p형 갈륨나이트라이드(GaN)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 전류차단층패턴은, 상기 마스크층패턴과 수직 방향을 따라 중첩되는 영역의 제1 드리프트층 표면이 노출되도록 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법. - 제20항에 있어서,
상기 마스크층패턴 및 전류차단층패턴 중 적어도 어느 하나는 실리콘옥사이드(SiO2)층으로 형성하는 수직형 갈륨나이트라이드(GaN) 트랜지스터의 제조방법.
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