KR101943356B1 - 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법 - Google Patents

선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101943356B1
KR101943356B1 KR1020110134771A KR20110134771A KR101943356B1 KR 101943356 B1 KR101943356 B1 KR 101943356B1 KR 1020110134771 A KR1020110134771 A KR 1020110134771A KR 20110134771 A KR20110134771 A KR 20110134771A KR 101943356 B1 KR101943356 B1 KR 101943356B1
Authority
KR
South Korea
Prior art keywords
layer
type gan
gan
junction
gate electrode
Prior art date
Application number
KR1020110134771A
Other languages
English (en)
Other versions
KR20130067819A (ko
Inventor
조성무
김광중
황의진
장태훈
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020110134771A priority Critical patent/KR101943356B1/ko
Priority to US13/673,436 priority patent/US8841179B2/en
Publication of KR20130067819A publication Critical patent/KR20130067819A/ko
Application granted granted Critical
Publication of KR101943356B1 publication Critical patent/KR101943356B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices

Abstract

본 명세서는, 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, 상기 AlGaN 층 위로 p형 GaN 접합층을 국부적으로 형성시킴으로써 게이트 전극에서 발생하는 누설 전류와 항복 전압 특성이 개선된 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 형성된 제 1 GaN층; 상기 제 1 GaN층 상에 형성되는 AlGaN층; 상기 AlGaN층 상에 형성되고, 홈을 구비하는 제 2 GaN층; 상기 제 2 GaN층 상에 형성되는 게이트 전극; 및 상기 홈 상에 형성되는 p형 GaN 접합층을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.

Description

선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor using selective growth and method thereof}
본 명세서는 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있으나, MOSFET의 경우, 좋은 게이트 산화막의 부재와, 선택적으로 P형, 혹은 N형 영역을 만들기 위한 이온 주입과 열확산 공정의 어려움 등으로 인해, 소자의 특성은 GaN이 갖는 물질적 특성에 비해 그 효과가 두드러지지 못하고 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
일반적인 HFET 소자의 경우 Gate 동작을 이용한 쇼트키(schottky) 특성의 퀄리티가 소자의 스위치 특성에 커다란 영향을 줄 수 있다 게이트(Gate)쪽 리키지(leakage)를 최소화하고 공핍 영역을 확대하는 역할이 무엇보다 중요하다. 또한 이종접합 구조에서의 2DEG(two-dimensional electon gas) 채널의 전류 흐름을 평상시에서는 turn-off가 될 수 있도록 문턱전압(공급전압)을 양의 방향으로 이동시키는 기술이 필요하다.
본 명세서는 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, AlGaN 층 위로 p형 GaN 접합층을 형성시킴으로써 게이트 전극에서 발생하는 누설 전류와 항복 전압 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
특히, 상기 p형 GaN 접합층을 형성하기 위해 국부적인 산화막 마스크 패턴을 이용하여 오픈 된 제 2 GaN층상에 상기 p형 GaN 접합층이 수직형 보다 빠른 수평형으로 재성장될 수 있다. 이로 인해 격자 결함이나 전위 밀도가 최소화되고, 결정질의 향상에 따른 신뢰성이 높은 반도체 소자가 개시된다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 기판; 상기 기판 상에 형성된 제 1 GaN층; 상기 제 1 GaN층 상에 형성되는 AlGaN층; 상기 AlGaN층 상에 형성되고, p형 GaN 접합층을 포함하는 제 2 GaN층; 및 상기 제 2 GaN층 상에 형성되는 게이트 전극을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 제 2 GaN층은 홈을 구비하고, 상기 p형 GaN 접합층은 상기 홈 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 제 1 접합층 및 제 2 접합층을 포함하고, 상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉하고, 상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 복수 개의 접합층을 포함하고, 상기 복수 개의 접합층은 횡방향으로 이격하여 배치되도록 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 상기 AlGaN층의 일부와 접촉하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 제 2 GaN층은 홀을 구비하고, 상기 p형 GaN 접합층은 상기 홀에 삽입되도록 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 1nm ~ 100nm의 두께로 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층은, 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층의 p형 불순물의 농도는 1E17/cm3 ~ 1E21/cm3인 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층의 p형 불순물의 농도는, 특정 방향 및 특정 기울기로 연속적으로 변화하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 p형 GaN 접합층의 p형 불순물은 Mg일 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판상에 제 1 GaN층을 형성하는 단계; 상기 제 1 GaN층 상에 AlGaN층을 형성하는 단계; 상기 AlGaN층 상에 제 2 GaN층을 형성하는 단계; 상기 제 2 GaN층 상에 산화막층을 형성하는 단계; 상기 산화막층을 선택적으로 식각하여 p형 GaN 접합영역을 정의하는 단계; 상기 p형 GaN 접합영역을 식각하여 상기 제 2 GaN층 상에 홈을 형성하는 단계; 상기 홈 상에 p형 GaN 접합층을 형성하는 단계; 상기 산화막층을 제거하는 단계; 및 상기 제 2 GaN층 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하도록 형성되는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 산화막층은, SiO2를 포함하는 것일 수 있다.
본 명세서와 관련된 일예로서, 상기 산화막층은, 50nm ~ 1000nm의 두께로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 기판상에 차례로 적층된 제 1 GaN층, AlGaN층, 제 2 GaN층, 게이트 전극, 소스 전극 및 드레인 전극을 구비하는 반도체 소자에 있어서, AlGaN 층 위로 p형 GaN 접합층을 형성시킴으로써 게이트 전극에서 발생하는 누설 전류와 항복 전압 특성이 개선된 반도체 소자 및 그 제조방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, AlGaN 층 위로 p형 GaN 접합층이 국부적으로 형성되어, 게이트 전극의 리키지(leakage)가 최소화되고, 공핍 영역이 확대되어 문턱전압(공급전압)이 양의 방향으로 이동되는 이점이 있다.
또한, 반도체 소자의 게이트 전극 아래에 p형 GaN 접합층을 형성하는 데 있어 선택 성장을 이용하는 경우, 상기 p형 GaN 접합층의 격자 결함이나 전위 밀도를 최소화하고 결정질의 향상에 따라 소자의 신뢰성이 높아지는 이점이 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 제 1 실시예에 따른 p형 GaN 접합층의 다양한 배치 방식을 보여주는 예시도이다.
도 4는 본 명세서에 개시된 제 2 실시예에 따른 p형 GaN 접합층의 다양한 형태를 보여주는 예시도이다.
도 5a ~ 도 5i는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다. 특히, 질화물 반도체 소자의 게이트 전극 아래에 p형 GaN 접합층을 국부적으로 형성하여 반도체 소자의 문턱전압(공급전압)을 양의 방향으로 이동시키는 데 적용될 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
본 명세서에 개시된 실시예들에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 실시예들에 따른 반도체 소자는, 기판, 상기 기판 상에 형성된 제 1 GaN층, 상기 제 1 GaN층 상에 형성되는 AlGaN층, 상기 AlGaN층 상에 형성되고, p형 GaN 접합층을 포함하는 제 2 GaN층 및 상기 제 2 GaN층 상에 형성되는 게이트 전극을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.
또한, 상기 제 2 GaN층은 홈을 구비하고, 상기 p형 GaN 접합층은 상기 홈 상에 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 제 1 접합층 및 제 2 접합층을 포함하고, 상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉하고, 상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉하는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 복수 개의 접합층을 포함하고, 상기 복수 개의 접합층은 횡방향으로 이격하여 배치되도록 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 상기 AlGaN층의 일부와 접촉하는 것일 수 있다.
또한, 상기 제 2 GaN층은 홀을 구비하고, 상기 p형 GaN 접합층은 상기 홀에 삽입되도록 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 1nm ~ 100nm의 두께로 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것일 수 있다.
또한, 상기 p형 GaN 접합층의 p형 불순물의 농도는 1E17/cm3 ~ 1E21/cm3인 것일 수 있다.
또한, 상기 p형 GaN 접합층의 p형 불순물의 농도는, 특정 방향 및 특정 기울기로 연속적으로 변화하는 것일 수 있다.
또한, 상기 p형 GaN 접합층의 p형 불순물은 Mg인 것일 수 있다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 게이트 전극에 인가되는 게이트 전압에 따라 공핍층을 형성하는 p형 GaN 접합층을 포함할 수 있다.
즉, 본 명세서에 개시된 실시예들에 따른 반도체 소자(100)는 기판(미도시), 상기 기판 상에 형성된 제 1 GaN층(110), 상기 제 1 GaN층 상에 형성되는 AlGaN층(120), 상기 AlGaN층 상에 형성되고, 홈을 구비하는 제 2 GaN층(130), 상기 제 2 GaN층 상에 형성되는 게이트 전극(140) 및 상기 홈 상에 형성되는 p형 GaN 접합층(170)을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 소스 전극(150) 및 드레인 전극(160)을 포함할 수 있고, 상기 드레인 전극(160)에서 소스 전극(150)으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 AlGaN 층 위로 p형 GaN 접합층(170)이 형성됨으로써, 상기 게이트 전극(140)에서 발생하는 누설 전류와 항복 전압 특성이 향상될 수 있다.
즉, 상기 p형 GaN 접합층(170)은 결정질이 높은 게이트 공핍 영역을 형성시키는 역할을 할 수 있어, 누설 전류와 항복 전압 특성이 향상될 수 있다.
또한, 상기 p형 GaN 접합층(170)은 다양한 방법에 의해 형성될 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)은 선택적으로 p형을 형성시키기 위한 이온을 주입시키고, 어닐링을 통한 활성화를 통하여 형성될 수 있다.
또한, 상기 p형 GaN 접합층(170)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 예를 들어, 상기 p형 GaN 접합층(170)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 p형 GaN 접합층(170)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 p형 GaN 접합층(170)을 형성함에 있어, 결정의 선택 성장 방법은, 반도체 표면에 데미지를 주지 않아 GaN자체에 영향을 주지 않는 장점이 있을 수 있다.
또한, 상기 결정의 선택 성장 방법은, 에칭과, 재성장 만으로 상기 p형 GaN 접합층(170) 구조를 제작할 수 있기 때문에, 공정이 용이하다는 장점이 있을 수 있다.
또한, 재성장 시, p형 GaN 접합층(170)은 상기 전위나 결함 등이 타고 올라오는 수직 방향이 아닌, 수평방향의 성장을 하기 때문에, 격자 결함이나, 전위의 밀도를 크게 줄일 수 있다는 이점이 있을 수 있다. 이로 인해, 파워 디바이스에서 가장 중요하다고 할 수 있는 신뢰성 측면이 결정의 결함밀도를 줄임으로써 증가될 수 있다. 이외에도 다양한 상기 p형 GaN 접합층(170) 형성방법이 본 명세서에 개시된 반도체 소자 제조방법에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 GaN 접합층(170)은 다양한 두께로 형성될 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)은 1nm ~ 100nm의 두께로 형성될 수 있다. 또한, 예를 들어, 상기 p형 GaN 접합층(170)은 5nm ~ 10nm의 두께로 형성될 수 있다. 이외에도 다양한 두께로 상기 p형 GaN 접합층(170)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 본 명세서에 개시된 일 실시예에 따르면, 상기 p형 GaN 접합층(170)은 다양한 p형 불순물을 포함할 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물은 Mg일 수 있다. 이외에도 다양한 p형 불순물을 상기 p형 GaN 접합층(170)이 포함할 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 본 명세서에 개시된 일 실시예에 따르면, 상기 p형 GaN 접합층(170)의 p형 불순물은 다양한 농도를 가질 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물의 농도는 1E17/cm3 ~ 1E21/cm3일 수 있다. 또한, 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물의 농도는 1E18/cm3 ~ 1E20/cm3일 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따르면, 상기 p형 GaN 접합층(170)의 p형 불순물는 다양한 농도 분포를 가질 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물은 상기 p형 GaN 접합층(170) 내에서 균일한 농도 분포를 가질 수 있다. 또한, 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물은 특정 방향 및 특정 기울기로 연속적으로 변화하는 농도 분포를 가질 수 있다.
이외에도 다양한 p형 불순물 농도 및 농도 분포가 상기 p형 GaN 접합층(170)의 형성에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
제 1 실시예
본 명세서에 개시된 제 1 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 1 실시예에 따른 반도체 소자는, 기판, 상기 기판 상에 형성된 제 1 GaN층, 상기 제 1 GaN층 상에 형성되는 AlGaN층, 상기 AlGaN층 상에 형성되고, p형 GaN 접합층을 포함하는 제 2 GaN층 및 상기 제 2 GaN층 상에 형성되는 게이트 전극을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 제 2 GaN층은 홈을 구비하고, 상기 p형 GaN 접합층은 상기 홈 상에 형성되는 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 GaN 접합층은, 제 1 접합층 및 제 2 접합층을 포함하고, 상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉하고, 상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉하는 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 GaN 접합층은, 복수 개의 접합층을 포함하고, 상기 복수 개의 접합층은 횡방향으로 이격하여 배치되도록 형성될 수 있다.
또한, 제 1 실시예에 따르면, 상기 p형 GaN 접합층은, 상기 AlGaN층의 일부와 접촉하는 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 제 2 GaN층은 홀을 구비하고, 상기 p형 GaN 접합층은 상기 홀에 삽입되도록 형성되는 것일 수 있다.
도 3은 본 명세서에 개시된 제 1 실시예에 따른 p형 GaN 접합층의 다양한 배치 방식을 보여주는 예시도이다.
도 3을 참조하면, 제 1 실시예에 따른 상기 p형 GaN 접합층(170)은 다양한 배치 방식으로 형성될 수 있다.
예를 들어, 상기 p형 GaN 접합층(170)은 단일 층(170a)으로 구성되고, 게이트 전극(140) 하부의 일부와 접촉되도록 형성될 수 있다(도 3(a)).
또한, 상기 p형 GaN 접합층(170) 제 1 접합층(170b) 및 제 2 접합층(170c)을 포함하고, 상기 제 1 접합층(170b)은 상기 게이트 전극(140)의 일측 하부에 접촉하고, 상기 제 2 접합층(170c)은 상기 게이트 전극(140)의 타측 하부에 접촉하는 것일 수 있다(도 3(b)).
또한, 상기 p형 GaN 접합층(170)은, 복수 개의 접합층(170d)을 포함하고, 상기 복수 개의 접합층(170d)은 횡방향으로 이격하여 배치되도록 형성될 수 있다(도 3(c)).
또한, 상기 p형 GaN 접합층(170)은, 상기 AlGaN층(120)의 일부와 접촉하는 것일 수 있다. 상기 p형 GaN 접합층(170)이 상기 AlGaN층(120)의 일부와 접촉하는 방식을 다양하게 존재할 수 있다. 예를 들어, 상기 제 2 GaN층(130)은 홀을 구비할 수 있고, 상기 p형 GaN 접합층은 상기 홀에 삽입되도록 형성될 수 있다(도 3(d)).
제 2 실시예
본 명세서에 개시된 제 2 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 2 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 2 실시예에 따른 반도체 소자는, 기판, 상기 기판 상에 형성된 제 1 GaN층, 상기 제 1 GaN층 상에 형성되는 AlGaN층, 상기 AlGaN층 상에 형성되고, p형 GaN 접합층을 포함하는 제 2 GaN층 및 상기 제 2 GaN층 상에 형성되는 게이트 전극을 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하는 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 제 2 GaN층은 홈을 구비하고, 상기 p형 GaN 접합층은 상기 홈 상에 형성되는 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 p형 GaN 접합층은, 트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비할 수 있다.
도 4는 본 명세서에 개시된 제 2 실시예에 따른 p형 GaN 접합층의 다양한 형태를 보여주는 예시도이다.
도 4를 참조하면, 상기 p형 GaN 접합층(170)는 다양한 형태를 구비할 수 있다.
예를 들어, 상기 p형 GaN 접합층(170)는 트렌치(trench) 형태의 p형 GaN 접합층(170e)일 수 있다(도 4(a)).
또한, 상기 p형 GaN 접합층(170)는 브이-그루브(V-groove) 형태의 p형 GaN 접합층(170f)일 수 있다(도 4(b)).
또한, 상기 p형 GaN 접합층(170)는 반원 형태 형태의 p형 GaN 접합층(170g)일 수 있다(도 4(c)).
이외에도 다양한 형태의 p형 GaN 접합층(170)이 존재할 수 있음이 본 기술분야의 당업자에게 자명하다.
본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법은, 기판 상에 제 1 GaN층을 형성하는 단계, 상기 제 1 GaN층 상에 AlGaN층을 형성하는 단계, 상기 AlGaN층 상에 제 2 GaN층을 형성하는 단계, 상기 제 2 GaN층 상에 산화막층을 형성하는 단계, 상기 산화막층을 선택적으로 식각하여 p형 GaN 접합영역을 정의하는 단계, 상기 p형 GaN 접합영역을 식각하여 상기 제 2 GaN층 상에 홈을 형성하는 단계, 상기 홈 상에 p형 GaN 접합층을 형성하는 단계, 상기 산화막층을 제거하는 단계 및 상기 제 2 GaN층 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 p형 GaN 접합층은, 상기 게이트 전극의 일부와 접촉하도록 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 제 1 접합층 및 제 2 접합층을 포함하고, 상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉되고, 상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉되도록 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
또한, 상기 산화막층은, SiO2를 포함하는 것일 수 있다.
또한, 상기 산화막층은, 50nm ~ 1000nm의 두께로 형성되는 것일 수 있다.
또한, 상기 p형 GaN 접합층은, 1nm ~ 100nm의 두께로 형성되는 것일 수 있다.
도 5a ~ 도 5i는 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 5a ~ 도 5i를 참조하면, 본 명세서에 개시된 실시예들에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판(180)상에 제 1 GaN층(110)을 형성하고(도 5a), 상기 제 1 GaN층(110) 상에 AlGaN층(120)을 형성할 수 있다(도 5b). 제 1 GaN층(110)은 Si기판 또는 사파이어 기판상에 성장될 수 있다. 그 외에, GaN 기판, SiC 기판상에 제 1 GaN층이 성장될 수 있다. 상기 제 1 GaN층(110)은 Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 에피 성장을 통해 형성될 수 있다. 상기 제 1 GaN층(110)은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작될 수 있다.
다음으로, 상기 AlGaN층(120) 상에 제 2 GaN층(130)을 형성할 수 있다(도 5c).
다음으로, 상기 제 2 GaN층(130) 상에 산화막층(190)을 형성할 수 있다(도 5d).
상기 산화막층(190)은, p형 GaN 접합층(170)의 수평방향의 성장을 진작시키기 위한 것으로, 수직방향의 성장을 억제하기 위한 것일 수 있다.
상기 산화막층(190)은 다양한 두께로 형성될 수 있다. 예를 들어, 상기 산화막층(190)의 두께는 50nm ~ 1000nm일 수 있다. 이외에도 다양한 두께의 산화막층이 본 명세서에 개시된 실시예에 따른 반도체 소자의 제조방법에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 산화막층(190)은 다양한 물질로 구성될 수 있다. 예를 들어, 산화막층을 제거하기 쉽도록, 상기 산화막층(190)은 SiO2로 구성될 수 있다.
다음으로, 상기 산화막층을 선택적으로 식각하여 p형 GaN 접합영역(171)을 정의할 수 있다(도 5e).
상기 p형 GaN 접합영역(171)은 포토레지스트 공정을 통해 국부적인 패턴을 만들고, 증착하고자 하는 영역만의 에칭을 통해 상기 제 2 GaN층(130) 표면을 노출시킴에 의해 정의될 수 있다.
다음으로, 상기 p형 GaN 접합영역(171)을 식각하여 상기 제 2 GaN층(130) 상에 홈을 형성할 수 있다. 이는 수평방향으로 선택적으로 상기 p형 GaN 접합층(170)을 성장시키기 위한 것일 수 있다(도 5f).
다음으로, 상기 홈 상에 상기 p형 GaN 접합층(170)을 형성시킬 수 있다(도 5g).
상기 p형 GaN 접합층(170)은 선택적인 성장을 통해 수평방향으로 형성될 수 있다.
상기 p형 GaN 접합층(170)의 p형 불순물로는 다양한 물질이 사용될 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)의 도펀트는 Mg일 수 있다. 이 경우, 상기 p형 GaN 접합층(170)은 기판상에 TMGa, NH3와 함께 Mg을 도핑 해서 성장될 수 있다.
또한, 상기 p형 GaN 접합층(170)은 다양한 농도를 가지는 불순물을 포함할 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물의 농도는 1E17/cm3 ~ 1E21/cm3일 수 있다. 또한, 예를 들어, 상기 p형 GaN 접합층(170)의 p형 불순물의 농도는 1E18/cm3 ~ 1E20/cm3일 수 있다. 이외에도 다양한 p형 불순물 농도가 상기 p형 GaN 접합층(170)의 형성에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 p형 GaN 접합층(170)은 다양한 두께로 형성될 수 있다. 예를 들어, 상기 p형 GaN 접합층(170)은 1nm ~ 100nm의 두께로 형성될 수 있다. 또한, 예를 들어, 상기 p형 GaN 접합층(170)은 5nm ~ 10nm의 두께로 형성될 수 있다. 이외에도 다양한 두께로 상기 p형 GaN 접합층(170)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.
다음으로, 상기 산화막층(190)을 제거할 수 있다(도 5h).
예를 들어, BOE 에칭 케미칼을 이용하여 상기 산화막층이 제거될 수 있다.
다음으로, 상기 제 2 GaN층(130) 상에 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)을 형성할 수 있다(도 5i).
또한, 추가적으로 표면 누설 전류를 막기 위해서 산화막(미도시)을 올리고 전극 오픈할 수 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 110: 제 1 GaN층
120: AlGaN층 130: 제 2 GaN층
140: 게이트 전극 170: p형 GaN 접합층

Claims (18)

  1. 기판;
    상기 기판 상에 형성된 제 1 GaN층;
    상기 제 1 GaN층 상에 형성되는 AlGaN층;
    상기 AlGaN층 상에 형성되고, p형 GaN 접합층을 포함하는 제 2 GaN층; 및
    상기 제 2 GaN층 상에 형성되는 게이트 전극을 포함하되,
    상기 p형 GaN 접합층은,
    상기 게이트 전극의 일부와 접촉하고,
    상기 p형 GaN 접합층은,
    제 1 접합층 및 제 2 접합층을 포함하고,
    상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉하고,
    상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉하는 것인 반도체 소자.
  2. 제1항에 있어서,
    상기 제 2 GaN층은 홈을 구비하고,
    상기 p형 GaN 접합층은 상기 홈 상에 형성되는 것인 반도체 소자.
  3. 삭제
  4. 제1항에 있어서, 상기 p형 GaN 접합층은,
    복수 개의 접합층을 포함하고,
    상기 복수 개의 접합층은 횡방향으로 이격하여 배치되도록 형성되는 것인 반도체 소자.
  5. 제1항에 있어서, 상기 p형 GaN 접합층은,
    상기 AlGaN층의 일부와 접촉하는 것인 반도체 소자.
  6. 제5항에 있어서,
    상기 제 2 GaN층은 홀을 구비하고,
    상기 p형 GaN 접합층은 상기 홀에 삽입되도록 형성되는 것인 반도체 소자.
  7. 제1항에 있어서, 상기 p형 GaN 접합층은,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자.
  8. 제1항에 있어서, 상기 p형 GaN 접합층은,
    1nm ~ 100nm의 두께로 형성되는 것인 반도체 소자.
  9. 제1항에 있어서, 상기 p형 GaN 접합층은,
    트렌치(trench) 형태, 브이-그루브(V-groove) 형태 및 반원 형태 중 적어도 하나의 형태를 구비하는 것인 반도체 소자.
  10. 제1항에 있어서,
    상기 p형 GaN 접합층의 p형 불순물의 농도는 1E17/cm3 ~ 1E21/cm3인 것인 반도체 소자.
  11. 제1항에 있어서, 상기 p형 GaN 접합층의 p형 불순물의 농도는,
    특정 방향 및 특정 기울기로 연속적으로 변화하는 것인 반도체 소자.
  12. 제1항에 있어서,
    상기 p형 GaN 접합층의 p형 불순물은 Mg인 것인 반도체 소자.
  13. 기판 상에 제 1 GaN층을 형성하는 단계;
    상기 제 1 GaN층 상에 AlGaN층을 형성하는 단계;
    상기 AlGaN층 상에 제 2 GaN층을 형성하는 단계;
    상기 제 2 GaN층 상에 산화막층을 형성하는 단계;
    상기 산화막층을 선택적으로 식각하여 p형 GaN 접합영역을 정의하는 단계;
    상기 p형 GaN 접합영역을 식각하여 상기 제 2 GaN층 상에 홈을 형성하는 단계;
    상기 홈 상에 p형 GaN 접합층을 형성하는 단계;
    상기 산화막층을 제거하는 단계; 및
    상기 제 2 GaN층 상에 게이트 전극을 형성하는 단계를 포함하되,
    상기 p형 GaN 접합층은,
    상기 게이트 전극의 일부와 접촉하도록 형성되는 것인 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 p형 GaN 접합층은,
    제 1 접합층 및 제 2 접합층을 포함하고,
    상기 제 1 접합층은 상기 게이트 전극의 일측 하부에 접촉되고,
    상기 제 2 접합층은 상기 게이트 전극의 타측 하부에 접촉되도록 형성되는 것인 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 p형 GaN 접합층은,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 산화막층은,
    SiO2를 포함하는 것인 반도체 소자의 제조방법.
  17. 제13항에 있어서, 상기 산화막층은,
    50nm ~ 1000nm의 두께로 형성되는 것인 반도체 소자의 제조방법.
  18. 제13항에 있어서, 상기 p형 GaN 접합층은,
    1nm ~ 100nm의 두께로 형성되는 것인 반도체 소자의 제조방법.
KR1020110134771A 2011-12-14 2011-12-14 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법 KR101943356B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110134771A KR101943356B1 (ko) 2011-12-14 2011-12-14 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법
US13/673,436 US8841179B2 (en) 2011-12-14 2012-11-09 Nitride semiconductor device using selective growth and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110134771A KR101943356B1 (ko) 2011-12-14 2011-12-14 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130067819A KR20130067819A (ko) 2013-06-25
KR101943356B1 true KR101943356B1 (ko) 2019-01-29

Family

ID=48609221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110134771A KR101943356B1 (ko) 2011-12-14 2011-12-14 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8841179B2 (ko)
KR (1) KR101943356B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3010228B1 (fr) * 2013-08-30 2016-12-30 St Microelectronics Tours Sas Procede de traitement d'une couche de nitrure de gallium comportant des dislocations
CN103579332B (zh) * 2013-10-31 2016-04-13 中航（重庆）微电子有限公司 异质结场效应管及其制作方法
KR102073790B1 (ko) 2013-12-09 2020-02-05 삼성전자주식회사 투과형 광 셔터 및 상기 투과형 광 셔터의 제조 방법
CN106033724A (zh) * 2015-03-09 2016-10-19 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
CN105466970B (zh) * 2015-12-11 2018-02-13 北京大学 用于检测氮化镓基异质结构中陷阱态的检测方法和结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087915A1 (en) * 2006-10-12 2008-04-17 Yasuhiro Uemoto Nitride semiconductor device and method for fabricating the same
US20110227093A1 (en) * 2008-12-05 2011-09-22 Panasonic Corporation Field effect transistor and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596079B1 (en) * 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
US20070029573A1 (en) * 2005-08-08 2007-02-08 Lin Cheng Vertical-channel junction field-effect transistors having buried gates and methods of making
US8203376B2 (en) * 2006-11-20 2012-06-19 Panasonic Corporation Semiconductor device and method for driving the same
US8080833B2 (en) * 2007-01-26 2011-12-20 Crystal Is, Inc. Thick pseudomorphic nitride epitaxial layers
US8044409B2 (en) * 2008-08-11 2011-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. III-nitride based semiconductor structure with multiple conductive tunneling layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087915A1 (en) * 2006-10-12 2008-04-17 Yasuhiro Uemoto Nitride semiconductor device and method for fabricating the same
US20110227093A1 (en) * 2008-12-05 2011-09-22 Panasonic Corporation Field effect transistor and method of manufacturing the same

Also Published As

Publication number Publication date
US8841179B2 (en) 2014-09-23
US20130153921A1 (en) 2013-06-20
KR20130067819A (ko) 2013-06-25

Similar Documents

Publication Publication Date Title
US10312361B2 (en) Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
US9224596B2 (en) Methods of fabricating thick semi-insulating or insulating epitaxial gallium nitride layers
US7084441B2 (en) Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP5110153B2 (ja) 半導体装置およびその製造方法
US9048304B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2008507853A (ja) 横方向成長活性領域を有する窒化物ベースのトランジスタ及びその製造方法
JP2008227501A (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
KR101809329B1 (ko) 실리콘 위에서 ⅲ－ⅴ 재료를 성장시키기 위한 시드 층 구조
US9263567B2 (en) Nitride high electron mobility transistor having a channel forming stack
WO2017144852A1 (en) Layered vertical field effect transistor and methods of fabrication
US20130240900A1 (en) Semiconductor device and method for producing the same
KR101943356B1 (ko) 선택 성장을 이용한 질화물 반도체 소자 및 그 제조 방법
KR20160100918A (ko) 헤테로 접합으로부터 제조된 hemt
US9786775B2 (en) Normally-off high electron mobility transistors and fabrication methods thereof
JP5569321B2 (ja) 半導体装置およびその製造方法
KR101979844B1 (ko) 고 전력 반도체 소자
US20220416071A1 (en) High electron mobility transistor and method of manufacturing the same
WO2024000431A1 (zh) 一种半导体器件及其制造方法
KR20160129414A (ko) 질화물계 파워 소자
KR20150091704A (ko) 질화물 반도체 소자 및 그 제조 방법
KR101730368B1 (ko) 질화물계 반도체 소자 및 그 제조 방법
KR20130137983A (ko) 질화물 반도체 소자 및 그 제조 방법
KR20120029703A (ko) 질화물계 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant