KR101809329B1 - 실리콘 위에서 ⅲ－ⅴ 재료를 성장시키기 위한 시드 층 구조 - Google Patents

실리콘 위에서 ⅲ－ⅴ 재료를 성장시키기 위한 시드 층 구조 Download PDF

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청 이 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명은 Si 기판에서 GaN의 인장 응력을 감소시키기 위해 도입된 추가적인 또는 제2의 고온(HT) AlN 시드 층을 비롯하여, Si 기판 상에 GaN 막을 형성하는 구조 및 방법에 관한 것이다. 제2의 HT AlN 시드 층은 제1의 HT AlN 시드 층 위에 배치되고, 상기 제1의 HT AlN 시드 층에 비하여 낮은 V/III 원자비를 갖는다. 상기 제2의 HT AlN 시드 층은 Si와 GaN 간에 보다 양호한 격자 정합을 갖고, 이것은 GaN에서 인장 응력을 감소시킨다. 추가적인 HT AlN 시드 층은 캐핑층(capping layer)으로서 또한 작용하고, LT AlN 시드 층으로부터 유래하는 관통 전위(TD)를 소멸시키거나 종결시키는 데 도움을 준다. 제2의 HT AlN 시드 층은 또한 기판으로부터 GaN 막으로의 Si 확산을 방지하는 데 도움을 준다.

Description

실리콘 위에서 Ⅲ－Ⅴ 재료를 성장시키기 위한 시드 층 구조{SEED LAYER STRUCTURE FOR GROWTH OF III-V MATERIALS ON SILICON}
본 발명은, 실리콘 위에서 Ⅲ－Ⅴ 재료를 성장시키기 위한 시드 층 구조에 관한 것이다.
헤테로 구조 FET(HFET) 또는 변조 도핑 FET(MODFET)이라고도 알려져 있는 고전자이동도 트랜지스터(HEMT; High-Electron-Mobility Transistors)는 채널로서 (일반적으로 MOSFET의 경우와 같은) 도핑 영역 대신에 밴드갭(bandgap)이 상이한 2개의 재료 간의 접합(즉, 헤테로 접합)을 포함한 전계효과 트랜지스터이다. AlGaN/GaN 소자와 같은 III-N(3-질화물) 소자는 고출력 및 고주파수 용례에서 매우 유망한 성능을 나타내는 HEMT의 일종이다. III-N 소자는 예를 들면 셀폰(cell phone) 기지국의 에미터(emitters), 직접 방송 위성(DBS) 수신기, 전자전 시스템(electronic warfare system) 등과 같은 고출력 및 고주파수 용례에서 사용될 수 있다.
본 발명의 과제는, 실리콘 위에서 Ⅲ－Ⅴ 재료를 성장시키기 위한 시드 층 구조를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 반도체 소자로서,
기판과;
상기 기판 위에 배치되고 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 III-V(III족-V족) 시드 층과;
상기 제1의 III-V 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 III-V 시드 층과;
상기 제2의 III-V 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비와 상이한 제3의 V족 원자 대 III족 원자의 비를 가진 제3의 III-V 시드 층과;
상기 제3의 III-V 시드 층 위에 배치된 III-V 재료의 적어도 하나의 소자층
을 포함하는 반도체 소자가 마련된다.
본 발명의 추가적인 실시예에 따르면, 반도체 소자를 형성하는 방법으로서,
반도체 기판을 제공하는 단계와;
제1 온도에서 수행되는 제1 공정을 이용하여 상기 반도체 기판 위에 제1의 III-V(III족-V족) 시드 층을 형성하는 단계와;
상기 제1 온도와 상이한 제2 온도에서 수행되는 제2 공정을 이용하여 상기 제1의 III-V 시드 층 위에 제2의 III-V 시드 층을 형성하는 단계와;
상기 제1 온도와 상이한 제3 온도에서 수행되는 제3 공정을 이용하여 상기 제2의 III-V 시드 층 위에 제3의 III-V 시드 층을 형성하는 단계
를 포함하는 반도체 소자 형성 방법이 마련된다.
본 발명의 또 다른 추가적인 실시예에 따르면, 반도체 소자로서,
실리콘(Si) 기판과;
상기 Si 기판 위에 배치되고 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 질화 알루미늄(AlN) 시드 층과;
상기 제1의 AlN 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 AlN 시드 층과;
상기 제2의 AlN 시드 층 위에 배치되고 상기 제2의 V족 원자 대 III족 원자의 비보다 더 낮은 제3의 V족 원자 대 III족 원자의 비를 가진 제3의 AlN 시드 층과;
상기 제3의 AlN 시드 층 위의 GaN 채널층과;
상기 GaN 채널층 위의 장벽층
을 포함하는 반도체 소자가 마련된다.
본 발명의 각종 양태는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업계의 표준 실무에 따라서, 각종 특징부들은 정확한 축척으로 도시된 것이 아님에 주목하여야 한다. 사실, 각종 특징부들의 치수는 설명의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명의 일부 실시형태에 따라 형성된 제3의 III-V 시드 층을 포함한 반도체 구조의 횡단면도이다.
도 2는 본 발명의 일부 실시형태에 따라 형성된 반도체 구조의 횡단면도이다.
도 3은 본 발명에 따라 형성된 제3의 III-N 시드 층을 구비한 III-N HEMT 소자의 횡단면도의 일부 실시형태를 보인 도면이다.
도 4는 본 발명에 따라 형성된 제3의 III-N 시드 층을 구비한 III-N HEMT 소자의 횡단면도의 일부 실시형태를 보인 도면이다.
도 5는 본 발명의 일부 실시형태에 따라 형성된 것으로서, 버퍼 층 내에 제3의 III-N 시드 층을 구비한 반도체 구조를 제조하는 방법의 일부 실시형태의 흐름도이다.
도 6 내지 도 13은 도 5의 방법을 설명하기 위해 제공된 것으로서, 각종 제조 단계에서 반도체 구조의 일부 실시형태의 횡단면도를 도시한 것이다.
본 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 여러 가지의 상이한 실시형태 또는 예를 제공한다. 컴포넌트 및 배열의 특정 예는 본 개시내용에서의 설명을 단순화하도록 이하에서 설명된다. 물론, 이러한 예는 단순히 예이고 제한하는 의도가 없다. 예를 들면, 이어지는 설명에서 제2 특징부 위에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 상기 제1 특징부와 제2 특징부가 직접 접촉되지 않을 수 있도록 상기 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성되는 실시형태를 또한 포함할 수 있다. 또한, 본 개시내용에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 본질적으로 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 나타내는 것이 아니다.
또한, 공간적으로 상대적인 용어, 예를 들면, "아래", "밑", "하부", "위", "상부" 등은 도면에 예시된 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 상대적인 용어들은 도면에 도시된 방위 외에 사용 또는 작동 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 회전된 방위 또는 다른 방위로 배향)될 수 있고 여기에서 사용하는 공간적으로 상대적인 어구(descriptor)는 그에 따라서 마찬가지 방식으로 해석될 수 있다.
더욱이, "제1", "제2", "제3" 등은 도면 또는 일련의 도면의 상이한 요소들을 구별하도록 설명의 용이성을 위해 여기에서 사용되고, "제1", "제2", "제3" 등은 대응하는 요소를 묘사하는 것으로 의도되지 않는다. 그러므로, 제1 도면과 관련하여 설명하는 "제1 유전체 층"은 다른 도면과 관련하여 설명하는 "제1 유전체 층"과 반드시 대응하지 않을 수 있다.
III-V족 반도체는 그들의 넓은 밴드갭 특성 때문에 광범위한 전기 광학 소자 및 고출력 미소전자 소자의 용례에 양호한 잠재력을 제공한다. III-V족 반도체 소자는 벌크 III-V 재료 웨이퍼를 제조하기가 어렵고 가격이 고가이기 때문에 전형적으로 다른 기판 위에서 III-V 재료를 성장시킴으로써 제조된다. 예를 들면, 도 1은 GaN(질화갈륨), InP(인화인듐) 또는 GaAs(비화갈륨) 등의 III-V 재료의 소자층(114)이 예를 들면 실리콘, 사파이어 또는 탄화 실리콘 기판과 같은 기판(102) 위에 배치된 반도체 구조(100)의 예를 보인 것이다. 실리콘은, 가격이 높지 않고 대직경의 웨이퍼에 이용할 수 있으며, III-V 소자를 실리콘 기반의 대형 집적 회로에 통합하기 위한 매우 매력적인 잠재력을 제공하기 때문에 기판(102)용으로 선호되는 재료이다. 게다가, 비록, 사파이어 또는 탄화 실리콘 기판도 장점을 갖긴 하지만, 패키징을 위해 필요한 백 엔드 그라인딩(back end grinding) 및 래핑은 Si 웨이퍼에 대하여 잘 현상된다. 어떤 기판을 사용하든지, III-V 소자층(114)과 기판(102) 사이의 격자 상수, 결정 구조 및 열팽창 계수에 있어서의 차가 크기 때문에, III-V 소자층(114)을 기판(102) 위에 직접 에피택셜 성장시키는 것은 어렵다. 따라서, 기판(102)과 III-V 소자층(114) 간의 격자 부정합(lattice mismatch)을 감소시키기 위해 기판(102) 위에 버퍼 층(103)이 배치된다.
이러한 버퍼 층(103)을 성장시키기 위해, 복수의 시드 층이 사용된다. 도 1과 도 2를 동시에 참조하면, 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 III-V 시드 층(104)은 저온(LT)에서 성장된다. LT III-V 시드 층(104)은 양호한 격자 정합을 촉진하지만, 결정질이 나쁘고 제1의 III-V 시드 층(104) 내에서 수직으로 연장되는 관통 전위(threading dislocation)(202)(및/또는 응력과 관련된 다른 결정학적 결함)를 내포할 수 있다. 제1의 III-V 시드 층(104)은 규칙적이거나 불규칙적일 수 있는 일련의 산(peak)과 골(valley)이 있는 상부면을 가질 수 있고, 이 상부면은 톱니면이라고 부를 수 있다. 이어서, 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 III-V 시드 층(106)이 고온(HT)에서 제1의 III-V 시드 층(104) 위에 성장된다. 이들의 성장 방식에 기인하여, 제1의 III-V 시드 층(104) 및 제2의 III-V 시드 층(106)은 톱니형 계면(204)에서 만날 수 있다. 관통 전위가 격자 구조의 변화에 기인하여 서로를 향해 휘어져서 소멸되는 것으로 생각되기 때문에, 제2의 III-V 시드 층(106)은 관통 전위(202)를 감소시키는 경향이 있다. 따라서, 제2의 III-V 시드 층(106)은 버퍼 층(103)의 에피택셜 품질을 개선한다. 그러나, 제1의 III-V 시드 층(104)이 적어도 어떤 미리 정해진 두께로 성장되지 않으면, 제2의 III-V 시드 층(106) 및 버퍼 층(103) 위에 형성되는, 후속하는 III-V 기판 재료층은 격자 부정합에 기인하는 높은 응력을 여전히 받아서 층 분리의 위험성이 증가한다. 제1 시드 층(104)이 상기 미리 정해진 두께로 성장되면, 관통 전위(202)는 제2의 III-V 시드 층(106)의 상부면에서 V자형 크랙(crack)을 형성하기에 충분한 크기로 될 수 있다. 대응책이 없으면, 제2의 III-V 시드 층(106)의 상부면에서의 상기 V자형 크랙은 궁극적으로 그 위에 형성된 소자의 번아웃(burn out)을 초래할 수 있다.
전술한 내용에 비추어, 반도체 구조(100)는 기판(102) 위에 형성된 III-V 소자층(114)의 격자에 인가되는, 동일하지만 대향하는 내력에 기인하여 발생하는 인장 응력을 감소시키기 위한 제3의 시드 층을 포함한다. 제3의 III-V 시드 층(108)은 관통 전위(202) 및/또는 다른 격자 결함을 감소시키는 캐핑층(capping layer)으로서 또한 작용하고, 따라서 이 제3의 III-V 시드 층(108)은 관통 전위 효과를 역시 효과적으로 감소시킬 수 있다. 특히, 이러한 인장 응력/관통 전위의 감소를 달성하기 위해, 제3의 III-V 시드 층(108)은 고온 처리에 의해 성장되고 제3의 V족 원자 대 III족 원자의 비를 갖는다. 일부 실시형태에 있어서, 예를 들면, 상기 제3의 V족 원자 대 III족 원자의 비는 상기 제2의 V족 원자 대 III족 원자의 비보다 더 낮다. 예를 들면, 일부 실시형태에 있어서, 상기 제2 시드 층(106)의 제2의 V/III 원자비는 약 2500:1 내지 약 5000:1의 범위인 반면, 상기 제3 시드 층(108)의 제3의 V/III 원자비는 약 200:1 내지 약 1000:1의 범위일 수 있다. 일례로서, III-V 재료가 AlN인 경우에, 제2 시드 층(106)의 격자는 각각의 N 원자에 대하여 2500개의 Al 원자(예를 들면, 2500:1의 제2 원자비)를 나타낼 수 있는 반면, 제3 시드 층(108)의 격자는 각각의 N 원자에 대하여 200개의 Al 원자(예를 들면, 200:1의 제3 원자비)를 나타낼 수 있다. 더 낮은 V/III 원자비를 가진 상기 제3의 III-V 시드 층(108)은 상기 제2의 III-V 시드 층(106)에 비하여 III-V 소자층(114)과 더 좋은 격자 정합을 갖는다.
그레이딩된(graded) 버퍼 층(110)이 상기 제3의 III-V 시드 층(108) 위에 배치될 수 있다. 그레이딩된 버퍼 층(110)은 그레이딩된 버퍼 층(110) 위에 형성되는 III-V 소자층(114)과 버퍼 층(103) 간에 추가적인 격자 정합을 제공한다. 일부 실시형태에 있어서, 그레이딩된 버퍼 층(110)은 III-V족 화합물층(예를 들면, AlGaN)을 포함하고, III족 원소와 V족 원소의 농도가 깊이의 함수로서 변화한다. 격리층(112)은 그레이딩된 버퍼 층(110)을 III-V 소자층(114)으로부터 분리한다. 일부 실시형태에 있어서, 상기 격리층(112)은 기판(102)으로부터 III-V 소자층(114)으로의 원자 확산을 감소시키기 위해, 예를 들면 탄소로 도핑된 도핑 III-V 화합물층을 포함한다. 제3의 III-V 시드 층(108)도 또한 기판(102)으로부터 III-V 소자층(114)으로의 원자 확산을 감소시키는 데 도움을 주고, 따라서 격리층(112)의 저항을 유지하는 데 도움을 준다.
도 2는 본 발명의 일부 실시형태에 따라 형성된 반도체 구조(100)의 일부 층들의 횡단면도(200)이다. 도 2는 버퍼 층(103) 내의 다양한 층들 간의 계면을 나타낸다. 도 2는 또한 제2의 III-V 시드 층(106) 내에 존재하는 관통 전위(202)를 보여주고 있다. 고온에서 성장되는 제3의 III-V 시드 층(108)은 관통 전위(202)를 소멸 또는 종결시키는 데 도움을 주고, 따라서 그레이딩된 버퍼 층(110)의 성장을 위한 적당한 기판 표면을 제공하는 데 도움을 준다. 일부 실시형태에 있어서, 제1의 III-V 시드 층(104)의 두께는 약 20 nm 내지 약 100 nm의 범위로 설정되고, 제2의 III-V 시드 층(106)의 두께는 약 50 nm 내지 약 200 nm의 범위로 설정되며, 제3의 III-V 시드 층(108)의 두께는 약 30 nm 내지 약 150 nm의 범위로 설정되고, 그레이딩된 버퍼 층(110)의 두께는 약 0.2 ㎛ 내지 약 1.5 ㎛의 범위로 설정된다.
일부 실시형태에 있어서, 기판(102)은 Si를 포함하고, 버퍼 층(103)은 상이한 온도로 성장되고 상이한 V/III 원자비를 가진 복수의 AlN 층을 포함한다. 그레이딩된 버퍼 층(110)은 Al과 Ga의 농도가 깊이의 함수로서 변화하는 단일 AlGaN 층, 또는 복수의 AlGaN 층으로서 마련될 수 있다. 격리층(112)은 1e19cm-3보다 더 큰 탄소(C) 농도로 농후하게 도핑된 GaN을 포함하고, III-V 소자층(114)은 1e17cm-3보다 더 낮은 탄소 농도로 약하게 도핑된 GaN을 포함한다. 격리층(112)은 예를 들면 기판(102)과 III-V 소자층(114) 간의 전류 누설을 제한하는 데 도움을 주기 위해 III-V 소자층(114)의 저항보다 더 높은 저항을 갖는다.
도 3은 본 발명에 따라 형성된 3-질화물(III-N) HEMT 소자(300)의 횡단면도의 일부 실시형태를 보인 것이다. III-N HEMT 소자(300)는 기판(102) 위에 형성된 버퍼 층(105)을 갖는다. 버퍼 층(105)은 제1의 III-N 시드 층(104'), 제2의 III-N 시드 층(106') 및 제3의 III-N 시드 층(108')을 포함하고, 상기 제3의 III-N 시드 층(108')은 상기 제2의 III-N 시드 층(106')의 V/III 원자비보다 더 작은 V/III 원자비를 갖는다. 상기 제2의 III-N 시드 층(106') 및 제3의 III-N 시드 층(108')은 모두 고온 조건에서 각각 형성되고, 상기 제1의 III-N 시드 층(104')은 저온 조건에서 형성된다. 상기 제3의 III-N 시드 층(108')은 그 위에 형성되는 후속 III-N 기판 재료의 응력을 완화하는 데 도움을 주고, 제1의 III-N 시드 층(104')으로부터 유래하는 관통 전위를 감소시키는 데 도움을 준다. 버퍼 층(105)은 표면 거칠기를 줄이기 위해 상기 제3의 III-N 시드 층(108') 위에 형성된 제4의 III-N 시드 층(109)을 또한 포함한다. 제4의 III-N 시드 층(109)은 상기 제3의 III-N 시드 층(108')의 V/III 원자비보다 더 높은 V/III 원자비를 갖고, 따라서 더 양호하고 더 매끄러운 표면을 갖는다. 상기 제4의 III-N 시드 층(109)을 형성하는 것은 선택사항이다. 일부 실시형태에 있어서, 상기 버퍼 층(105)은 다른 AlN 층을 포함한다.
III-V 소자 구조의 일 예인 헤테로 접합 구조(113)는 제1 밴드갭을 가진 III-V 채널층(114')과, 제2의 다른 밴드갭을 갖고 상기 격리층(112)의 상부에 배치되는 장벽층(115)을 포함한다. 2차원 전자 가스(2-DEG)(116)가 III-V 채널층(114')과 장벽층(115) 간의 헤테로 접합 계면 부근에 형성된다. 일부 실시형태에 있어서, 헤테로 접합 구조(113)는 AlGaN/GaN 접합을 포함한다. 각종 실시형태에 있어서, 상기 헤테로 접합 구조(113)의 장벽층(115)은 Al0 . 25GaN, AlN＼Al0 . 25GaN＼u-GaN(비의도적으로 도핑된 GaN), AlN＼Al0 . 25GaN＼p-GaN 또는 AlN＼Al0 . 25GaN＼p-GaN＼n-GaN을 포함한다. 소스 영역(118)과 드레인 영역(120)은 헤테로 접합 구조(113)의 상부면 위에 배치되고 반도체 구조(100)의 장벽층(115)의 2개의 단부 위치에 배치된다. 일부 실시형태에 있어서, 소스 영역(118) 및 드레인 영역(120)은 헤테로 접합 구조(113)의 장벽층(115)으로 더 깊이 연장되어 장벽층(115)의 높이 이내의 소정 레벨에 존재할 수 있고, 또는 III-V 채널층(114')과 장벽층(115) 사이의 계면에서 2DEG 채널(116)로 더욱 연장될 수 있다. 게이트 절연체(122)는 소스 영역(118)과 드레인 영역(120) 사이의 헤테로 접합 구조(113) 위에 존재한다. 각종 실시형태에 있어서, 게이트 절연체(122)는 질화 실리콘(SiN), 산화 알루미늄(AlO3), 이산화 실리콘(SiO2), 또는 다른 적당한 절연 재료를 포함할 수 있다. 게이트 전극(124)은 게이트 절연체(122)의 특정 영역 위에 존재한다. 일부 실시형태에 있어서, 소스 영역(118), 드레인 영역(120) 및 게이트 전극(124)은 Ti/Al/Ni/Au 등의 금속을 선택적으로 성막함으로써 형성된다.
작동 중에, 게이트 전극(124)에 인가된 전압은 헤테로 접합 구조(113)에서 채널 영역(116)을 통한 소스 영역(118)으로부터 드레인 영역(120)으로의 캐리어(예를 들면, 2DEG)의 흐름을 제어한다. 따라서, III-N HEMT 소자(300)가 전도 상태에 있는지 또는 저항 상태에 있는지는, 게이트 전극(124)의 도움으로 2DEG(116)를 제어함으로써 제어될 수 있다. 많은 경우에, HEMT 소자는 증가 모드[Enhancement mode(E-모드)] 소자이고, 이 소자는 정상 상태에서 비전도 상태[통상적으로 오프(off)]에 있음으로써 실리콘 MOSFET 소자와 유사하게 작동한다. AlGaN/GaN 계면의 특성 및 HEMT의 AlGaN 재료와 GaN 재료 간의 계면에서의 2DEG의 형성에 기인하여, III-N 재료 시스템으로 형성된 그러한 소자는 정상적으로 온(on)으로 되는 경향이 있는 공핍 모드[Depletion mode(D-모드)] 소자이다. 즉, AlGaN/GaN 층들의 계면에서 2DEG의 높은 전자 이동도에 의해 HEMT 소자와 같은 III-N 소자가 게이트 전위의 인가 없이 전도 상태로 되게 한다.
HEMT 소자(300)는 D-모드 MISFET(금속-절연체-반도체 전계효과 트랜지스터) 또는 E-모드 MISFET에 대응할 수 있다. 일부 실시형태에 있어서, HEMT 구조(300)의 E-모드 MISFET 또는 D-모드 MISFET의 장벽층(115)은 약 10 nm 내지 약 30 nm 두께의 Al0 . 25GaN을 포함하거나, 또는 근사적인 두께가 각각 (0.2 nm-1.5 nm)＼(10 nm-30 nm)＼(2 nm-20 nm)인 AlN＼Al0.25GaN＼u-GaN의 3층 구조를 포함할 수 있다.
도 4는 본 발명에 따라 형성된 제3의 III-N 시드 층(108')을 구비한 III-N HEMT 소자(400)의 횡단면도의 일부 실시형태를 보인 것이다. 여기에서, HEMT 구조(300)와는 달리, 도핑된 III-V 화합물층(125)이 게이트 전극(124)을 장벽층(115)으로부터 분리한다. 일부 실시형태에 있어서, 도핑된 III-V 화합물층(125)은, 2DEG 채널로부터 전자들을 끌어당기거나 게이트 전극(124) 아래의 2DEG 채널에 양이온을 주어서 HEMT 소자를 통상적으로 오프, 즉 E-모드 III-N HEMT 소자로 만드는, 도핑된 GaN을 포함한다. 일부 실시형태에 있어서, 구조(400)의 E-모드 HEMT 소자의 장벽층(115)은 AlN(0.2-1.5 nm)＼Al0 . 25GaN(10-30 nm)＼p-GaN(Mg 도펀트 8e18~3e19cm-3, 10-200 nm) 또는 AlN(0.2-1.5 nm)＼Al0 . 25GaN(10-30 nm)＼p-GaN(Mg 도펀트 8e18~3e19cm-3, 10-200 nm)＼n-GaN(Si 도펀트 5e15~1e17cm-3, 10-200 nm)을 포함한다.
도 5는 본 발명의 일부 실시형태에 따라 형성된 것으로서, 버퍼 층 내에 제3의 III-N 시드 층을 구비한 반도체 구조를 제조하는 방법의 일부 실시형태의 흐름도(500)이다. 비록 여기에서 개시되는 방법이 일련의 작용 또는 이벤트(event)로서 아래에서 예시되고 설명되지만, 이러한 작용 또는 이벤트의 예시된 순서는 제한하는 것으로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들면, 일부 작용은 여기에서 예시 및/또는 설명하는 것과 다른 순서로, 및/또는 다른 작용 또는 이벤트와 동시에 행해질 수 있다. 또한, 예시된 모든 작용들이 여기에서 설명된 하나 이상의 양태 또는 실시형태를 구현하기 위해 필요한 것은 아닐 수 있다. 또한, 여기에서 설명하는 하나 이상의 작용이 하나 이상의 별도의 작용 및/또는 국면(phase)에서 실행될 수 있다.
502에서, 기판이 제공된다. 일부 실시형태에 있어서, 반도체 기판은 Si를 포함하고, 예를 들면, 그 결정 구조가 (111) 격자 평면에서 종결되는 실리콘 웨이퍼일 수 있다. 다른 실시형태에 있어서, 기판은 사파이어 웨이퍼, 탄화 실리콘 웨이퍼, 또는 SOI(silicon-on-insulator) 웨이퍼일 수 있다.
504에서, 제1의 III-N 시드 층이 기판 위에 형성된다. 일부 실시형태에 있어서, 이 제1의 III-N 시드 층은 저온(LT) 처리에 의해 형성되고 LT AlN을 포함한다.
506에서, 제2의 III-N 시드 층이 제1의 III-N 시드 층 위에 형성된다. 일부 실시형태에 있어서, 이 제2의 III-N 시드 층은 고온(HT) 처리에 의해 형성되고 HT AlN을 포함한다.
508에서, 제2의 III-N 시드 층의 V/III 원자비보다 더 작은 V/III 원자비를 가진 제3의 III-N 시드 층이 제2의 III-N 시드 층 위에 형성된다. 일부 실시형태에 있어서, 이 제3의 III-N 시드 층은 고온(HT) 처리에 의해 형성되고 HT AlN을 포함한다.
510에서, 그레이딩된 버퍼 층이 제3의 III-N 시드 층 위에 형성된다. 일부 실시형태에 있어서, 그레이딩된 버퍼 층은 AlGaN을 포함한다.
512에서, 격리층이 그레이딩된 버퍼 층 위에 형성된다. 일부 실시형태에 있어서, 격리층은 도펀트 농도가 1e19cm-3 이상인 농후하게 도핑된 GaN을 포함한다.
514에서, 헤테로 접합 구조가 상기 격리층 위에 형성된다. 일부 실시형태에 있어서, 헤테로 접합 구조는 GaN 위의 AlGaN을 포함한다. 헤테로 접합 구조의 GaN 층은 일반적으로 비의도적 도핑이라고 말하는 도핑된 GaN(UID-GaN) 층(예를 들면, 의도적으로 도펀트를 주입하지 않았지만 예컨대 처리 오염물로부터 야기된 도핑을 나타내는 GaN 재료)을 포함할 수 있다. 일 실시형태에 있어서, UID-GaN 층은 n형 도핑을 나타낼 수 있다.
516에서, 게이트 절연체가 상기 헤테로 접합 구조 위에 형성된다.
518에서, 소스, 드레인 및 게이트 접점이 상기 헤테로 접합 구조 위에 형성된다.
도 6 내지 도 13을 참조하면, 각종 제조 단계에서 반도체 구조의 일부 실시형태의 단면도가 도 5의 방법을 설명하기 위해 제시된다. 비록 도 6 내지 도 13이 방법(500)과 관련하여 설명되지만, 도 6 내지 도 13에 개시된 구조들은 방법(500)으로 제한되지 않고, 그 대신에 방법(500)으로부터 독립적인 구조로 될 수 있다는 것을 이해할 것이다. 유사하게, 비록 방법(500)이 도 6 내지 도 13과 관련하여 설명되지만, 방법(500)은 도 6 내지 도 13에 개시된 구조들로 제한되지 않고, 그 대신에 도 6 내지 도 13에 개시된 구조로부터 독립적인 것일 수 있다는 것을 이해할 것이다.
도 6은 도 5의 단계 502에 대응하는 반도체 구조의 일부 실시형태의 횡단면도(600)이다. 도 6에 도시된 바와 같이, 기판(102)이 제공된다. 일부 실시형태에 있어서, 기판(102)은 Si, SiC(탄화 실리콘) 또는 사파이어 기판일 수 있고, 가끔은 직경이 예를 들면 약 100 mm, 130 mm, 150 mm, 200 mm, 300 mm 또는 450 mm인 원형 웨이퍼의 형태로 될 수 있다.
도 7은 도 5의 단계 504 및 단계 506에 대응하는 반도체 구조의 횡단면도(700)이다. 도시된 바와 같이, 제1의 III-N 시드 층(104') 및 제2의 III-N 시드 층(106')이 상기 기판(102) 위에 형성된다. 일부 실시형태에 있어서, 제1의 III-N 시드 층(104')은 MOCVD(금속 유기 화학 기상 증착), MBE(분자 빔 에피택시) 또는 HVPE(수소화물 증기압 에피택시)를 포함한 성장 공정을 이용하여 저온에서 성장된 AlN을 포함한다. 일부 실시형태에 있어서, 제1의 III-N 시드 층(104')은 900~1000 ℃ 범위의 온도에서 20~100 nm 범위의 두께로 성장된다. 저온은 3D 성장 모드를 촉진하고 3D 모드 AlN의 격자 구조는 기판(102)의 격자 구조와 잘 정합된다. 일부 실시형태에 있어서, 제2의 III-N 시드 층(106')은 1050~1200 ℃ 범위의 고온에서 50~200 nm 범위의 두께로 형성된다. 제2의 III-N 시드 층(106')의 V/III 원자비는 2500~5000의 범위이다. LT AlN 시드 층은 탁하거나 거친 토폴로지(topography)를 가지며, HT AlN은 매끄러운 토폴로지를 갖는다. 그러므로, 제1의 III-N 시드 층(104') 및 제2의 III-N 시드 층(106')은 톱니형 계면에서 만난다.
도 8은 도 5의 단계 508에 대응하는 반도체 구조의 횡단면도(800)이다. 제3의 III-N 시드 층(108')이 제2의 III-N 시드 층(106') 위에 형성된다. 각각 제1의 III-N 시드 층(104'), 제2의 III-N 시드 층(106') 및 제3의 III-N 시드 층(108')은 함께 III-N 버퍼 층(103')을 형성한다. 일부 실시형태에 있어서, 제3의 III-N 시드 층(108')은 1050~1200 ℃ 범위의 고온에서 30~150 nm 범위의 두께로 성장된 AlN을 포함한다. 제3의 III-N 시드 층(108')의 V/III 원자비는 200~1000의 범위이다. 전술한 바와 같이, 제3의 III-N 시드 층(108')의 낮은 V/III 원자비는 GaN과 정합되는 격자 구조를 갖고, 따라서 GaN에서의 인장 응력을 감소시킨다. 또한, 제3의 III-N 시드 층(108')의 2D 성장 모드는 관통 전위를 소멸 또는 종결시키는 데 도움을 주고, 따라서 V자형 크랙의 결과로서 소자의 번아웃(burn out)을 방지한다.
도 9는 도 5의 단계 510에 대응하는 반도체 구조의 횡단면도(900)이다. 도 9에 도시된 바와 같이, 그레이딩된 버퍼 층(110)이 버퍼 층(103') 위에 형성된다. 전술한 바와 같이, 그레이딩된 버퍼 층(110)은 그 위에 형성되는 III-V 소자층과 기판 사이에 추가의 격자 정합을 제공한다. 그레이딩된 버퍼 층(110)은 깊이의 함수로서 변화하는 화학 제형(chemical formula)을 갖는다. 예를 들면, 그레이딩된 버퍼 층(110)은 그레이딩된 버퍼 층(110)과 하부의 제3의 III-N 시드 층(108') 간의 계면에서 제1 화학 제형을 갖고 그레이딩된 버퍼 층(110)과 하부의 III-V 화합물 층 간의 계면에서 제2 화학 제형을 갖는다. 일부 실시형태에 있어서, 그레이딩된 버퍼 층(110)은 AlGaN 층을 포함한다. 각종 실시형태에 있어서, 그레이딩된 버퍼 층(110)은 AlxGa1 - xN의 화학 제형을 포함하고, 여기에서 x는 그레이딩된 버퍼 층(110)의 상이한 위치에서 약 0.1 내지 약 0.95 범위의 값을 갖는다. 일부 실시형태에 있어서, 그레이딩된 AlGaN 층은 예를 들면 980~1150 ℃ 범위의 온도에서 0.2~1.5 ㎛ 범위의 두께로 성장된, 3X-AlGaN 층, Al0.75Ga0.25N＼Al0.5Ga0.5N＼Al0.25Ga0.25N 또는 4X-AlGaN(예를 들면, Al0 . 75Ga0 .25N＼Al0.5Ga0.5N＼Al0.25Ga0.25N＼Al0.1Ga0.9N)을 포함한다.
도 10은 도 5의 단계 512에 대응하는 반도체 구조의 횡단면도(1000)이다. 도 10에 도시된 바와 같이, 격리층(112)이 상기 그레이딩된 버퍼 층(110) 위에 직접 배치된다. 일부 실시형태에 있어서, 격리층은 C가 도핑된 GaN을 포함하고, 이때 C의 농도는 1e19cm-3 이상이다. 격리층(112)의 C 도펀트는 기판(102)으로부터 상기 격리층(112) 위에 형성된 층들로 Si 원자가 확산하는 것을 제한 또는 방지한다. 일부 실시형태에 있어서, 격리층(112)은 950~1050 ℃ 범위의 온도에서 0.1~1.5 ㎛ 범위의 두께로 성장된다. 일부 실시형태에 있어서, 격리층(112)은 상기 그레이딩된 버퍼 층(110) 위에서 도핑층으로서 성장된다.
도 11은 도 5의 단계 514에 대응하는 반도체 구조의 횡단면도(1100)이다. 도 11에 도시된 바와 같이, III-V 채널층(114')이 격리층(112) 위에 배치된다. III-V 채널층(114')은 헤테로 접합 구조(113)의 일부이다. 일부 실시형태에 있어서, III-V 채널층(114')은 C 농도가 1e17cm-3 미만인 u-GaN을 포함한다. 일부 실시형태에 있어서, u-GaN의 두께는 약 0.2~1.0 ㎛ 사이의 범위이고 950~1050 ℃ 범위의 온도에서 성장된다.
도 12는 도 5의 단계 514에 대응하는 반도체 구조의 횡단면도(1200)이다. 여기에서, III-V 장벽층(115)이 상기 III-V 채널층(114') 위에 형성되어 헤테로 접합 구조(113)의 형성을 완료한다. III-V 장벽층(115)은 III-V 채널층(114')과의 밴드갭 불연속성을 제공하여 2-DEG(116)를 형성하기 위해 사용된다. 일부 실시형태에 있어서, III-V 장벽층(115)은 Al0 . 25GaN(10~30 nm), AlN(0.2-1.5 nm)＼Al0 . 25GaN(10-30 nm)＼u-GaN(2-20 nm), AlN(0.2-1.5 nm)＼Al0 . 25GaN(10-30 nm)＼p-GaN(Mg 도펀트 8e18~3e19cm-3, 10-200 nm) 또는 AlN(0.2-1.5 nm)＼Al0 . 25GaN(10-30 nm)＼p-GaN(Mg 도펀트 8e18~3e19cm-3, 10-200 nm)＼n-GaN(Si 도펀트 5e15~1e17cm-3, 10-200 nm)을 포함한다.
도 13은 도 5의 단계 516 및 단계 518에 대응하는 트랜지스터 소자(1300)의 횡단면도이다. 도 13에 도시된 바와 같이, 소스 영역(118), 드레인 영역(120) 및 게이트 절연체(122)가 상기 헤테로 접합 구조(113) 위에 형성된다. 게이트 전극(124)은 게이트 절연체(122)의 특정 영역 위에 배치된다. 소스 영역(118)과 드레인 영역(120)은 장벽층(115)의 2개의 단부 위치에 위치되고, 게이트 전극(124)은 소스 영역(118)과 드레인 영역(120) 사이에서 상기 게이트 절연체(122) 위에 위치된다. 게이트 전극(124)에 게이트 전압이 인가된 때, 트랜지스터 소자(1300)의 소자 전류가 2DEG(116) 내에서 변조된다. 2DEG(116)는 높은 이동도를 가진 전자들을 포함한다. 각종 실시형태에 있어서, 게이트 절연체(122)는 질화 실리콘(SiN) 층, 산화 알루미늄(AlO3 또는 Al2O3) 층, 산화 하프늄(HfO2) 층, 또는 이산화 실리콘(SiO2) 층을 포함할 수 있다. 용도 및 게이트 절연체(122)에 사용되는 재료에 따라서, 반도체 구조(1300)는 다르게 작동한다. 예를 들면, 게이트 절연체(122)를 배제하고 게이트 전극(124) 아래에 도핑 III-V 화합물층(도시 생략됨)을 도입하면, 개시된 트랜지스터 소자(1300)는 높은 전자 이동도의 트랜지스터(HEMT) 소자로서 작동한다. Al2O3, HfO2 또는 SiN을 포함한 절연층(122)을 사용하면, 개시된 트랜지스터 소자(1300)는 MISFET으로서 작동한다. SiO2를 포함한 절연층(122)을 사용하면, 개시된 트랜지스터 소자(1300)는 MOSFET으로서 작동한다.
여기에서 설명된 방법의 각종 양태를 설명함에 있어서 이 명세서 전반에 걸쳐 예시적인 구조를 참조하여 설명하였지만, 그러한 방법들은 여기에서 제시된 대응하는 구조들에 의해 제한되지 않는다는 것을 이해할 것이다. 오히려, 방법들(및 구조들)은 서로 독립적인 것으로 생각하여야 하고, 도면에 도시된 임의의 특정 양태와 관계없이 독립형으로 실시될 수 있다. 게다가, 여기에서 설명한 층들은 스핀 온(spin on), 스퍼터링(sputtering), 성장 및/또는 증착 기술 등과 같은 임의의 적당한 방법으로 형성될 수 있다.
또한, 이 기술에 숙련된 사람은 본 명세서 및 부속 도면의 교시 및/또는 이해에 기초하여 등가적인 변경 및/또는 수정을 행할 수 있다. 여기에서의 설명은 그러한 모든 수정 및 변경들을 포함하고, 일반적으로 본 명세서의 설명에 의해 제한되는 것으로 의도되지 않는다. 예를 들면, 비록 여기에서 제공된 도면들이 특정의 도핑 유형을 갖는 것으로 예시 및 설명되어 있지만, 이 기술에 통상의 지식을 갖는 자가 예상하는 바와 같이 대안적인 도핑 유형이 활용될 수 있다.
본 발명은 GaN에서 인장 응력을 감소시키는 데 도움이 되는 추가적인 HT III-N 시드 층을 비롯하여 Si 기판 상의 GaN 막의 구조 및 방법에 관한 것이다. LT AlN 버퍼의 두께는 소자의 번아웃을 유도하는 V자형 크랙이 AlN 버퍼에 형성되게 하는 임계치를 갖는다. LT AlN 시드 층의 두께를 감소시키면 격자 부정합에 기인하여 GaN 벌크에 인장 응력이 발생될 것이다. 제3의 III-N 시드 층은 제2의 III-N 시드 층에 비하여 낮은 V/III 원자비를 갖고, 제3의 III-N 시드 층의 낮은 결정질 및 격자 구조는 GaN에서의 인장 응력을 감소시키는 데 도움을 준다. HT III-V 시드 층 또는 제3의 III-N 시드 층은 TD를 소멸시키는 데 또한 도움을 주고, 기판으로부터 트랜지스터의 활성층으로의 Si 원자의 확산을 방지한다.
일 실시형태에 있어서, 본 발명은, 기판 위에 배치되고 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 III-V(III족-V족) 시드 층, 상기 제1의 III-V 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 III-V 시드 층, 및 상기 제2의 III-V 시드 층의 상부면에 인접하게 배치된 제3의 III-V 시드 층에 관한 것이며, 여기에서 상기 제3의 III-V 시드 층은 제3의 V족 원자 대 III족 원자의 비를 가진다. 이러한 제3의 원자비는 제2의 원자비와 다르다.
다른 실시형태에 있어서, 본 발명은 반도체 소자를 형성하는 방법에 관한 것이고, 이 방법은 기판을 제공하는 단계와, 제1 온도에서 수행되는 제1 공정을 이용하여 반도체 기판 위에 제1의 III-V(III족-V족) 시드 층을 형성하는 단계와, 상기 제1 온도와 상이한 제2 온도에서 수행되는 제2 공정을 이용하여 상기 제1의 III-V 시드 층 위에 제2의 III-V 시드 층을 형성하는 단계와, 상기 제1 온도와 상이한 제3 온도에서 수행되는 제3 공정을 이용하여 상기 제2의 III-V 시드 층 위에 제3의 III-V 시드 층을 형성하는 단계를 포함한다.
또 다른 실시형태에 있어서, 본 발명은 실리콘(Si) 기판과, 상기 Si 기판 위에 배치되고 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 질화 알루미늄(AlN) 시드 층과, 상기 제1의 AlN 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 AlN 시드 층과, 상기 제2의 AlN 시드 층 위에 배치되고 제3의 V족 원자 대 III족 원자의 비를 가진 제3의 III-V 시드 층을 포함한 반도체 소자에 관한 것이다. 상기 제2의 V/III 원자비는 상기 제3의 V/III 원자비보다 더 높다.
지금까지 이 기술에 통상의 지식을 가진 사람이 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 이 기술에 통상의 지식을 가진 사람이라면 여기에서 소개한 실시형태와 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 처리 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 이 기술에 통상의 지식을 가진 사람이라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 그리고 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.

Claims (10)

  1. 반도체 소자에 있어서,
    기판;
    상기 기판 위에 배치되고, 제1의 V족 원자 대 III족 원자의 비(제1의 비)를 가진 제1의 III-V(III족-V족) 시드 층;
    상기 제1의 III-V 시드 층 위에 배치되고, 제2의 V족 원자 대 III족 원자의 비(제2의 비)를 가진 제2의 III-V 시드 층으로서, 상기 제1의 III-V 시드 층과 상기 제2의 III-V 시드 층은 톱니형 계면에서 만나는 것인, 상기 제2의 III-V 시드 층;
    상기 제2의 III-V 시드 층 위에 배치되고, 제3의 V족 원자 대 III족 원자의 비(제3의 비)를 가진 제3의 III-V 시드 층으로서, 상기 제2의 III-V 시드 층이 상기 제3의 III-V 시드 층에 비해 V족 원소 푸어(poor)이도록 상기 제2의 비는 상기 제3의 비보다 큰 것인, 상기 제3의 III-V 시드 층; 및
    상기 제3의 III-V 시드 층 위에 배치된 III-V 재료의 적어도 하나의 소자층
    을 포함하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 기판은 실리콘 기판, 사파이어 기판 또는 탄화 실리콘 기판인 것인 반도체 소자.
  5. 제1항에 있어서, 상기 III-V 재료의 적어도 하나의 소자층은,
    제1 밴드갭(bandgap)을 가진 제1의 III-V 소자층과;
    상기 제1 밴드갭과 상이한 제2 밴드갭을 가진 제2의 III-V 소자층
    을 포함하고, 상기 제1의 III-V 소자층 및 제2의 III-V 소자층은 헤테로 접합 계면에서 만나는 것인 반도체 소자.
  6. 제5항에 있어서, 상기 제1 밴드갭은 상기 제2 밴드갭보다 더 작은 것인 반도체 소자.
  7. 제5항에 있어서,
    상기 제3의 III-V 시드 층 위에 배치되는 그레이딩된(graded) 버퍼 층으로서, III족 원자의 농도가 깊이의 함수로서 변화하는 것인 상기 그레이딩된 버퍼 층과;
    상기 그레이딩된 버퍼 층과 상기 제1의 III-V 소자층 사이에 배치된 격리층
    을 더 포함하는 반도체 소자.
  8. 제5항에 있어서,
    상기 제3의 III-V 시드 층과 상기 제1의 III-V 소자층 사이에 배치된 제4의 III-V 시드 층
    을 더 포함하고, 상기 제4의 III-V 시드 층은 상기 제3의 V족 원자 대 III족 원자의 비보다 더 큰 제4의 V족 원자 대 III족 원자의 비를 갖는 것인 반도체 소자.
  9. 반도체 소자를 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    제1 온도에서 수행되는 제1 공정을 이용하여 상기 반도체 기판 위에 제1의 III-V(III족-V족) 시드 층을 형성하는 단계;
    상기 제1 온도와 상이한 제2 온도에서 수행되는 제2 공정을 이용하여 상기 제1의 III-V 시드 층 위에 제2의 III-V 시드 층을 형성하는 단계로서, 상기 제1의 III-V 시드 층과 상기 제2의 III-V 시드 층은 톱니형 계면에서 만나는 것인, 상기 제2의 III-V 시드 층을 형성하는 단계; 및
    상기 제1 온도와 상이한 제3 온도에서 수행되는 제3 공정을 이용하여 상기 제2의 III-V 시드 층 위에 제3의 III-V 시드 층을 형성하는 단계
    를 포함하고,
    상기 제2의 III-V 시드 층은 제2의 V족 원자 대 III족 원자의 비(제2의 비)를 갖고, 상기 제3의 III-V 시드 층은 제3의 V족 원자 대 III족 원자의 비(제3의 비)를 가지며,
    상기 제2의 III-V 시드 층이 상기 제3의 III-V 시드 층에 비해 V족 원소 푸어(poor)이도록 제2의 비는 제3의 비보다 큰 것인, 반도체 소자 형성 방법.
  10. 반도체 소자에 있어서,
    실리콘(Si) 기판;
    상기 Si 기판 위에 배치되고 제1의 V족 원자 대 III족 원자의 비를 가진 제1의 질화 알루미늄(AlN) 시드 층;
    상기 제1의 AlN 시드 층 위에 배치되고 제2의 V족 원자 대 III족 원자의 비를 가진 제2의 AlN 시드 층으로서, 상기 제1의 AlN 시드 층과 상기 제2의 AlN 시드 층은 톱니형 계면에서 만나는 것인, 상기 제2의 AlN 시드 층;
    상기 제2의 AlN 시드 층 위에 배치된 제3의 AlN 시드 층으로서, 상기 제3의 AlN 시드 층은 상기 제2의 AlN 시드 층에 비해 V족 원소 리치(rich)이도록 상기 제2의 V족 원자 대 III족 원자의 비보다 낮은 제3의 V족 원자 대 III족 원자의 비를 갖는 것인, 상기 제3의 AlN 시드 층; 및
    상기 제3의 AlN 시드 층 위에 배치된 GaN 소자층
    을 포함하는 반도체 소자.
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