KR101193591B1 - 반도체 소자 및 그 제작 방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자의 제작 방법은 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 도핑층을 형성하는 단계, 도핑층 상의 일부에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 도핑층의 일부를 제외한 나머지 영역 및 매립 절연층 상에 미도핑층을 형성하는 단계, 미도핑층의 일부에 마스크층을 형성하는 단계, 마스크층을 이용하여, 매립 절연층 및 미도핑층 각각의 일부를 에칭하여, 도핑층의 표면 상에서 돌출된 돌출부를 형성하는 단계, 마스크 층을 제거하는 단계, 돌출부 표면의 적어도 일부를 덮는 절연층을 형성하는 단계, 절연층을 덮는 게이트를 형성하는 단계, 절연층에 의해 덮이지 않은 돌출부 표면 상에 소스 및 드레인을 각각 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 소자 및 그 제작 방법에 관한 것으로, 더욱 상세하게는 ELO(epitaxial lateral overgrowth) 방식을 이용하여 형성된 미도핑층을 포함하는 반도체 소자 및 그 제작 방법에 관한 것이다.
III족 질화물 화합물 반도체(이하, 질화물 반도체로 명명한다)는 알루미늄계 화합물 반도체와 비교할 때, 직접 천이형 반도체이면서 밴드갭 에너지가 크다는 특징을 가진다. 상술한 바와 같은 특징으로 인하여, 질화물 반도체는 가시광선 중 단파영역의 발광하는 반도체 레이저 소자 또는, 발광 다이오드로 이용될 수 있는 재료로 각광받고 있다.
다만, 질화물 반도체를 이용하는 경우에 있어, 예를 들어 GaN을 기판 상에서 성장시키는 경우에는, GaN 및 기판 간의 격자 상수의 불일치로 인하여 전위(dislocation) 등이 발생할 수 있으며, 이에 따라서 반도체의 품질 열화가 발생될 수 있다.
상술한 바와 같은 전위를 발생시키지 않게 하기 위하여, GaN층과 기판 사이에 버퍼층을 형성시키는 방법이 개시되어 있지만, 버퍼층의 단결정 상에 GaN을 에피택셜(epitaxial) 성장시키는 경우의 결함 밀도는 108cm-2 내지 109cm-2에 이르기 때문에 장시간에 걸쳐 반도체 소자의 신뢰성을 유지하기가 힘들다.
또한 상술한 바와 같은 전위를 발생시키지 않게 하기 위하여, GaN에 다른 물질이 첨가된 헤테로(hetero), 예를 들어 AlGaN/GaN를 이용하는 방법이 개시되어 있지만, 이러한 경우는 게이트 전압이 0인 경우에도 채널을 통하여 전류가 흐를 수 있는 normally-on 상태이기 때문에, 전류의 제어가 어렵다는 단점이 존재한다. 또한 GaN만을 이용할 경우에 창출되는 고유의 특성인 고온 적합성, 고주파 적합성, 고출력성 등의 특성이 열화되거나 제거될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출될 것으로, 본 발명의 목적은 ELO 방식을 통하여 형성된 GaN층을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 의한 반도체 소자는 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 형성된 도핑된 도핑층, 상기 도핑층의 일 영역 상에 형성된 핀형(fin)의 매립 절연층, 상기 매립 절연층 상에, ELO(epitaxial leteral overgrowth) 방식을 통하여 형성된 미도핑층, 상기 도핑층 및 상기 미도핑층 표면의 적어도 일부를 덮는 절연층, 상기 절연층을 덮는 게이트, 상기 절연층에 의해 덮이지 않은 미도핑층 표면 상에 형성된 소스 및 드레인을 포함할 수 있다.
또한 반도체 소자의 상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며, 상기 미도핑층은 GaN층일 수 있다.
또한 반도체 소자의 상기 미도핑층과 상기 게이트는 각각 제 1 방향과 제 2 방향으로 배열되며, 상기 제 1 방향과 상기 제 2 방향은 서로 수직할 수 있다.
또한 반도체 소자의 상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다.
또한 반도체 소자의 상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함할 수 있다.
또한 반도체 소자의 상기 매립 절연층은 SiO2 또는 HfO2일 수 있다.
또한 반도체 소자의 상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나일 수 있다.
본 발명의 다른 실시 예에 의한 반도체 소자의 제작 방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 도핑층을 형성하는 단계, 상기 도핑층 상의 일부에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 상기 도핑층의 상기 일부를 제외한 나머지 영역 및 상기 매립 절연층 상에 미도핑층을 형성하는 단계, 상기 미도핑층의 일부에 마스크층을 형성하는 단계, 상기 마스크층을 이용하여, 상기 매립 절연층 및 상기 미도핑층 각각의 일부를 에칭하여, 상기 도핑층의 표면 상에서 돌출된 돌출부를 형성하는 단계, 상기 마스크 층을 제거하는 단계, 상기 돌출부 표면의 적어도 일부를 덮는 절연층을 형성하는 단계, 상기 절연층을 덮는 게이트를 형성하는 단계, 상기 절연층에 의해 덮이지 않은 돌출부 표면 상에 소스 및 드레인을 각각 형성하는 단계를 포함할 수 있다.
또한 반도체 소자의 제작 방법의 상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며, 상기 미도핑층은 GaN층일 수 있다.
또한 반도체 소자의 제작 방법의 상기 미도핑층과 상기 게이트는 각각 제 1 방향과 제 2 방향으로 배열되며, 상기 제 1 방향과 상기 제 2 방향은 서로 수직할 수 있다.
또한 반도체 소자의 제작 방법의 상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다.
또한 반도체 소자의 제작 방법의 상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함할 수 있다.
또한 반도체 소자의 제작 방법의 상기 매립 절연층은 SiO2 또는 HfO2일 수 있다.
또한 반도체 소자의 제작 방법의 상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나일 수 있다.
또한 반도체 소자의 제작 방법의 상기 마스크층은 Si3N4층일 수 있다.
본 발명의 다양한 실시 예들에 의하여, 미도핑층 내에 전위가 발생되는 것을 방지할 수 있다. 또한 미도핑층이 활성 영역(active)으로 이용되기 때문에 normally-off 상태를 유지할 수 있으며, GaN 자체를 이용할 경우에 얻을 수 있는 고온 적합성, 고주파 적합성, 고출력성 등의 특성이 창출될 수 있다. 또한 올어라운드(all around) 게이트를 이용함으로써, 4개의 채널을 이용할 수 있는 효과도 창출될 수 있다.
도 1 내지 도 7은 본 발명의 일 실시 예에 따른 반도체 소자 제작 과정의 단계들을 설명하기 위한 개념도이다.
이하에서는, 첨부된 도면을 이용하여 본 발명의 바람직할 실시 예들에 대하여 더욱 상세하게 설명하도록 한다. 본원에서 개시되는 반도체는 MOSFET(metal oxide semiconductor field effect transistor) 등으로 구현될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 제작 과정 중 하나의 단계를 설명하기 위한 개념도이다.
도 1에 도시된 바와 같이 기판(100)이 마련된다. 기판(100)은 실리콘, 사파이어, SiC 및 GaN 중 하나일 수 있다. 기판(100)에 이용되는 물질은 벌크 형태로 기판(100)으로 구현될 수 있다.
기판(100)이 마련되면, 기판(100)의 전면 상에 버퍼층(200)이 형성될 수 있다. 버퍼층(200)은 기판(100) 상에 곧바로 성장할 수 없는 물질을 기판(100) 상에 배치시키기 위한 것으로, GaN, AlGaN, InGaN 및 이들의 조합으로서 구현될 수 있으며, CVD(chemical vapor deposition), MOCVD(metal organic chemical vapor deposition) 등을 통하여 형성될 수 있다.
형성된 버퍼층(200) 상에는 SiH4 또는 SiH6와 같은 n-타입 도펀트로 도핑된 도핑층(300)이 형성될 수 있다. 도핑층(300)은 n-타입 도펀트로 도핑된 GaN층일 수 있다. 설명의 편의를 위하여, 본 실시 예에서는 도핑층(300)으로 n-타입 도펀트로 도핑된 GaN층인 실시 예에 대하여 설명한다. 이 단계에서는 우선 GaN층이 형성되며, GaN층의 전면에 n-타입 도펀트를 주입한다. n-타입 도펀트는 상술한 바와 같이 SiH4 또는 SiH6일 수 있으며, 이온주입법 등과 같은 당업자에게 잘 알려진 주입 방법에 의하여 수행될 수 있다. 상술한 도펀트의 종류 및 주입 방법은 단지 예시적인 것이며, 도펀트의 종류 및 주입 방법에는 제한이 없다.
도핑층(300) 상에는 매립 절연층(400)이 형성될 수 있다. 매립 절연층(400)은 SiO2 또는 HfO2 일 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자 제작 방법은 도핑층(300) 상에 매립 절연층(400)을 형성시킨 후, 형성된 매립 절연층(400) 상에 포토 레지스트막을 형성시킬 수 있다. 형성된 포토 레지스트막의 일 영역에 대응하는 부분 상에 마스크를 형성시킨 후, 노광시킨다. 노광에 의하여 매립 절연층(400)의 일 영역 외의 나머지 부분이 노출되면, 노출된 매립 절연층(400)을 습식 에칭 또는 건식 에칭을 통하여 에칭한다.
에칭 작업이 수행되면, 포토 레지스트막을 스트리핑할 수 있다.
포토 레지스트막이 스트리핑되면, 도 1에 도시된 것과 같은 도핑층(300)의 일부에, 매립 절연층(400)이 형성된다.
도 2는 본 발명의 일 실시 예에 따른 ELO 방식을 이용하여, 미도핑층(500)을 형성시키는 것을 설명하기 위한 개념도이다. 미도핑층(500)은 도핑되지 않은 GaN층일 수 있다. 여기에서는 설명의 편의를 위하여, 미도핑층(500)이 도핑되지 않은 GaN층인 실시 예에 대하여 설명하도록 한다.
매립 절연층(400) 상에서는 GaN이 직접적으로 성장할 수 없다. 이러한 이유로, GaN은 도핑층(300)의, 매립 절연층(400)이 성장한 부분을 제외한 영역 상으로부터 성장한다. GaN은 MOCVD(metal organic chemical vapor deposition) 또는 MBE(molecular beam epitaxy) 과정 등을 통하여 성장할 수 있다.
GaN은 우선 도핑층(300)으로부터 도 2에 도시된 a방향으로 성장한다. 성장하는 GaN이 매립 절연층(400)의 상부 표면의 높이까지 성장하면, GaN은 도 2에 도시된 b방향으로 성장할 수 있다. 이러한 방식을 ELO 방식이라 하며, b방향으로의 성장 속도가 a방향으로의 성장 속도보다 빠르다는 사실에 기초한다.
ELO 방식에 의하여 형성된 미도핑층(500)은, 도핑층(300)과 접하는 부분에서는 전위를 포함할 수 있지만, 매립 절연층(400)과 접하는 부분에서는 전위를 포함하지 않는다. 이에 매립 절연층(400)에 접하는 부분 상의 미도핑층(500)을 이용함으로써 전위가 발생하지 않은 반도체 소자 구조를 형성시킬 수 있다. 또한, 미도핑층을 이용함에 따라서, 게이트에 OV의 전압이 걸린 경우에도 채널을 통하여 전류가 흐르지 않는 normally-off인 상태가 유지될 수 있다.
도 3은 본 발명의 일 실시 예에 따라, 미도핑층(500)의 일부에 마스크층(600)을 형성시키는 것을 설명하기 위한 개념도이다. 본 발명에서 개시되는 마스크층은 Si3N4층일 수 있으며, 후술하는 설명에서는 설명의 편의를 위하여 마스크층이 Si3N4층인 경우에 대하여 설명하도록 한다.
도 3에 도시된 바와 같이, 미도핑층(500)의 일부에는 마스크층(600)이 임의의 방향, 즉 제 1 방향으로 형성될 수 있다. 마스크층(600)은 우선 미도핑층(500)의 전면에 증착될 수 있으며, 이후 패터닝을 통하여 미도핑층(500)의 일부에만 남겨질 수 있다.
도 4는 본 발명의 일 실시 예에 따라, 마스크층(600)을 이용하여, 매립 절연층(400) 및 미도핑층(500)을 에칭하는 것을 설명하기 위한 개념도이다.
도 4에 도시된 바와 같이, 마스크층(600)을 마스크로 이용하여 매립 절연층(400) 및 미도핑층(500)이 에칭되어 도핑층(300)의 일부 상에 제 1 방향으로 핀형(fin)으로 형성될 수 있다. 여기에서의 핀형이란, 일면 상에 돌출된 구조를 말하며, 예를 들어 finFET등으로 구현될 수 있다. 매립 절연층(400) 및 미도핑층(500)은 건식 또는 습식 에칭을 통하여 에칭될 수 있으며, 에칭용 가스를 플라즈마 상태로 이용하여 에칭하는 RIE(reactive ion etching) 방식을 이용될 수 있다. 에칭 작업 후에 남겨진 핀형의 미도핑층(500)이 활성(active) 영역으로 특정된다. 핀형의 미도핑층(500)이 형성됨으로써, 단위면적당 소자의 사이즈가 감소될 수 있으며, 4개의 채널이 생성되기 때문에, 전류밀도가 높아질 수 있으며, 이에 따라서 숏-채널 효과도 감소시킬 수 있다.
도 5는 본 발명의 일 실시 예에 따라 마스크층(600)을 제거하는 것을 설명하기 위한 개념도이다. 도 5에 도시된 바와 같이, 매립 절연층(400) 및 미도핑층(500)을 에칭하기 위하여 마스크로 이용된 마스크층(600)은 습식 또는 건식 에칭을 통하여 제거될 수 있다. 마스크층(600)이 제거된 후, 남은 핀형의 도핑층(300) 및 미도핑층(400)을 총괄하여 돌출부라고 명명할 수 있다.
도 6은 본 발명의 일 실시 예에 따른, 미도핑층(500) 상에 소자들이 형성된 것을 설명하기 위한 개념도이며, 도 7은 도 6의 반도체 소자의 평면도이다.
도 6 및 도 7을 함께 참조하면, 돌출부 표면의 적어도 일부에 절연층(700)이 배치된다. 도 6 및 도 7에 도시된 바와 같이, 절연층(700)은 돌출부의 상부 표면의 일부 및 상부 표면으로부터 연장되는 양 측면 상에 형성될 수 있다.
게이트(800)는 절연층(700)의 적어도 일부를 덮는 형태로 배치될 수 있다. 도 6 및 도 7에 도시된 바와 같이, 게이트(800)는 절연층(700)의 상부 표면 및 양 측면을 덮도록 형성될 수 있다. 미도핑층(500)의 상부 표면 중 절연층(700) 또는 게이트(800)에 의하여 덮이지 않은 나머지 영역 상에 소스 및 드레인(910,920)이 형성될 수 있다.
상술한 반도체 소자를 제작하기 위하여, 우선 도 5에 도시된 반도체 소자의 전면에 절연층(700)을 증착시킬 수 있다. 증착된 절연층(700) 상에는 미도핑층(500)의 일부를 포함하는 일부에 포토레지스트막을 배치시켜서, 미도핑층(300)의 일부 및 일부로부터 연장되는 양 측면 및 상기 연장되는 양 측면으로부터 계속하여 연장되는 매립 절연층(400)의 양 측면 상에만 절연층(700)이 형성되게 할 수 있다.
이 후, 게이트(800)가 절연층(700)의 상부 표면 및 양 측면 상에, 제 1 방향과 수직한 제 2 방향으로 형성될 수 있다.
소스 및 드레인(910,920)은 미도핑층(500)의 제 2 영역 및 제 3 영역, 즉 절연층(700)에 의하여 덮이지 않은 표면 상에 도펀트를 주입하여 형성될 수 있다.
이에 따라서, 핀형 게이트가 형성되며, 핀형 게이트를 이용함으로써, 채널은 소스 및 드레인 사이에 절연층으로 격리된 게이트가 형성된 경우에 생성되므로, 절연층의 양 측면 및 상, 하부 표면의 4개의 채널을 이용할 수 있는 효과가 창출된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 기판 200 : 버퍼층
300 : 도핑층 400 : 매립 절연층
500 : 미도핑층 600 : 마스크층
700 : 절연층 800 : 게이트
910 : 소스 920 : 드레인
300 : 도핑층 400 : 매립 절연층
500 : 미도핑층 600 : 마스크층
700 : 절연층 800 : 게이트
910 : 소스 920 : 드레인
Claims (15)
- 기판;
상기 기판 상에 형성된 버퍼층;
상기 버퍼층 상에 형성된 도핑된 도핑층;
상기 도핑층의 양측 영역을 노출시켜 형성된 핀형(fin)의 매립 절연층;
상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO(epitaxial lateral overgrowth) 방식을 통하여 형성된 미도핑층;
상기 도핑층 및 상기 미도핑층 표면의 적어도 일부를 덮는 절연층;
상기 절연층의 일부를 덮으면서, 양단이 상기 도핑층에 접촉하는 게이트;
상기 미도핑층의 상부에서 상기 게이트를 사이에 두고 형성되며, 상기 절연층에 의해 덮이지 않은 미도핑층 표면 상에 형성된 소스 및 드레인;을 포함하되,
상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 도핑층의 가장자리 영역에서 노출된 부분을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되며,
상기 미도핑층은 상기 가장자리 영역을 포함하는 상기 양측 영역의 상기 미도핑층이 제거되어 상기 매립 절연층과 동일 형상을 갖는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,
상기 미도핑층은 GaN층인 반도체 소자. - 제 1 항에 있어서,
상기 미도핑층과 상기 게이트는 각각 제 1 방향과 제 2 방향으로 배열되며, 상기 제 1 방향과 상기 제 2 방향은 서로 수직하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자. - 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 도핑층을 형성하는 단계;
상기 도핑층 상의 가장자리 영역을 노출시켜 매립 절연층을 형성하는 단계;
상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO 방식을 통하여, 상기 도핑층의 상기 가장자리 영역 및 상기 매립 절연층 상에 미도핑층을 형성하는 단계;
상기 미도핑층의 일부에 마스크층을 형성하는 단계;
상기 마스크층을 이용하여, 상기 매립 절연층 및 상기 미도핑층 각각의 일부를 에칭하여, 상기 도핑층의 표면 상에서 돌출된 돌출부를 형성하는 단계;
상기 마스크 층을 제거하는 단계;
상기 돌출부 표면의 적어도 일부를 덮는 절연층을 형성하는 단계;
상기 절연층의 일부를 덮으면서, 양단이 상기 도핑층에 접촉하는 게이트를 형성하는 단계; 및
상기 미도핑층의 상부에서 상기 게이트를 사이에 두고 상기 절연층에 의해 덮이지 않은 돌출부 표면 상에 소스 및 드레인을 각각 형성하는 단계;를 포함하되,
상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 도핑층의 가장자리 영역에서 노출된 부분을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되는 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,
상기 미도핑층은 GaN층인 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 미도핑층과 상기 게이트는 각각 제 1 방향과 제 2 방향으로 배열되며, 상기 제 1 방향과 상기 제 2 방향은 서로 수직하는 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법. - 제 8 항에 있어서,
상기 마스크층은 Si3N4층인 반도체 소자 제작 방법.
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Citations (1)
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|---|---|---|---|---|
| JP2010192745A (ja) * | 2009-02-19 | 2010-09-02 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
-
2010
- 2010-09-27 KR KR1020100093075A patent/KR101193591B1/ko active IP Right Grant
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| KR20160102777A (ko) * | 2015-02-23 | 2016-08-31 | 경북대학교 산학협력단 | 질화물 반도체 소자 및 그 제조방법 |
| KR101684614B1 (ko) * | 2015-02-23 | 2016-12-20 | 경북대학교 산학협력단 | 질화물 반도체 소자 및 그 제조방법 |
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