KR20130092752A - 질화물계 이종접합 전계효과 트랜지스터 - Google Patents
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Abstract
질화물계 이종접합 전계효과 트랜지스터를 제공한다. 질화물계 이종접합 전계효과 트랜지스터는 기판; 상기 기판 상에 형성된 GaN계 버퍼층; 상기 GaN계 버퍼층 상에 형성된 0.5nm 내지 7nm 두께의 AlGaN계 장벽층; 상기 장벽층 상에 서로 이격되어 형성된 소오스 전극 및 드레인 전극; 상기 소오스 전극과 상기 드레인 전극 사이에 위치하고, 상기 장벽층 상에 형성된 게이트 절연막; 상기 소오스 전극 및 상기 드레인 전극과 이격되어 위치하고, 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 소오스 전극과 연결되고 상기 장벽층의 일부에 이온이 주입된 제1 이온주입영역; 및 상기 드레인 전극과 연결되고 상기 장벽층의 일부 영역에 이온이 주입된 제2 이온주입영역을 포함한다. 따라서, 문턱전압이 높고, 고항복전압 구현이 가능한 normally-off형 질화물계 이종접합 전계효과 트랜지스터를 제공한다. 또한, 마스크층을 이용한 재성장 방법을 사용하여 AlGaN계 장벽층을 형성함으로써 표면 균일도가 향상되고, 오목부의 깊이를 쉽게 조절하여 소자 특성의 균일도를 향상시킬 수 있다.
Description
본 발명은 질화물계 이종접합 전계효과 트랜지스터에 관한 것으로, 보다 상세하게는 normally-off형인 증가형 AlGaN/GaN계 이종접합 전계효과 트랜지스터에 관한 것이다.
최근에 이종접합 전계효과 트랜지스터(Heterostructure Field Effect Transistor: HFET)는 고주파수, 고출력 전기소자로서의 요구에 만족하도록 질화물계 화합물 반도체로 제조되고 있다.
일반적으로, 질화물 반도체는 Si 또는 GaAs와 같은 통상의 반도체 재료에 비해, 넓은 에너지 밴드갭과, 높은 열적, 화학적 안정도 및 높은 전자포화속도를 가지므로, 광소자뿐만 아니라 고주파, 고출력 전기소자로 널리 적용되고 있다.
상기 질화물계 이종접합 전계효과 트랜지스터는 높은 항복전계(약 3×106V/cm), 높은 전자포화속도(약 2×107cm/sec) 및 높은 열적/화학적 안정도 등의 다양한 장점을 갖는다.
또한, 상기 질화물계 이종접합 전계효과 트랜지스터에 구현되는 AlGaN/GaN의 이종접합구조는 접합계면의 큰 밴드 불연속성에 기인하여 높은 농도의 전자가 유기될 수 있으므로, 전자이동도를 보다 향상시킬 수 있다.
종래의 일반적인 질화물계 이종접합 전계효과 트랜지스터는, 버퍼층이 형성된 사파이어, 실리콘 카바이드 또는 실리콘 기판을 포함한다.
상기 버퍼층 상에는 언도프트 GaN층 및 AlGaN층이 차례로 형성된다. 상기 AlGaN층 상면의 양단에는 소오스와 드레인 전극이 제공되고, 그 사이에 게이트 전극이 제공된다.
이러한 종래의 HFET 구조는, AlGaN/GaN 이종접합 계면에서의 에너지 밴드 불일치와 분극 효과(polarization effect)로 인해 높은 전자밀도를 가지는 2차원 전자가스(2DEG)라는 채널(channel)이 형성된다. 즉, 종래의 HFET는 게이트 전극에 전압을 인가하지 않아도 채널이 형성되는 공핍 모드(depletion mode)로 구동된다.
질화물계 MOSFET 또는 MISFET에서 절연체와 반도체 사이에 채널이 형성되어 많은 결함(defect)으로 인해 캐리어(carrier)의 이동도가 낮으며, 캐리어의 트랩(trap) 등의 문제가 발생하는 반면, HFET는 AlGaN/GaN 이종접합 계면에서 2DEG 채널이 형성되기 때문에 전자 이동도가 뛰어나다.
이와 같이, AlGaN/GaN 이종접합 전계효과 트랜지스터(HFET)는 2DEG에서의 높은 전자 밀도와 이동도를 가지고 있지만, 게이트 전압이 0V일 때 항상 켜져 있는 상태인 normally-on 소자(depletion mode)라는 것이 가장 큰 단점이다.
현재 대부분의 시스템 회로는 게이트에 바이어스가 인가되지 않거나, 게이트-소스 간의 전압차가 0V일 때 꺼져있는 상태가 되는 normally-off 소자(enhancement mode)를 바탕으로 구성되어 있다. 따라서, AlGaN/GaN HFET이 현재의 시스템에서 사용되는 전력소자를 대신하기 위해서는 증가형 소자(enhancement mode device)의 개발이 필요하다.
대한민국 등록특허 제10-0808344호(2008.02.21.)는 압전 효과막을 이용하여 게이트 전압이 인가되지 않는 경우 소오스 전극과 드레인 전극 간에 전류가 흐르지 않도록 AlGaN 반도체층 상에 압축 응력을 가하여 normally-off형 질화물계 이종접합 전계효과 트랜지스터를 개시하고 있다.
다만, 기존의 연구에 의해 개발된 증가형 소자는 실제 응용제품에 적용되기에는 낮은 문턱전압(threshold voltage)를 가지고 있고 온 저항(on current) 또한 낮아서 고출력 전력소자로 사용되기에 제약이 많은 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 전극에 바이어스를 인가하지 않은 경우, AlGaN/GaN 이종접합 계면에서 이차원전자가스(2DEG) 채널층이 형성되지 않고, 문턱전압이 높고 고항복전압 구현이 가능한 질화물계 이종접합 전계효과 트랜지스터를 제공함에 있다.
본 발명이 해결하고자 하는 기술적 과제는 소자 특성의 균일도를 향상시킬 수 있는 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 기판; 상기 기판 상에 형성된 GaN계 버퍼층; 상기 GaN계 버퍼층 상에 형성된 AlGaN계 장벽층; 상기 장벽층 상에 서로 이격되어 형성된 소오스 전극 및 드레인 전극; 상기 소오스 전극과 상기 드레인 전극 사이에 위치하고, 상기 장벽층 상에 형성된 게이트 절연막; 상기 소오스 전극 및 상기 드레인 전극과 이격되어 위치하고, 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 소오스 전극과 연결되고 상기 장벽층의 일부 영역에 이온이 주입된 제1 이온주입영역; 및 상기 드레인 전극과 연결되고 상기 장벽층의 일부 영역에 이온이 주입된 제2 이온주입영역을 포함하고, 상기 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하며, 상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 장벽층의 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터를 제공한다.
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 한다.
상기 소오스 전극 및 드레인 전극은 Ti/Al 또는 Ni/Au를 포함할 수 있다.
상기 게이트 절연막은 SiN, SiO2 또는 Al2O3을 포함할 수 있다.
상기 게이트 전극은 Au, Ag 또는 Ni을 포함할 수 있다.
상기 게이트 전극에 양의 바이어스 인가시, 상기 버퍼층과 장벽층 사이에 2차원 전자가스 채널층이 형성되는 것을 특징으로 한다.
제2 이온주입영역은 상기 드레인 전극에 연결된 n+ 드레인 영역 및 상기 n+ 드레인 영역에 연결되고, 상기 n+ 드레인 영역과 상기 게이트 전극 사이에 위치한 n 드리프트 영역을 포함할 수 있다.
상기 n 드리프트 영역의 길이를 조절하여 항복전압을 조절하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 기판을 준비하는 단계; 상기 기판 상에 GaN계 버퍼층을 형성하는 단계; 상기 GaN계 버퍼층 상에 AlGaN계 장벽층을 형성하는 단계; 상기 AlGaN계 장벽층의 일부 영역에 이온을 주입하여 서로 이격된 제1 이온주입영역 및 제2 이온주입영역을 형성하는 단계; 상기 AlGaN계 장벽층 상에 게이트 절연막을 형성하는 단계; 상기 제1 이온주입영역 및 제2 이온주입영역 상의 게이트 절연막 일부를 식각하는 단계; 상기 노출된 제1 이온주입영역 및 제2 이온주입영역 상에 각각 소오스 전극 및 드레인 전극을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 소오스 전극 및 드레인 전극과 이격하여 게이트 전극을 형성하는 단계를 포함하고, 상기 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법을 제공한다.
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 기판; 상기 기판 상에 형성된 GaN계 버퍼층; 상기 GaN계 버퍼층 상에 형성되고, 표면에 오목부를 구비하는 AlGaN계 장벽층; 상기 장벽층 상에 서로 이격되어 형성된 소오스 전극 및 드레인 전극; 상기 소오스 전극과 상기 드레인 전극 사이에 위치하고, 상기 장벽층의 표면을 따라 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성되고, 상기 오목부를 매립하며 형성된 게이트 전극을 포함하고, 상기 장벽층의 두께는 7nm 내지 50nm이고, 상기 오목부 하부의 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하고, 상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 상기 오목부 하부의 장벽층 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터를 제공한다.
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 기판을 준비하는 단계; 상기 기판 상에 GaN계 버퍼층을 형성하는 단계; 상기 GaN계 버퍼층 상에 AlGaN계 장벽층을 형성하는 단계; 상기 AlGaN계 장벽층 상의 일부 영역에 마스크층을 형성하는 단계; 상기 마스크층이 형성된 AlGaN계 장벽층 상에 AlGaN계 장벽층을 재성장하여 표면에 오목부를 구비하는 AlGaN계 장벽층을 형성하는 단계; 상기 마스크층을 제거하는 단계; 상기 AlGaN계 장벽층의 표면을 따라 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 일부를 제거하고, 노출된 장벽층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 오목부를 매립하는 게이트 전극을 형성하는 단계를 포함하고, 상기 장벽층의 두께는 5nm 내지 50nm이고, 상기 오목부 하부의 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하고, 상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 장벽층의 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법을 제공한다.
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 한다.
상기 AlGaN계 장벽층을 재성장시키는 공정 중 Al의 몰분율을 변경하여 재성장시키는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따르면, 따라서, AlGaN계 장벽층의 두께를 조절하여 normally-off형 질화물계 이종접합 전계효과 트랜지스터를 제공할 수 있다.
또한, 게이트 절연막의 두께를 조절하여 높은 문턱전압을 갖는 질화물계 이종접합 전계효과 트랜지스터를 구현할 수 있다.
또한, n 드리프트 영역의 농도와 길이를 조절하여 고항복전압을 갖는 질화물계 이종접합 전계효과 트랜지스터를 구현할 수 있다.
또한, AlGaN층의 두께를 웨이퍼 성장 단계에서 결정하여 소자 특성의 균일도를 향상시킬 수 있다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터를 나타낸 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터를 나타낸 단면도이다.
도 11 내지 도 17는 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터가 normally-off 소자임을 설명하기 위한 에너지 밴드 다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 게이트 전극에 바이어스 인가시 채널이 형성됨을 나타낸 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터를 나타낸 단면도이다.
도 11 내지 도 17는 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터가 normally-off 소자임을 설명하기 위한 에너지 밴드 다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 게이트 전극에 바이어스 인가시 채널이 형성됨을 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
실시예
1
도 1은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 기판(100) 상에 GaN계 버퍼층(200) 및 AlGaN계 장벽층(300)이 적층되어 있다.
상기 기판(100)은 실리콘(Si), 사파이어(Al2O3) 또는 실리콘 카바이드(SiC) 등을 포함할 수 있다. 상기 GaN계는 GaN일 수 있다.
GaN/AlGaN 이종접합 계면에서는, AlGaN층의 격자상수가 GaN층의 격자상수보다 작은 값을 갖기 때문에 AlGaN층이 GaN층으로부터 받는 인장응력과, 우르짜이트(wurtzite) 구조를 갖는 질화물 반도체에 특정한 자발 분극으로부터 유래하는 전하(charge)를 한정하여 자동적으로 이차원 전자 가스(2DEG)층이 생성된다.
따라서, normally-off 소자를 만들기 위하여는 이차원 전자 가스가 자동적으로 생성되지 않도록 AlGaN계 장벽층(300)의 두께와 Al 몰 분율을 조절한다. 즉 AlGaN계 장벽층(300)의 두께를 0.5nm 내지 7nm로 하고, 상기 장벽층(300)의 Al 몰분율을 0.1 내지 1(AlxGa1 - xN(0.1≤x≤1))로 하면, 2DEG를 형성되지 않게 할 수 있다.
상기 장벽층(300) 상에 소오스 전극(900) 및 드레인 전극(1000)이 서로 이격되어 형성되어 있다. 상기 소오스 전극(900) 및 드레인 전극(1000)은 Ti/Al 또는 Ni/Au를 포함할 수 있다.
게이트 절연막(700)은 상기 소오스 전극(900)과 상기 드레인 전극(1000) 사이에 형성되어 있다. 상기 게이트 절연막(700)은 상기 소오스 전극(900)과 상기 드레인 전극(1000) 사이의 전체 영역 또는 일부 영역에 형성될 수 있다.
상기 게이트 절연막(700)은 질화물 또는 산화물을 포함할 수 있다. 예컨대, 상기 게이트 절연막(700)은 SiN, SiO2 또는 Al2O3를 포함할 수 있다.
상기 게이트 절연막(700)의 두께를 늘려 문턱전압(Threshold Voltage)을 원하는 전압까지 상승시킬 수 있다.
게이트 전극(1200)은 상기 게이트 절연막(700) 상에 형성되어 있다. 상기 게이트 전극(1200)은 상기 소오스 전극(900) 및 드레인 전극(1000)과 이격되어 형성된다.
상기 게이트 전극(1200)은 Au, Ag 또는 Ni을 포함할 수 있다.
제1 이온주입영역(500)은 n+ 소오스 영역으로서, 상기 소오스 전극(900)과 연결되고 상기 장벽층(300) 및 상기 버퍼층(200)의 일부 영역에 형성될 수 있다.
상기 n+ 소오스 영역의 도펀트 농도는 1E18 cm-3 내지 1E21 cm-3일 수 있다. 상기 제1 이온주입영역(500)이 상기 버퍼층(200)의 일부 영역까지 형성됨으로써, 게이트 전극(1200)에 양의 바이어스가 인가시 생성되는 2DEG 채널층과 연결될 수 있다.
다만, 이에 한정되지 않고 상기 제1 이온주입영역(500)은 상기 버퍼층(200) 영역을 포함하지 않을 수 있다. 만일, 양자우물이 페르미 준위 아래로 내려가도록 상기 장벽층(300)에 충분한 이온을 주입할 경우, 제1 이온주입영역(500) 하부의 장벽층 및 버퍼층의 계면에 채널(미도시)이 형성될 수 있다. 따라서, 이 경우에 제1 이온주입영역(500)은 상기 장벽층(300)의 일부 영역에만 형성되어도 충분하다.
제2 이온주입영역(600)은 n+ 드레인 영역으로서, 상기 드레인 전극(1000)과 연결되고 상기 장벽층(300) 및 상기 버퍼층(200)의 일부 영역에 형성될 수 있다. 상기 n+ 드레인 영역의 도펀트 농도는 1E18 cm-3 내지 1E21 cm-3일 수 있다. 상기 제2 이온주입영역(600)이 상기 버퍼층(200)의 일부 영역까지 형성됨으로써, 게이트 전극(1200)에 양의 바이어스가 인가시 생성되는 2DEG 채널층과 연결될 수 있다.
다만, 이에 한정되지 않고 상기 제2 이온주입영역(600)은 상기 버퍼층(200) 영역을 포함하지 않을 수 있다. 만일, 양자우물이 페르미 준위 아래로 내려가도록 상기 장벽층(300)에 충분한 이온을 주입할 경우, 제2 이온주입영역(500) 하부의 장벽층 및 버퍼층의 계면에 채널(미도시)이 형성될 수 있다. 따라서, 이 경우에 제2 이온주입영역(600)은 상기 장벽층(300)의 일부 영역에만 형성되어도 충분하다.
한편, 제2 이온주입영역(600)은 상기 드레인 전극(1000)에 연결된 n+ 드레인 영역 및 상기 n+ 드레인 영역에 연결되고, 상기 n+ 드레인 영역과 상기 게이트 전극(700) 사이에 위치한 n 드리프트 영역(미도시)을 포함할 수 있다.
이 경우, 게이트 전극(1200)은 드레인 전극(1000)보다 소오스 전극(900)에 더 가까이 위치될 수 있다. 따라서, 상기 n 드리프트 영역의 농도와 길이 조절을 통하여 고항복전압을 구현할 수 있다. 상기 n 드리프트 영역의 도펀트 농도는 1E16 cm-3 내지 1E18 cm-3일 수 있다.
실시예
2
도 2 내지 도 9는 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 2를 참조하면, 먼저 기판(100)을 준비한다. 그 다음에 상기 기판(100) 상에 GaN계 버퍼층(200)을 형성한다. 상기 GaN계는 GaN일 수 있다. 상기 GaN계 버퍼층(200)은 MOCVD법을 이용하여 형성할 수 있다.
상기 GaN계 버퍼층(200) 상에 AlGaN계 장벽층(300)을 형성한다. 상기 AlGaN계 장벽층(300)은 MOCVD법을 이용하여 형성할 수 있다.
상기 장벽층(300)의 두께는 0.5nm 내지 7nm일 수 있다. 또한, 상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)일 수 있다.
따라서, 상기 장벽층(300)의 두께를 얇게 하여 상기 GaN계 버퍼층(200) 및 상기 AlGaN계 장벽층(300) 사이에 2DEG 채널층이 생성되지 않게 할 수 있다.
도 3 및 도 4를 참조하면, 상기 AlGaN계 장벽층(300) 및 상기 GaN계 버퍼층(200)의 일부 영역에 이온을 주입하여 서로 이격된 제1 이온주입영역(500) 및 제2 이온주입영역(600)을 형성한다.
다만, 이에 한정되지 않고, 상기 AlGaN계 장벽층(300)의 일부 영역에 이온을 충분히 도핑시켜 서로 이격된 제1 이온주입영역(500) 및 제2 이온주입영역(600)을 형성할 수 있다.
상기 이온 주입 후 어닐링(anneal) 공정을 추가하여 주입된 이온을 활성화시킬 수 있다.
먼저, 상기 AlGaN계 장벽층(300) 상에 희생층(400)을 형성한다. 상기 희생층(400)은 패터닝 등을 이용하여 상기 AlGaN계 장벽층(300) 상의 일부를 덮을 수 있다. 상기 희생층(400)은 산화물(oxide), 예컨대 SiO2일 수 있다. 따라서, 상기 AlGaN계 장벽층(300) 상의 일부를 희생층(400)으로 보호하여 이온 주입 시에 희생층(400) 하부에 이온주입영역이 형성되지 않게 된다.
그 다음에 이온주입공정을(ionic implantation) 이용하여 상기 AlGaN계 장벽층(300) 및 상기 GaN계 버퍼층(200)의 일부 영역에 서로 이격된 제1 이온주입영역(500) 및 제2 이온주입영역(600)을 형성할 수 있다.
제1 이온주입영역(500) 및 제2 이온주입영역(600)을 상기 GaN계 버퍼층(200)의 일부 영역까지 형성시킴으로써, 게이트 전극(1200)에 양의 바이어스 인가시에 발생하는 2DEG 채널층과 연결되어 소오스 전극(900)과 드레인 전극(1000) 사이에 전류가 흐를 수 있게 된다.
상기 이온 주입 후에 상기 희생층(400)을 제거할 수 있다. 상기 희생층(400)은 습식 식각 등 다양한 방법을 이용하여 제거할 수 있다.
도 5를 참조하면, 상기 AlGaN계 장벽층(300) 상에 게이트 절연막(700)을 형성한다. 상기 게이트 절연막(700)은 CVD법 등 다양한 증착법을 이용하여 형성할 수 있다.
도 6 및 도 7을 참조하면, 상기 제1 이온주입영역(500) 및 제2 이온주입영역(600) 상의 게이트 절연막(700) 일부를 식각하고, 상기 노출된 제1 이온주입영역(500) 및 제2 이온주입영역(600) 상에 각각 소오스 전극(900) 및 드레인 전극(1000)을 형성한다.
상기 소오스 전극(900) 및 드레인 전극(1000)을 형성하는 단계는 상기 게이트 절연막(700) 상에 제1 레지스트 패턴(800)을 형성하는 단계, 상기 제1 레지스트 패턴(800)에 의해 노출된 게이트 절연막(700)을 식각하는 단계, 상기 노출된 AlGaN계 장벽층(300) 상에 소오스 전극(900) 및 드레인 전극(1000)을 형성하는 단계 및 상기 제1 레지스트 패턴(800)을 제거하는 단계를 포함한다.
상기 제1 레지스트 패턴(800)은 리소그라피법을 사용하여 형성할 수 있으며, 구체적으로 나노임프린트 리소그라피법, 레이저 간섭 리소그라피법, 전자빔 리소그라피법, 자외선 리소그라피법, 홀로그래픽 리소그라피법 또는 액침 리소그라피법을 사용하여 수행할 수 있다.
상기 소오스 전극(900) 및 드레인 전극(1000)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
상기 제1 레지스트 패턴(800)은 레지스트 제거가스 또는 제거용액을 사용하여 제거할 수 있다. 상기 레지스트 제거가스는 Ar/O2 또는 He/O2일 수 있으며, 상기 레지스트 제거용액은 아세톤일 수 있다.
도 8 및 도 9를 참조하면, 상기 게이트 절연막(700) 상에 상기 소오스 전극(900) 및 드레인 전극(1000)과 이격하여 게이트 전극(1200)을 형성한다.
상기 게이트 전극(1200)을 형성하는 단계는 상기 소오스 전극(900), 게이트 절연막(1200) 및 드레인 전극(1000)이 형성된 기판(100) 상에 제2 레지스트 패턴(1100)을 형성하는 단계, 상기 제2 레지스트 패턴(1100)에 의해 노출된 게이트 절연막(700) 상에 게이트 전극(1200)을 형성하는 단계 및 상기 제2 레지스트 패턴(1100)을 제거하는 단계를 포함한다.
상기 제2 레지스트 패턴(1100)은 상기 게이트 절연막(700)의 일부가 노출된 패턴일 수 있다.
상기 제2 레지스트 패턴(1100)은 리소그라피법을 사용하여 형성할 수 있으며, 구체적으로 나노임프린트 리소그라피법, 레이저 간섭 리소그라피법, 전자빔 리소그라피법, 자외선 리소그라피법, 홀로그래픽 리소그라피법 또는 액침 리소그라피법을 사용하여 수행할 수 있다.
상기 게이트 전극(1200)은 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
상기 제2 레지스트 패턴(1100)은 레지스트 제거가스 또는 제거용액을 사용하여 제거할 수 있다. 상기 레지스트 제거가스는 Ar/O2 또는 He/O2일 수 있으며, 상기 레지스트 제거용액은 아세톤일 수 있다.
실시예
3
도 10은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터를 나타낸 단면도이다.
도 10을 참조하면, 기판(100) 상에 GaN계 버퍼층(200)이 적층되어 있다.
상기 기판(100)은 실리콘(Si), 사파이어(Al2O3) 또는 실리콘 카바이드(SiC) 등을 포함할 수 있다. 상기 GaN계는 GaN일 수 있다.
상기 GaN계 버퍼층(200) 상에 표면에 오목부를 구비하는 AlGaN계 장벽층(300)이 적층되어 있다.
상기 장벽층(300)의 두께는 7nm 내지 50nm이고, 상기 오목부 하부의 장벽층(300)의 두께는 0.5nm 내지 7nm일 수 있다. 따라서, 상기 오목부 하부의 장벽층(300) 및 버퍼층(200)의 계면은 2DEG 채널이 형성되지 않고, 오목부 하부 이외의 장벽층(300) 및 버퍼층(200)의 계면에서는 2DEG 채널이 형성될 수 있다.
만일, 상기 오목부 하부의 장벽층(300)의 두께가 0.5nm 미만인 경우, GaN계 버퍼층(200) 및 오목부 하부의 AlGaN계 장벽층(300)의 계면의 전도대 레벨이 필요 이상으로 상승하여 게이트 전극에 바이어스를 인가하더라도 채널이 형성되지 않을 수 있다. 또한, 만일 상기 오목부 하부의 장벽층(300)의 두께가 7nm를 상회하는 경우, 게이트 전극에 바이어스를 인가하지 않아도 채널이 형성되어 normally-on 소자가 될 수 있다.
상기 장벽층(300) 상에 소오스 전극(900) 및 드레인 전극(1000)이 서로 이격되어 형성되어 있다. 상기 소오스 전극(900) 및 드레인 전극(1000)은 Ti/Al 또는 Ni/Au를 포함할 수 있다.
게이트 절연막(700)은 상기 소오스 전극(900)과 상기 드레인 전극(1000) 사이에 형성되어 있다. 상기 게이트 절연막(700)은 상기 장벽층(300)의 표면을 따라 형성될 수 있다. 따라서, 게이트 전극(1200)은 상기 장벽층과 버퍼층의 계면으로부터 상기 소오스 전극(900) 및 드레인 전극(1000)보다 더 가깝게 배치될 수 있다.
상기 게이트 절연막(700)은 상기 소오스 전극(900)과 상기 드레인 전극(1000) 사이의 전체 영역 또는 일부 영역에 형성될 수 있다.
상기 게이트 절연막(700)은 질화물 또는 산화물을 포함할 수 있다. 예컨대, 상기 게이트 절연막(700)은 SiN, SiO2 또는 Al2O3를 포함할 수 있다.
상기 게이트 절연막(700)의 두께를 늘려 문턱전압(Threshold Voltage)을 원하는 전압까지 상승시킬 수 있다.
상기 게이트 전극(1200)은 상기 게이트 절연막(700) 상에 형성되고, 상기 오목부를 매립하며 형성되어 있다.
상기 게이트 전극(1200)은 Au, Ag 또는 Ni을 포함할 수 있다.
따라서, 게이트 전극(1200)에 양의 바이어스 인가시, 특정 전압에서 오목부 하부의 장벽층 및 버퍼층의 계면에서 2DEG 채널층이 형성되어 소오스 전극(900) 및 드레인 전극(1000) 사이에 전류가 흐를 수 있게 된다.
실시예
4
도 11 내지 도 17은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 11을 참조하면, 먼저 기판(100)을 준비한다. 그 다음에 상기 기판(100) 상에 GaN계 버퍼층(200)을 형성한다. 상기 GaN계 버퍼층(200)은 MOCVD법을 이용하여 형성할 수 있다.
상기 GaN계 버퍼층(200) 상에 AlGaN계 장벽층(300)을 형성한다. 상기 AlGaN계 장벽층(300)은 MOCVD법을 이용하여 형성할 수 있다.
상기 장벽층(300)의 두께는 0.5nm 내지 7nm일 수 있다. 또한, 상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)일 수 있다.
따라서, 상기 장벽층(300)의 두께를 얇게 하여 상기 GaN계 버퍼층(200) 및 상기 AlGaN계 장벽층(300) 사이에 2DEG 채널층이 생성되지 않게 할 수 있다.
도 12를 참조하면, 상기 AlGaN계 장벽층(300) 상에 마스크층(410)을 형성한다. 상기 마스크층(410)의 두께는 후술할 AlGaN계 장벽층을 재성장시킬 두께보다 높아야 한다.
상기 마스크층(410)은 패터닝 등을 이용하여 상기 AlGaN계 장벽층(300) 상의 일부를 덮을 수 있다. 상기 마스크층(410)은 산화물(oxide), 예컨대 SiO2일 수 있다.
도 13을 참조하면, 상기 마스크층(410)을 형성한 AlGaN계 장벽층 상(300)에 AlGaN계 장벽층(300)을 재성장하여 표면에 오목부를 구비하는 AlGaN계 장벽층(300)을 형성한다.
즉, 상기 AlGaN계 장벽층(300) 상의 일부를 마스크층(410)으로 보호하여 AlGaN계 장벽층(300)을 재성장시에 마스크층(410) 위치에 장벽층을 성장시키는 것을 방지한다. 따라서, 표면에 오목부를 구비하는 AlGaN계 장벽층(300)을 형성할 수 있다.
상기 재성장 방법은 MOCVD 등을 이용한 에피 재성장(epitaxial regrowth) 방법일 수 있다.
만일, 마스크층(410)을 이용하지 않고 에피성장 후 식각하여 오목부를 구비하는 AlGaN계 장벽층(300)을 형성할 경우, 식각의 균일도와 깊이 조절이 어려운 문제점이 있다. 따라서, 본 발명과 같이 마스크층(410)을 이용한 재성장 방법을 사용시 AlGaN계 장벽층(300)의 표면 균일도가 향상되고, 오목부의 깊이를 쉽게 조절할 수 있다.
즉, AlGaN계 장벽층(300)의 두께를 웨이퍼 성장 단계에서 결정하여 소자 특성의 균일도를 향상시킬 수 있어, 양산에 적합하다.
상기 AlGaN계 장벽층을(300) 재성장시 Al의 몰분율을 동일하게 또는 변경하여 재성장시킬 수 있다. 따라서, Al의 몰분율을 조절하여 밴드갭을 조절할 수 있다.
도 14를 참조하면, 상기 마스크층(410)을 제거한다. 상기 마스크층(410)을 습식 식각 등의 다양한 방법을 이용하여 제거할 수 있다.
도 15를 참조하면, 상기 AlGaN계 장벽층(300)의 표면을 따라 게이트 절연막(700)을 형성한다.
상기 게이트 절연막(700)은 CVD법 등 다양한 증착법을 이용하여 형성할 수 있다.
도 16을 참조하면, 상기 게이트 절연막(700)의 일부를 제거하고, 노출된 장벽층(300) 상에 소오스 전극(900) 및 드레인 전극(1000)을 형성한다.
상기 소오스 전극(900) 및 드레인 전극(1000)을 형성하는 단계는 포토리소그라피 공정 및 식각 공정을 이용하여 상기 게이트 절연막의 일부를 제거하는 단계 및 노출된 장벽층 상에 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 소오스 전극(900) 및 드레인 전극(1000)을 형성하는 단계를 포함할 수 있다.
도 17을 참조하면, 상기 게이트 절연막(700) 상에 상기 오목부를 매립하는 게이트 전극(1200)을 형성한다.
상기 게이트 전극(1200)을 형성하는 단계는 포토리소그라피 공정을 이용하여 상기 오목부에 형성된 게이트 절연막(700) 부분만 노출시키는 단계 및 상기 노출된 부분에 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 상기 오목부를 매립하는 게이트 전극(1200)을 형성하는 단계를 포함할 수 있다.
한편, 필요에 따라, 상기 AlGaN 장벽층(300)에 이온주입공정 또는 확산공정을 이용하여 소스 및 드레인 영역(미도시)을 형성할 수 있다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터가 normally-off 소자임을 설명하기 위한 에너지 밴드 다이어그램이고, 도 21은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 게이트 전극에 바이어스 인가시 채널이 형성됨을 나타낸 단면도이다.
도 18은 본 발명의 일 실시예에 따른 질화물계 이종접합 전계효과 트랜지스터의 에너지 밴드 다이어그램이다.
도 18을 참조하면, 게이트 전극에 바이어스를 인가하지 않은 경우, 본 발명의 AlGaN계 장벽층의 두께가 0.5nm 내지 7nm이므로 채널이 형성되지 않는다. 이는 상기 GaN계 버퍼층보다 큰 밴드갭을 가지는 AlGaN계 장벽층의 두께가 얇기 때문에 큰 밴드갭으로부터 보다 작은 밴드갭 재료로의 자유전하 전달량이 충분하지 않아 2DEG 채널이 형성되지 않기 때문이다. 이는 밴드 다이어그램 상에서 GaN계 버퍼층과 AlGaN계 장벽층의 페르미 레벨(Ef)이 GaN계 버퍼층 및 AlGaN계 장벽층의 계면이 가지는 전도대 레벨보다 낮은 레벨을 가지는 것으로 설명된다.
도 19는 도 18의 질화물계 이종접합 전계효과 트랜지스터에서, AlGaN계 장벽층을 7nm를 초과하여 두껍게 한 경우의 에너지 밴드 다이어그램이다. 도 19를 참조하면, 게이트 전극에 바이어스를 인가하지 않은 경우에도 큰 밴드갭으로부터 보다 작은 밴드갭 재료로의 자유전하 전달량이 충분하여 2DEG 채널이 형성된다. 이는 밴드 다이어그램 상에서 GaN계 버퍼층과 AlGaN계 장벽층의 페르미 레벨(Ef)이 GaN계 버퍼층 및 AlGaN계 장벽층의 계면이 가지는 전도대 레벨보다 높은 레벨을 가지는 것으로 설명된다.
만일, 장벽층의 두께가 0.5nm 미만인 경우, GaN계 버퍼층 및 AlGaN계 장벽층의 계면의 전도대 레벨이 필요 이상으로 상승하여 게이트 전극에 바이어스를 인가하더라도 채널이 형성되지 않을 수 있으며 장벽층이 불연속적으로 분포될 수 있다. 이외에 낮은 두께는 바이어스의 인가에 따른 장벽층의 터널링 현상을 유발하여 정상적인 트랜지스터로의 기능을 저해한다.
도 20은 도 18의 이종접합 전계효과 트랜지스터에서, 게이트 전극에 양의 바이어스를 인가한 경우의 에너지 밴드 다이어그램이다. 도 20을 참조하면, 게이트 전극에 양의 바이어스를 인가하여 페르미 레벨(Ef)이 상승함으로써 큰 밴드갭으로부터 보다 작은 밴드갭 재료로의 자유전하 전달량이 충분하여 2DEG 채널이 형성된다. 이는 밴드 다이어그램 상에서 GaN계 버퍼층과 AlGaN계 장벽층의 페르미 레벨(Ef)이 GaN계 버퍼층 및 AlGaN계 장벽층의 계면이 가지는 전도대 레벨보다 높은 레벨을 가지는 것으로 설명된다.
따라서, 도 21을 참조하면, 게이트 전극(1200)에 양의 바이어스를 인가한 경우, GaN계 버퍼층(200)과 AlGaN계 장벽층(300) 사이에 2차원 전자가스 채널층(1300)이 형성되어 소오스 전극(900)과 드레인 전극(1000) 사이에 전류가 흐를 수 있게 된다.
이는 게이트에 바이어스가 인가되지 않거나, 게이트-소스 사이의 전압차가 미미한 경우에 본 발명에서의 질화물계 이종접합 전계효과 트랜지스터는 오프 상태를 유지함을 의미한다. 또한, 채널을 형성하기 위한 게이트-소스 간의 전압차인 문턱전압은 게이트 절연막의 두께 또는 장벽층의 두께의 변경을 통해 용이하게 조절될 수 있음을 알 수 있다. 따라서, 질화물계 이종접합 전계효과 트랜지스터 설계자는 원하는 사양의 트랜지스터를 용이하게 제조할 수 있는 이점이 있다.
따라서, 본 발명에 의해 제공되는 질화물계 이종접합 전계효과 트랜지스터는 정상 상태에서는 오프 상태를 유지하고, 특정 바이어스의 인가시 턴온되는 동작을 수행한다. 이는 증가형 소자로 작동함을 의미한다. 이를 통해 대전력 소자로 기능할 수 있음을 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100: 기판 200: GaN계 버퍼층
300: AlGaN계 장벽층 400: 희생층
410: 마스크층 500: 제1 이온주입영역
600: 제2 이온주입영역 700: 게이트 절연막
800: 제1 레지스트 패턴 900: 소오스 전극
1000: 드레인 전극 1100: 제2 레지스트 패턴
1200: 게이트 전극 1300: 2차원 전자가스 채널층
300: AlGaN계 장벽층 400: 희생층
410: 마스크층 500: 제1 이온주입영역
600: 제2 이온주입영역 700: 게이트 절연막
800: 제1 레지스트 패턴 900: 소오스 전극
1000: 드레인 전극 1100: 제2 레지스트 패턴
1200: 게이트 전극 1300: 2차원 전자가스 채널층
Claims (15)
- 기판;
상기 기판 상에 형성된 GaN계 버퍼층;
상기 GaN계 버퍼층 상에 형성된 AlGaN계 장벽층;
상기 장벽층 상에 서로 이격되어 형성된 소오스 전극 및 드레인 전극;
상기 소오스 전극과 상기 드레인 전극 사이에 위치하고, 상기 장벽층 상에 형성된 게이트 절연막;
상기 소오스 전극 및 상기 드레인 전극과 이격되어 위치하고, 상기 게이트 절연막 상에 형성된 게이트 전극;
상기 소오스 전극과 연결되고 상기 장벽층의 일부 영역에 이온이 주입된 제1 이온주입영역; 및
상기 드레인 전극과 연결되고 상기 장벽층의 일부 영역에 이온이 주입된 제2 이온주입영역을 포함하고,
상기 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하며,
상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 장벽층의 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
상기 소오스 전극 및 드레인 전극은 Ti/Al 또는 Ni/Au를 포함하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 SiN, SiO2 또는 Al2O3을 포함하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
상기 게이트 전극은 Au, Ag 또는 Ni을 포함하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
상기 게이트 전극에 양의 바이어스 인가시, 상기 버퍼층과 장벽층 사이에 2차원 전자가스 채널층이 형성되는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 제1항에 있어서,
제2 이온주입영역은 상기 드레인 전극에 연결된 n+ 드레인 영역 및 상기 n+ 드레인 영역에 연결되고, 상기 n+ 드레인 영역과 상기 게이트 전극 사이에 위치한 n 드리프트 영역을 포함하는 질화물계 이종접합 전계효과 트랜지스터. - 제7항에 있어서,
상기 n 드리프트 영역의 길이를 조절하여 항복전압을 조절하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 기판을 준비하는 단계;
상기 기판 상에 GaN계 버퍼층을 형성하는 단계;
상기 GaN계 버퍼층 상에 AlGaN계 장벽층을 형성하는 단계;
상기 AlGaN계 장벽층의 일부 영역에 이온을 주입하여 서로 이격된 제1 이온주입영역 및 제2 이온주입영역을 형성하는 단계;
상기 AlGaN계 장벽층 상에 게이트 절연막을 형성하는 단계;
상기 제1 이온주입영역 및 제2 이온주입영역 상의 게이트 절연막 일부를 식각하는 단계;
상기 노출된 제1 이온주입영역 및 제2 이온주입영역 상에 각각 소오스 전극 및 드레인 전극을 형성하는 단계; 및
상기 게이트 절연막 상에 상기 소오스 전극 및 드레인 전극과 이격하여 게이트 전극을 형성하는 단계를 포함하고,
상기 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법. - 제9항에 있어서,
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법. - 기판;
상기 기판 상에 형성된 GaN계 버퍼층;
상기 GaN계 버퍼층 상에 형성되고, 표면에 오목부를 구비하는 AlGaN계 장벽층;
상기 장벽층 상에 서로 이격되어 형성된 소오스 전극 및 드레인 전극;
상기 소오스 전극과 상기 드레인 전극 사이에 위치하고, 상기 장벽층의 표면을 따라 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성되고, 상기 오목부를 매립하며 형성된 게이트 전극을 포함하고,
상기 장벽층의 두께는 7nm 내지 50nm이고, 상기 오목부 하부의 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하고,
상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 상기 오목부 하부의 장벽층 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 제11항에 있어서,
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터. - 기판을 준비하는 단계;
상기 기판 상에 GaN계 버퍼층을 형성하는 단계;
상기 GaN계 버퍼층 상에 AlGaN계 장벽층을 형성하는 단계;
상기 AlGaN계 장벽층 상의 일부 영역에 마스크층을 형성하는 단계;
상기 마스크층이 형성된 AlGaN계 장벽층 상에 AlGaN계 장벽층을 재성장하여 표면에 오목부를 구비하는 AlGaN계 장벽층을 형성하는 단계;
상기 마스크층을 제거하는 단계;
상기 AlGaN계 장벽층의 표면을 따라 게이트 절연막을 형성하는 단계;
상기 게이트 절연막의 일부를 제거하고, 노출된 장벽층 상에 소오스 전극 및 드레인 전극을 형성하는 단계; 및
상기 게이트 절연막 상에 상기 오목부를 매립하는 게이트 전극을 형성하는 단계를 포함하고
상기 장벽층의 두께는 5nm 내지 50nm이고, 상기 오목부 하부의 장벽층의 두께는 0.5nm 내지 7nm인 것을 특징으로 하고,
상기 게이트 전극에 바이어스가 인가되지 않은 경우, 상기 버퍼층과 장벽층의 계면의 전도대 레벨은 상기 버퍼층과 장벽층의 페르미 레벨을 상회하는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법. - 제13항에 있어서,
상기 AlGaN계는 AlxGa1 - xN(0.1≤x≤1)인 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법. - 제13항에 있어서,
상기 AlGaN계 장벽층을 재성장시키는 공정 중 Al의 몰분율을 변경하여 재성장시키는 것을 특징으로 하는 질화물계 이종접합 전계효과 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120014233A KR20130092752A (ko) | 2012-02-13 | 2012-02-13 | 질화물계 이종접합 전계효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120014233A KR20130092752A (ko) | 2012-02-13 | 2012-02-13 | 질화물계 이종접합 전계효과 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130092752A true KR20130092752A (ko) | 2013-08-21 |
Family
ID=49217355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020120014233A KR20130092752A (ko) | 2012-02-13 | 2012-02-13 | 질화물계 이종접합 전계효과 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130092752A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10217819B2 (en) | 2015-05-20 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-2 dimensional material-semiconductor contact |
| US12002879B2 (en) | 2020-06-23 | 2024-06-04 | Samsung Electronics Co., Ltd. | High electron mobility transistor and method of manufacturing the same |
-
2012
- 2012-02-13 KR KR1020120014233A patent/KR20130092752A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10217819B2 (en) | 2015-05-20 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-2 dimensional material-semiconductor contact |
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| US10790356B2 (en) | 2015-05-20 | 2020-09-29 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-2 dimensional material-semiconductor contact |
| US11342414B2 (en) | 2015-05-20 | 2022-05-24 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-2 dimensional material-semiconductor contact |
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