KR102077674B1 - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

질화물 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102077674B1
KR102077674B1 KR1020130087558A KR20130087558A KR102077674B1 KR 102077674 B1 KR102077674 B1 KR 102077674B1 KR 1020130087558 A KR1020130087558 A KR 1020130087558A KR 20130087558 A KR20130087558 A KR 20130087558A KR 102077674 B1 KR102077674 B1 KR 102077674B1
Authority
KR
South Korea
Prior art keywords
layer
buffer layer
thin film
semiconductor device
aln
Prior art date
Application number
KR1020130087558A
Other languages
English (en)
Other versions
KR20150012119A (ko
Inventor
조성무
김준호
김재무
장태훈
황의진
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130087558A priority Critical patent/KR102077674B1/ko
Publication of KR20150012119A publication Critical patent/KR20150012119A/ko
Application granted granted Critical
Publication of KR102077674B1 publication Critical patent/KR102077674B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 명세서는, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 누설 전류 증가와 항복 전압 감소를 최소화하기 위한 AlN/AlGaN/GaN 구조의 다중 버퍼층(multi-buffer)을 가지는 질화물 반도체 전력 소자 및 그 제조 방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성된 다중 버퍼층; 상기 다중 버퍼층 상에 형성된 GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함하되, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}
본 명세서는 반도체 소자 및 그 제조방법에 관한 것이다.
Green energy 가 강조되면서 전력 반도체의 중요성이 더 높아지고 있다. 전기 자동차, 에어컨, 냉장고등의 인버터에 사용되는 전력 반도체는 현재 Silicon으로 제작 되고 있다. 하지만 새로운 물질의 질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온과 고주파 동작 특성이 주목되는 것으로써 차세대 전력 반도체 소자의 재료로 선행 연구되고 있다.
고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다.
HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.
또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다.
그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.
일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.
한편, GaN를 이용한 소자의 경우 기판 선정에 따라서 가격과 소자의 특성이 달라지기도 한다. GaN on Silicon은 낮은 가격과 Silicon 공정 프로세스의 확립으로 가장 많이 쓰이는 구조이지만 높은 Lattice mismatch로 인해서 에피(Epi)가 defective 해질 수 있고, 실리콘(Silicon) 기판이 stress를 받음으로써 높은 bow와 surface crack이 발생하는 경우가 있을 수 있으며, GaN를 직접 Silicon 위에 성장할 경우 melting back현상에 의해서 Silicon이 GaN에 etching되는 현상이 발생할 수 있는 문제점이 있을 수 있다.
본 명세서에 개시된 기술은, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 누설 전류 증가와 항복 전압 감소를 최소화하기 위한 AlN/AlGaN/GaN 구조의 다중 버퍼층(multi-buffer)을 가지는 질화물 반도체 전력 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성된 다중 버퍼층; 상기 다중 버퍼층 상에 형성된 GaN 채널층; 및 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함하되, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층; 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
본 명세서와 관련된 일 예로서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 박막층, 상기 제 2 박막층 및 상기 제 3 박막층 중 적어도 하나의 두께는, 5 nm ~ 35 nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, AlGaN으로 이루어지고, 상기 제 3 박막층은, GaN으로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 적층되는 다중 박막층의 개수는, 20 ~ 100인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 다중 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3 인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층의 두께는, 1um ~ 3um인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 적어도 하나의 도펀트 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlGaN 장벽층의 두께는, 10nm ~ 30nm인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 AlN층은, 기판 상에 형성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 반도체 소자는 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및게이트 전극을 더 포함할 수 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 다중 버퍼층을 형성시키는 단계; 상기 다중 버퍼층 상에 GaN 채널층을 형성시키는 단계; 및 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계를 포함하되, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼층, 상기 다중 버퍼층, 상기 GaN 채널층 및 상기 AlGaN장벽층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 누설 전류 증가와 항복 전압 감소를 최소화하기 위한 AlN/AlGaN/GaN 구조의 다중 버퍼층(multi-buffer)을 가지는 질화물 반도체 전력 소자 및 그 제조 방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, AlN와 GaN의 격자 상수 차이에 의한 성장 불일치를 중간 크기의 격자 상수를 가진 AlGaN 층으로 완화시킴으로써 계면에서 발생할 수 있는 누설 전류 발생을 최소화할 수 있는 장점이 있다.
또한, 다중 버퍼층(mult-buffer)의 성장 계면과 막질이 향상됨으로써 그 위에 올라가는 GaN 채널의 결정성도 향상시킬 수 있으므로 활성층(active층)에서 에피 단계에 이르는 누설 전류를 더욱 차단할 수 있는 고출력 GaN 반도체 소자를 제공할 수 있는 장점이 있다.
도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6a ~ 도 6f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.
최근, 질화물(Nitride) 반도체의 성장 기술에 따라, 자외선에서 적색 파장밴드를 포괄하는 발광 다이오드 및 청자색 레이저 다이오드의 개발이 완료되어 이미 신호등, 전광판, 핸드폰 등에 널리 사용되고 있다.
질화물 반도체를 이용한 전력소자는 Si 에 기반을 둔 소자에 비해 switching 속도나 내전압 특성이 우수하고 전류 포화속도가 커서 고출력 고전압용으로 Si 기반소자 들에 비해 많은 장점을 가지고 있다.
즉, 질화물 반도체의 대표격인 GaN은 밴드갭 에너지가 크고 이종 접합을 통해 2차원 2DEG 채널을 형성할 수 있기 때문에 임계 전압이 크고 고속 동작을 할 수 있다.
이러한 고출력, 고속 특성은 높은 동작 전압 및 스위칭 상의 적은 에너지 손실이 요구되는 전력 반도체에 매우 적합하기 때문에 차세대 전력 반도체 재료로써 주목받고 있다.
이런 질화물 기반으로 하는 HFET 를 만들기 위해서는 2DEG 구조를 가지는 에피층을 성장하여야 하는데 이때 사용되는 보통의 기판들은 주로 사파이어, Si, SiC, AlN 등의 기판을 사용한다.
여기서 Si 기판은 대량화가 가능하고 가격이 싼 장점때문에 질화물 전력반도체의 기판으로 많은 장점이 있다. 그러나 Si는 GaN에 비해 열팽창계수가 작아 성장후 cooling down 시에 GaN 층이 tensile stress를 받아 크랙이 발생할 확률이 커지게 된다.
즉, 화합물 반도체는 일반적으로 이종 기판 위에 사용되므로 격자 상수 차이로 인한 스트레스 및 결함이 발생할 수 있으며, 화합물의 불완전한 결합으로 생기는 결정 결함 등으로 인해 고품질의 에피층을 성장하기 어렵고, 다양한 누설 전류의 경로가 존재하는 단점이 있을 수 있다.
이러한 크랙을 방지하기 위한 일 방법으로는, Si 기판과 GaN 의 중간정도의 열팽창계수를 가지는 AlN층을 삽입하여 tensile stress를 완화시키는 구조가 일반적인 질화물계 전력소자의 에피구조를 들 수 있다.
본 명세서에 개시된 기술은, 질화물 반도체 HFET 소자의 제작 방법에 관한 것으로, High power device를 만들기 위한 소자 제작 방법 및 구조에 대한 것이다.
구체적으로, 본 명세서에 개시된 기술은, HFET 전력소자를 제조하기 위한 질화물 반도체 성장방법에 관한 것으로 Si 기판위에 GaN 질화물을 성장할 때 열팽창계수의 차이에 의한 크랙의 발생을 억제하고 기판으로부터의 전위의 생성 및 성장을 최소화하는 성장방법에 관한 것이다.
구체적으로, 본 명세서에 개시된 기술은, AlN/AlGaN/GaN 다중 버퍼층(multi-buffer)를 사용함으로써 AlN와 GaN의 격자 상수 차이에 의한 성장 계면의 특성 저하를 완화시켜 누설 전류를 최소화하고, 그 위에 성장하는 GaN 채널의 결정성도 향상시켜 switching 효율이 좋은 고전압 질화물 HFET 소자를 제공하는데 그 목적이 있다.
일반적인 AlN/GaN 초격자(superlattice) 구조는 AlN의 높은 에너지 밴드 갭과 carbon(C) doping 함량이 높은 GaN의 semi-insulating 효과로 인해 vertical과 lateral 누설 전류가 감소하는 경향을 보일 수 있다.
다만, AlN/GaN 초격자(superlattice) 구조에 carbon doping을 하기 위해서는 통상 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법이 주로 사용될 수 있다.
그러나, GaN 성장 속도를 높일 경우에는 Ga과 NH3의 결합 시 carbon 결합도 동시에 이루어져 GaN 박막에 의도치 않는 결정 결함이 발생할 수도 있다. 이는 전자들의 이동을 가둬둠으로써 누설 전류를 방지하는 효과는 있으나, 한편으론 GaN 박막의 결정성을 떨어뜨릴 수 있는 측면도 있다.
따라서, AlN와 GaN 사이에 중간 크기 격자 상수 크기를 가진 AlGaN을 삽입된 다중 버퍼층(multi-buffer)이 사용되는 경우, 계면 특성이 더욱 향상될 수 있으며, 누설 전류가 더욱 감소될 수 있는 질화물 HFET 소자가 제공될 수 있는 이점이 있다.
즉, 본 명세서에 개시된 기술에 따르면, AlN와 GaN 사이에 중간 크기의 격자 상수를 지닌 AlGaN 층을 삽입함으로써 GaN 성장 속도를 높이더라도 이로 인해 발생하는 격자 불일치의 증가를 줄이고 박막의 품질을 향상시켜, carbon(C) doping등을 되었을 시 semi-insulating 효과도 높이는 다중 버퍼층(multi-buffer)을 포함하는 반도체 소자 및 그 제조방법을 제공할 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
질화물계 반도체 소자에 있어서의 버퍼층에 대한 설명
전력 반도체에서 질화물 반도체 즉, GaN는 높은 Breakdown voltage와 낮은 on저항의 소자로써 각광받고 있다.
하지만 GaN을 defective하지 않으면서 적은 lattice mismatch를 유지하게 성장하기에는 그 기판의 단가가 높고, 제작하기가 어려워서 소자 성장에 어려움이 있을 수 있다.
또한, Sapphire나 SiC를 성장 후 공정하는데 있어서 기존 반도체 공정으로는 할 수가 없어 새로운 공정 프로세스를 개발해야 할 수 있다.
이런 이유로 단가가 낮고, 이미 반도체 공정 방법이 확립되어 있는 기판인 Silicon을 사용하게 되는데, Silicon의 경우에는 질화물 반도체인 GaN과의 Lattice mismatch가 커서 바로 위에 성장하게 될 경우 Epi가 defective하게 성장이 될 것이고, 소자를 제작하게 될 경우에는 defect들이 leakage path로 작용하여 소자의 leakage current를 증가될 수 있다.
따라서, GaN과 Silicon 기판 사이에 AlGaN등의 버퍼층(buffer) 층을 삽입하게 될 경우에는 Lattice mismatch를 줄여주어서 defect density를 줄여 줄 수 있고, GaN과 Silicon의 Lattice constant의 차이로 인한 Epi stress가 줄어들어서, thicker GaN을 성장하여도, Crack의 발생을 막아주게 될 수 있다.
또한, Grade AlGaN buffer를 이용한 소자의 경우에는 1 ~ 5개의 Al 조성이 다른 AlGaN 층을 AlN Nucleaiton 층 위에 성장하는 것으로써, Silicon과 GaN buffer layer 사이에 Latitice mismatch를 줄이고, 두꺼운 GaN buffer 층을 성장 시키기 위해 성장하게 되는 장점이 있을 수 있다.
이하에서는 본 명세서에 개시된 일 실시예에 따른 질화물계 반도체 소자에 있어서의 버퍼층에 대해 보다 구체적으로 설명한다.
lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다.
그러나 구조적인 특성에 의해 발생하는 2DEG 때문에 소자는 노멀리-온 특성을 가지게 되며, 오프 상태를 위해서 추가적인 전압을 가해주어야 하기 때문에 소자의 대기 상태도 전력을 소모하는 단점을 가지고 있다.
GaN와 같은 화합물 반도체는 Gallium과 Nitride 같의 결합 과정에서 발생하는 N-vacancy 및 반응 챔버에 존재하는 불순물에서 유래하는 도너 등으로 인해 의도적인 도핑을 하지 않아도 약한 수준의 n-type 도핑된 효과가 있다.
이러한 결함 및 불순물의 GaN의 저항률을 낮추는 역할을 하며, 이로 인해 활성층 이 외 영역으로의 누설전류 문제가 발생할 수 있다.
MOCVD 공정은 전형적으로 1 x 1016 cm-3의 전자농도를 가지는 GaN을 형성하는 것으로 알려져 있다.
또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되기 때문에 기판과의 격자 상수 차이로 인한 결함이 발생하여 Si과 같은 전도성 기판을 사용할 경우 누설 전류에 취약한 부분이 된다. 따라서 소자의 노멀리-오프 특성과 완충층(또는 버퍼층)을 통한 결함 감소 및 누설전류 억제를 위한 방안이 필요하다.
이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위해 여러 방법이 있을 수 있다.
특히, 상기 누설 전류를 감소시키기 위해 기판 및 GaN층 사이에 적어도 하나의 버퍼층을 성장시키는 방법이 있을 수 있다.
또한, 버퍼층을 통해 효율적으로 누설 전류를 줄이기 위해서는 GaN 채널의 semi-insulating 기능을 강화해야 할 뿐만 아니라 이를 성장하기 위한 버퍼(buffer)층의 결정 결함도 최소화하고 semi-insulating 특성 또한 증대시켜 소자 active 영역에서 오는 vertical과 lateral 누설전류를 최소화해야 할 수 있다.
이는 특히, 고전력 소자의 동작에 있어서 필요한 부분이라고 할 수 있다.
본 명세서에 개시된 기술에서는 GaN 성장을 위한 버퍼(buffer)층의 누설 전류를 줄이기 한 효과적인 에피 구조에 대해서 제안하고자 한다.
본 명세서에 개시된 일 실시예에 따르면, 기판(예를 들어, Si기판) 위에 GaN를 성장하기 위한 버퍼층의 종류는 다양하게 존재할 수 있다. 예를 들어, 상기 버퍼층은 AlN층(AlN 버퍼층 또는 AlN 핵생성층), AlGaN층(또는 AlGaN 버퍼층) 및 다중 버퍼층(multi-buffer) 중 적어도 하나를 포함하는 구조로 이루어질 수 있다.
다만, 상기 버퍼층은 넓은 개념의 버퍼 구조를 의미하는 것이며, 도 2를 참조하여 후술될 본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명에서는, 좁은 의미로써, 상기 버퍼층을 버퍼층 및 다중 버퍼층으로 나누어 기술한다.
즉, 도 2에서의 버퍼층은 AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 층을 의미하며, 다중 버퍼층은 후술될 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 층을 의미할 수 있다.
일 실시예에 따르면, 상기 AlN층(AlN 버퍼층 또는 AlN 핵생성층)은 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
예를 들어, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 예를 들어, AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다. 이 경우, 상기 AlN층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
예를 들어, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 예를 들어, AlGaN 버퍼의 하부 층에는 Al 조성이 높고 상부 층에는 Al 조성이 낮은 연속 graded 또는 단계별 graded 버퍼가 사용될 수 있다.
즉, 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또 다른 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
일 실시예에 따르면, 상기 버퍼층은 다중 버퍼층 구조를 구비할 수 있다.
여기서, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
따라서, 상기 다중 버퍼층은, 초격자(superlattice) 구조를 의미하는 것일 수 있다.
일 실시예에 따르면, 상기 다중 버퍼층은, AlN/AlGaN/GaN 구조를 가질 수 있다. 즉, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, AlGaN으로 이루어지고, 상기 제 3 박막층은, GaN으로 이루어지는 것일 수 있다.
따라서, 상기 버퍼층이 다중 버퍼 구조를 구비한 경우(또는 다중 초격자층인 경우), 상기 다중 버퍼 구조(또는 다중 버퍼층)는 서로 다른 3개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 다양한 종류의 버퍼층은, 단일 버퍼층으로 사용될 수도 있지만, 서로 조합되어 하나의 반도체 소자에 구비될 수 있다.
예를 들어, 일 실시예에 따른 반도체 소자는, 상기 AlN 버퍼(또는 AlN 버퍼층)가 기판상에 형성되고, 상기 AlN 버퍼층 상에 상기 다중 버퍼층이 형성된 구조를 구비할 수 있다.
이 경우, 상기 AlN 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.
일반적으로, 상기 기판의 종류는 Si, SiC, 절연성 기판(예를 들어, Sapphire 기판), GaN 기판 등이 사용될 수 있다.
예를 들어, 상기 기판이 Si 기판인 경우, Si 기판상에 곧바로 상기 GaN층을 성장(또는 증착, 적층)시키는 경우, Si 및 GaN의 격자 상수 차이로 인해 GaN층의 결정성이 떨어지고 격자 결함등으로 인한 누설 전류 증가 및 항복 전압 특성이 저하되는 문제점이 있을 수 있다.
따라서, 전술한 바와 같이, 상기 Si 기판상에 곧바로 상기 GaN층을 성장시키는 대신, 중간에 적어도 하나의 버퍼층을 성장시킴으로써 상기 GaN층의 결정성을 높이고, 누설 전류 특성 및 항복 전압 특성을 개선시킬 수 있다.
이하에서는 도 2 내지 도 5를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조 및 그 제조방법에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자는, 버퍼층, 상기 버퍼층 상에 형성된 다중 버퍼층, 상기 다중 버퍼층 상에 형성된 GaN 채널층, 상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함할 수 있다.
여기서, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
일 실시예에 따르면, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층, 상기 제 2 박막층 및 상기 제 3 박막층 중 적어도 하나의 두께는, 5 nm ~ 35 nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, AlGaN으로 이루어지고, 상기 제 3 박막층은, GaN으로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 적층되는 다중 박막층의 개수는, 20 ~ 100인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 다중 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층의 두께는, 1um ~ 3um인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 적어도 하나의 도펀트 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlGaN 장벽층의 두께는, 10nm ~ 30nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 AlN층은, 기판 상에 형성되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.
또한, 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및게이트 전극을 더 포함할 수 있다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 버퍼층(110), 다중 버퍼층(120), GaN 채널층(130) 및 AlGaN 장벽층(140)을 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140) 상에 형성되는 GaN 캡층(150)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 표면 누설 전류를 막기 위한 산화막 층(190)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140)의 일부 영역 상에 형성되는 소스 전극(170), 드레인 전극(180) 및 게이트 전극(160)을 더 포함할 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류를 쇼트키(schottky) 게이트 전극(160)을 통해 스위칭(switching) 동작을 할 수 있다.
여기서, 상기 버퍼층(110)은 기판(미도시) 상에 형성되는 것일 수 있다.
일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판, AlN 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.
또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.
상기 버퍼층(110)은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.
여기서, 상기 버퍼층(110)의 두께는, 1 nm ~ 7 um인 것일 수 있다.
일 실시예에 따르면, 상기 버퍼층(110)은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.
상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.
이 경우, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
즉, 상기 AlN 버퍼층은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.
상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.
여기서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향에 따라 다양하게 변화할 수 있다.
예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.
또한, 예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.
구체적으로, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 후술될 도 3 내지 도 4에 개시된 다중 버퍼층(120)의 Fe 도핑 농도 프로파일과 유사할 수 있다(도 3 내지 도 4 참조).
도 2를 다시 참조하면, 상기 다중 버퍼층(120)은, 서로 다른 제 1 박막층(p121), 제 2 박막층(p122) 및 제 3 박막층(p123)이 적층된 다중 박막층(p120)이 복수개 적층되어 형성된 것일 수 있다.
따라서, 상기 다중 버퍼층(120)은 초격자층 또는 초격자 구조를 가지는 층을 의미할 수 있다.
일 실시예에 따르면, 상기 적층되는 복수의 다중 박막층의 개수는, 2 ~ 500 개일 수 있다. 특히, 상기 적층되는 복수의 다중 박막층의 개수는, 20 ~ 100인 것일 수 있다.
즉, 상기 다중 버퍼층(120)은, 2 ~ 500 개의 다중 박막층을 포함하는 것일 수 있다. 특히(또는 바람직하게는), 상기 다중 버퍼층(120)은, 20 ~ 100 개의 다중 박막층을 포함하는 것일 수 있다.
다른 의미로는, 상기 다중 버퍼층(120)은 2 ~ 500 페어(pair)의 상기 서로 다른 3개의 박막층(p121, p122, p123)을 구비하는 것일 수 있다. 특히(또는 바람직하게는), 상기 다중 버퍼층(120)은 20 ~ 100 페어(pair)의 상기 서로 다른 3개의 박막층(p121, p122, p123)을 구비하는 것일 수 있다.
도 2는 상기 다중 버퍼층(120)이, 3개의 다중 박막층(p120, p120', p120'')을 포함하는 경우를 나타낸다.
여기서, 상기 3개의 다중 박막층(p120, p120', p120'') 각각은 서로 다른 제 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'')이 적층되어 형성될 수 있다.
일 실시예에 따르면, 상기 서로 다른 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'') 각각의 두께의 범위는 1nm ~ 100nm인 것일 수 있다. 특히(또는 바람직하게는), 상기 서로 다른 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'') 각각의 두께의 범위는 5nm ~ 35nm일 수 있다.
일 실시예에 따르면, 상기 제 1 박막층(p121, p121', p121'')은, AlN으로 이루어지고, 상기 제 2 박막층(p122, p122', p122'')은, AlGaN으로 이루어지고, 상기 제 3 박막층(p123, p123', p123'')은, GaN으로 이루지는 것일 수 있다.
즉, 이 경우, 상기 다중 버퍼층(120)은 AlN/AlGaN/GaN 구조를 가지는 층일 수 있다. 이때 단위 pair의 조합은 AlN/AlGaN/GaN 구조로 구성되며, 3가지 층의 모든 가능한 경우의 순서를 포함할 수 있다.
상기 다중 버퍼층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 다중 버퍼층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 다중 버퍼층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 다중 버퍼층(120)는 특정 도펀트가 도핑되어 형성된 것일 수 있다.
일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
상기 p형 도펀트는 다양한 방식(또는 방법)으로 상기 다중 버퍼층(120)에 도핑될 수 있다.
예를 들어, 상기 p형 도펀트가 C인 경우, 상기 다중 버퍼층(120)에 carbon doping을 하기 위해서 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법(또는 도핑 시키는 방법)으로 상기 p형 도펀트가 상기 다중 버퍼층(120)에 도핑되는 것일 수 있다.
또한, 예를 들어, 상기 p형 도펀트가 Fe인 경우, Cp2Fe 소스를 사용하여(또는 근거로) 의도적으로 Fe doping을 하여 새로운 trap을 생성함으로써 박막의 품질을 저하시키지 않고, semi-insulating효과도 가져올 수 있는 superlattice buffer 구조를 가지는 상기 다중 버퍼층(120)가 형성될 수 있다.
상기 p형 도펀트가 Fe인 경우, 상기 다중 버퍼층(120)의 GaN 성장 속도를 최대한 낮춰서 계면의 결정성을 향상시킬 수 있다. 즉, Fe(iron) doping을 사용할 경우에는 GaN 본연의 저속 성장에 따른 고품질의 결정성을 유지하면서 Fe dopant에 의한 새로운 trap을 형성시킴으로써 semi-insulating 효과도 가져오고 누설전류를 더욱 효율적으로 줄일 수 있는 이점을 가질 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층(120)의 적층 방향으로 변화할 수 있다.
일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층(120)의 적층 방향으로 감소되는 것일 수 있다(예를 들어 점층적인 감소 경향). 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 연속적으로 감소하는 것일 수 있다.또한, 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 불연속적으로 감소되는 것일 수 있다. 불연속적인 농도 감소의 예로, 상기 p형 도펀트의 농도가 상기 다중 버퍼층(120)의 적층 방향으로 계단식으로 감소되는 경우가 있을 수 있다.
다른 의미로, 상기 p형 도펀트는, 상기 다중 버퍼층(120)의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.
여기서, 상기 도핑 프로파일은, 상기 다중 버퍼층(120)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
또한, 상기 도핑 프로파일은, 상기 다중 버퍼층(120)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 계단식으로(또는 단계적으로) 줄어드는 형태의 도핑 프로파일인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 상기 다중 버퍼층(120)의 상부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.
상기 특정 깊이는, 1nm ~ 50nm일 수 있다. 또한, 상기 최소 도핑량은, 1e16/cm3 ~ 1e17/cm3인 것일 수 있다.
도 3은 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 3은 상기 p형 도펀트가 Fe인 경우를 나타낸다.
도 3을 참조하면, 상기 다중 버퍼층(120) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.
상기 Fe 도핑 농도는 상기 다중 버퍼층(120) 내의 제 2 지점(P2)에서 제 1 지점(P1)까지 연속적으로 감소됨을 확인할 수 있다.
일 실시예에 따르면, 상기 제 2 지점(P2)에서의 Fe 도핑 농도는 5e20/cm3 일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 지점(P1)에서의 Fe 도핑 농도는 1e16/cm3 일 수 있다.
또한, 일 실시예에 따르면, 상기 다중 버퍼층(120)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.
도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 4는 상기 p형 도펀트가 Fe인 경우를 나타낸다.
도 4를 참조하면, 상기 다중 버퍼층(120) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.
상기 Fe 도핑 농도는 상기 다중 버퍼층(120) 내의 제 6 지점에서 제 3 지점(P6 ~ P3)까지 계단식으로 감소됨을 확인할 수 있다.
도 4와 마찬가지로 상기 제 6 지점(P6)에서의 Fe 도핑 농도는 5e20/cm3 일 수 있고, 제 3 지점에서의 Fe 도핑 농도는 1e16/cm3 일 수 있다.
또한, 상기 다중 버퍼층(120)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.
다시 도 2를 참조하면, 상기 GaN 채널층(130)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(130)은 1um ~ 3um의 두께를 가질 수 있다.
상기 GaN 채널층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 GaN 채널층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN 채널층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
일 실시예에 따르면, 상기 GaN 채널층(130)은 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트로 도핑될 수 있다. 다른 의미로는, 상기 반도체 소자(100)는 상기 GaN 채널층(130) 상에 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다.
여기서, 상기 적어도 하나의 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
특히, 상기 적어도 하나의 도펀트가 C인 경우, 1e18/cm3 이상의 도핑이 일반적일 수 있다.
또한, 전술된 바와 같이, 전류가 흐르는 채널층을 형성하기 위해 GaN 채널층(130)의 끝부분은 불순물의 도핑이 최소화되어야 할 수 있고, 특히 C 농도는 1e17/cm3 이하로 도핑이 되어야 할 수 있다.
일 실시예에 따르면, 상기 GaN층(130)은, 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층을 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.
상기 GaN 채널층(130) 위에는 상기 AlGaN 장벽층(140)이 형성되어 채널층에 2DEG가 형성될 수 있다.
즉, 상기 AlGaN 장벽층(140)은 상기 GaN 채널층(130) 상에 형성될 수 있고, 상기 AlGaN 장벽층(140)은 활성층의 역할을 할 수 있다.
또한, 상기 AlGaN 장벽층(140)의 두께는, 2nm ~ 100nm 범위일 수 있다. 특히(또는 바람직하게는), 상기 AlGaN 장벽층(140)의 두께는, 10nm ~ 30nm 범위일 수 있다.
상기 AlGaN 장벽층(140)은 다양한 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN 장벽층(140)의 Al의 조성은, 10% ~ 30%인 것일 수 있다. 이외에도 다양한 조성비로써 상기 AlGaN 장벽층(140)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
특히, 상기 AlGaN 장벽층(140)의 Al 조성은 25%이고 두께는 25nm일 수 있다.
상기 AlGaN 장벽층(140)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 AlGaN 장벽층(140)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN 장벽층(140)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
상기 GaN 캡층(150)은 상기 AlGaN 장벽층(140) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.
일 실시예에 따르면, 상기 GaN 캡층(150)의 두께는 0nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층(150)은 표면 누설 전류를 막는 역할을 할 수 있다.
상기 소스 전극(170), 상기 드레인 전극(180) 및 게이트 전극(160)은 상기 AlGaN 장벽층(140)의 일부 영역 상에 형성되는 것일 수 있다. 또한, 상기 반도체 소자(100)가 상기 GaN 캡층(150)을 더 포함하는 경우, 상기 GaN 캡층(150)의 일부 영역 상에 형성될 수 있다.
전술한 바와 같이, 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류가 쇼트키(schottky) 게이트 전극(160)의 제어를 통해 발생할 수 있다.
또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 형성되는 산화막층(190)을 더 포함할 수 있다.
또한, 상기 반도체 소자(100)가 상기 GaN 캡층(150)을 더 포함하는 경우, 상기 산화막층(190)은 상기 GaN 캡층(150)의 일부 영역 상에 형성될 수 있다.
상기 산화막층(190)은 표면 누설 전류를 감소시키는 역할을 할 수 있다.
여기서, 상기 산화막층(190)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 게이트 전극(160) 사이에 형성되는 것일 수 있다.
상기 산화막층(190)은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층(190)은, SiO2, SixNy(예를 들어, Si3N4), HfO2, Al2O3, ZnO 및 Ga2O3 중 적어도 하나의 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 산화막층(190)의 두께는, 2nm ~ 200nm 범위이며, 특히(또는, 바람직하게는), 상기 산화막층(190)의 두께는 2nm ~ 100nm 일 수 있다.
또한, 상기 산화막층(190)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층(190)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법에 대한 설명
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
AlGaN/GaN 이종 접합 구조의 질화물 반도체를 Si 기판위에 성장하기 위해서는 Si와 GaN의 열팽창계수에 의한 크랙의 발생 및 웨이퍼가 휘는 현상과 격자상수 차이에 의한 결함밀도가 증가하는 등의 문제를 해결해야 할 수 있다.
이런 문제를 최소화하기 위한 일 방법으로는 Si 기판과 GaN 층 사이에 Al 성분이 들어가는 층을 삽입하여 이를 최소화하는 방법이 있을 수 있다.
예를 들어, 이런 문제를 최소화하는 방법은, Si 기판위에 AlN nucleation 층을 형성하고 AlGaN 층을 기판에서부터 성장방향으로 Al조성을 grading 주는 방법으로 중간버퍼층을 사용하는 방법일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 누설 전류 증가와 항복 전압 감소를 최소화하기 위한 AlN/AlGaN/GaN 구조의 다중 버퍼층(multi-buffer)을 가지는 질화물 반도체 전력 소자의 제조 방법이 개시된다.
본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 다중 버퍼층을 형성시키는 단계, 상기 다중 버퍼층 상에 GaN 채널층을 형성시키는 단계 및 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층, 상기 다중 버퍼층, 상기 GaN 채널층 및 상기 AlGaN장벽층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성된 것일 수 있다.
또한, 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층, 상기 제 2 박막층 및 상기 제 3 박막층 중 적어도 하나의 두께는, 5 nm ~ 35 nm인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 제 1 박막층은, AlN으로 이루어지고, 상기 제 2 박막층은, AlGaN으로 이루어지고, 상기 제 3 박막층은, GaN으로 이루어지는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 적층되는 다중 박막층의 개수는, 20 ~ 100인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 다중 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3 인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.
도 6은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.
먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).
다음으로, 상기 버퍼층 상에 다중 버퍼층을 형성시킬 수 있다(S120).
다음으로, 상기 다중 버퍼층 상에 GaN 채널층을 형성시킬 수 있다(S130).
다음으로, 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시킬 수 있다(S140).
여기서, 상기 다중 버퍼층은, 서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것일 수 있다.
도 6a ~ 도 6f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 6a ~ 도 6f를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 기판(미도시) 상에 차례로 버퍼층(110), 다중 버퍼층(120), GaN 채널층(130) 및 AlGaN 장벽층(140)을 형성시키는 단계로 이루어질 수 있다.
전술된 바와 같이, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(140)의 일부 영역 상에 게이트 전극(160), 소스 전극(170), 드레인 전극(180)을 형성시키는 단계를 더 포함할 수 있다.
또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(140), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(190)을 형성시키는 단계를 더 포함할 수 있다.
자세한 공정 순서를 도 6a ~ 도 6f를 참조하여 구체적으로 상술하면, 먼저, 기판(미도시)상에 MOCVD 박막 성장 장비를 가지고 버퍼층(110)을 형성(또는 성장)시킬 수 있다(도 6a).
전술된 바와 같이, 상기 버퍼층(110)은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.
상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN(예를 들어, Freestanding GaN) 기판, AlN 기판 등이 될 수 있다.
상기 버퍼층(110)이 상기 AlN 버퍼층을 포함하는 경우, 상기 AlN 버퍼층은 단일 layer(또는 층)가 될 수도 있고, 온도가 다른 2 ~ 5개 layer로 성장될 수도 있다.
AlN의 원료로는 TMAl이 사용될 수 있으며, N의 원료는 NH3가 사용될 수 있다.
일 실시예에 따르면, AlN 버퍼층(또는 AlN 핵생성층)은 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다(전술된 제 1 AlN층 및 제 2 AlN층 참조).
상기 AlN 버퍼층의 형성에 있어서 결정 성장 방법에는 유기금속 박막성장 장비(MOCVD)가 이용될 수 있으며, 원료는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 암모니아(NH3)가 사용되고, 고온의 환경에서 합성이 되어 에피로 성장 됨에 의해 III-V족 박막이 형성될 수 있다. 준비된 기판에 따라 GaN 성장을 위한 통상적인 방법의 핵생성 층이 성장될 수 있다.
다음으로, 상기 버퍼층(110) 상에 다중 버퍼층(120)을 형성시킬 수 있다(도 6b).
즉, 상기 다중 버퍼층(120)이 상기 버퍼층(110) 상에 버퍼로서 형성될 수 있다.
구체적으로, 상기 다중 버퍼층(120)은, 서로 다른 제 1 박막층(p121), 제 2 박막층(p122) 및 제 3 박막층(p123)이 적층된 다중 박막층(p120)이 복수개 적층되어 형성된 것일 수 있다.
도 6a 내지 도 6f에 개시된 제조방법은, 상기 다중 버퍼층(120)이, 3개의 다중 박막층(p120, p120', p120'')을 포함하는 경우를 나타낸다.
여기서, 상기 3개의 다중 박막층(p120, p120', p120'') 각각은 서로 다른 제 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'')이 적층되어 형성될 수 있다.
일 실시예에 따르면, 상기 서로 다른 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'') 각각의 두께의 범위는 1nm ~ 100nm인 것일 수 있다. 특히(또는 바람직하게는), 상기 서로 다른 1 박막층(p121, p121', p121''), 제 2 박막층(p122, p122', p122'') 및 제 3 박막층(p123, p123', p123'') 각각의 두께의 범위는 5nm ~ 35nm일 수 있다.
상기 다중 버퍼층(120)은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 다중 버퍼층(120)은, AlN/AlGaN/GaN 구조로 이루어질 수 있다.
즉, 상기 제 1 박막층(p121, p121', p121'')은, AlN으로 이루어지고, 상기 제 2 박막층(p122, p122', p122'')은, AlGaN으로 이루어지고, 상기 제 3 박막층(p123, p123', p123'')은, GaN으로 이루지는 것일 수 있다.
이외에도 다양한 물질로 상기 다중 버퍼층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 다중 버퍼층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 다중 버퍼층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 다중 버퍼층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 다중 버퍼층(120)는 특정 도펀트가 도핑되어 형성된 것일 수 있다.
일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.
상기 p형 도펀트는 다양한 방식(또는 방법)으로 상기 다중 버퍼층(120)에 도핑될 수 있다.
예를 들어, 상기 p형 도펀트가 C인 경우, 상기 다중 버퍼층(120)에 carbon doping을 하기 위해서 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법(또는 도핑 시키는 방법)으로 상기 p형 도펀트가 상기 다중 버퍼층(120)에 도핑되는 것일 수 있다.
또한, 예를 들어, 상기 p형 도펀트가 Fe인 경우, Cp2Fe 소스를 사용하여(또는 근거로) 의도적으로 Fe doping을 하여 새로운 trap을 생성함으로써 박막의 품질을 저하시키지 않고, semi-insulating효과도 가져올 수 있는 superlattice buffer 구조를 가지는 상기 다중 버퍼층(120)가 형성될 수 있다.
상기 p형 도펀트가 Fe인 경우, 상기 다중 버퍼층(120)의 GaN 성장 속도를 최대한 낮춰서 계면의 결정성을 향상시킬 수 있다. 즉, Fe(iron) doping을 사용할 경우에는 GaN 본연의 저속 성장에 따른 고품질의 결정성을 유지하면서 Fe dopant에 의한 새로운 trap을 형성시킴으로써 semi-insulating 효과도 가져오고 누설전류를 더욱 효율적으로 줄일 수 있는 이점을 가질 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.
또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층(120)의 적층 방향으로 변화할 수 있다.
일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 다중 버퍼층(120)의 적층 방향으로 감소되는 것일 수 있다(예를 들어 점층적인 감소 경향). 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 연속적으로 감소하는 것일 수 있다.또한, 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 불연속적으로 감소되는 것일 수 있다. 불연속적인 농도 감소의 예로, 상기 p형 도펀트의 농도가 상기 다중 버퍼층(120)의 적층 방향으로 계단식으로 감소되는 경우가 있을 수 있다.
다음으로, 상기 다중 버퍼층(120) 상에 GaN 채널층(130)을 형성시킬 수 있다(도 7c).
상기 GaN 채널층(130)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.
이 경우, Ga의 원료인 TMGa, N의 원료인 NH3를 리액터 안에서 고온으로 합성시켜 상기 GaN 채널층(130)이 에피 성장으로 형성될 수 있다.
상기 GaN 채널층(130)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(130)은 1um ~ 3um의 두께를 가질 수 있다.
여기서, 상기 GaN 채널층(130)에는 semi-insulating한 특성을 만들어 주기 위해서 Fe, Mg 또는 Carbon이 도핑될 수 있다. 상기 GaN 채널층(130) 또한 한가지의 온도로 성장되거나 2 ~ 5가지 연속적 혹은 불연속적인 온도로 성장될 수 있다.
다음으로, 상기 GaN 채널층(130)을 성장시킨 후에는 이종접합 부분의 2DEG 층을 만들기 위한 활성층인 AlGaN 장벽층(140)을 성장시킬 수 있다(도 6d).
일 실시예에 따르면, 상기 AlGaN 장벽층(140)는 10% ~ 30% Al 조성비로 성장될 수 있다.
상기 AlGaN 장벽층(150)의 두께는 10 nm ~ 50 nm일 수 있다.
상기 AlGaN 장벽층(150)은 상기 GaN 채널층(140)과의 격자 상수 차이로 인한 piezo-polarization등으로 2DEG를 형성해주는 층으로써 Al 조성과 두께에 따라서 2DEG density가 결정될 수 있다.
추가적으로, 상기 AlGaN 장벽층(140, 또는 활성층)을 성장시킨 후에는 표면 누설 전류를 막기 위해서 GaN 캡층(150, cap layer)을 0nm ~ 100nm 범위(바람직하게는 2nm ~ 10nm 범위) 사이로 성장시킬 수 있다(도 6d).
또한, 추가적으로, 상기 AlGaN 장벽층(140)의 일부 영역 상에 소스 전극(170), 드레인 전극(180) 및 게이트 전극(160)을 형성(또는 증착)시킬 수 있다(도 6e).
상기 소스 전극(170), 드레인 전극(180) 및 게이트 전극(160)의 증착은 오믹 전극을 E-beam을 이용하여 이루어질 수 있다.
또한, 추가적으로, passivation을 위하여 상기 AlGaN 장벽층(140)(상기 GaN 캡층(150)이 증착된 경우에는, 상기 GaN 캡층(150)), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(190)을 형성시킬 수 있다(도 6f).
본 명세서에 개시된 일 실시예에 따르면, 이종접합 구조의 HFET 소자를 제작하면서 발생하는 누설 전류 증가와 항복 전압 감소를 최소화하기 위한 AlN/AlGaN/GaN 구조의 다중 버퍼층(multi-buffer)을 가지는 질화물 반도체 전력 소자 및 그 제조 방법을 제공한다.
특히, 본 명세서에 개시된 반도체 소자에 따르면, AlN와 GaN의 격자 상수 차이에 의한 성장 불일치를 중간 크기의 격자 상수를 가진 AlGaN 층으로 완화시킴으로써 계면에서 발생할 수 있는 누설 전류 발생을 최소화할 수 있는 장점이 있다.
또한, 다중 버퍼층(mult-buffer)의 성장 계면과 막질이 향상됨으로써 그 위에 올라가는 GaN 채널의 결정성도 향상시킬 수 있으므로 활성층(active층)에서 에피 단계에 이르는 누설 전류를 더욱 차단할 수 있는 고출력 GaN 반도체 소자를 제공할 수 있는 장점이 있다.
본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.
100: 반도체 소자 110: 버퍼층
120: 다중 버퍼층 130: GaN 채널층
140: AlGaN 장벽층

Claims (34)

  1. 버퍼층;
    상기 버퍼층 상에 형성된 다중 버퍼층;
    상기 다중 버퍼층 상에 형성된 GaN 채널층; 및
    상기 GaN 채널층 상에 형성된 AlGaN 장벽층을 포함하되,
    상기 버퍼층은,
    AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하고,
    상기 AlN 버퍼층 및 상기 AlGaN 버퍼층은 복수의 층을 포함하며,
    상기 복수의 층의 개수는 2~5이고
    상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 감소하며,
    상기 다중 버퍼층은,
    서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 버퍼층의 두께는,
    1 nm ~ 7 um인 것인 반도체 소자.
  3. 삭제
  4. 제1항에 있어서, 상기 AlN 버퍼층은,
    서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는,
    2 ~ 5인 것인 반도체 소자.
  6. 제4항에 있어서, 상기 AlN 버퍼층은,
    저온으로 성장된 제 1 AlN층; 및
    상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것인 반도체 소자.
  7. 제1항에 있어서, 상기 AlGaN 버퍼층은,
    Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함하는 것인 반도체 소자.
  8. 제7항에 있어서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는,
    2 ~ 5인 것인 반도체 소자.
  9. 제1항에 있어서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은,
    적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것인 반도체 소자.
  10. 제1항에 있어서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은,
    적층 방향으로 불연속적으로 감소되는 것인 반도체 소자.
  11. 제1항에 있어서, 상기 제 1 박막층, 상기 제 2 박막층 및 상기 제 3 박막층 중 적어도 하나의 두께는,
    5 nm ~ 35 nm인 것인 반도체 소자.
  12. 제1항에 있어서, 상기 제 1 박막층은,
    AlN으로 이루어지고,
    상기 제 2 박막층은,
    AlGaN으로 이루어지고,
    상기 제 3 박막층은,
    GaN으로 이루어지는 것인 반도체 소자.
  13. 제1항에 있어서, 상기 적층되는 다중 박막층의 개수는,
    20 ~ 100인 것인 반도체 소자.
  14. 제1항에 있어서, 상기 다중 버퍼층은,
    p형 도펀트로 도핑되는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 p형 도펀트는,
    Mg, C 및 Fe 중 적어도 하나인 것인 반도체 소자.
  16. 제14항에 있어서, 상기 p형 도펀트의 농도는,
    3e17/cm3 ~ 1e20/cm3 인 것인 반도체 소자.
  17. 제14항에 있어서, 상기 p형 도펀트의 농도는,
    상기 다중 버퍼층의 적층 방향에 따라 감소되는 것인 반도체 소자.
  18. 제1항에 있어서, 상기 GaN 채널층의 두께는,
    1um ~ 3um인 것인 반도체 소자.
  19. 제1항에 있어서, 상기 GaN 채널층은,
    Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것인 반도체 소자.
  20. 제19항에 있어서, 상기 적어도 하나의 도펀트 농도는,
    3e17/cm3 ~ 1e20/cm3인 것인 반도체 소자.
  21. 제1항에 있어서, 상기 AlGaN 장벽층의 두께는,
    10nm ~ 30nm인 것인 반도체 소자.
  22. 제1항에 있어서, 상기 AlN층은,
    기판 상에 형성되는 것인 반도체 소자.
  23. 제22항에 있어서, 상기 기판은,
    Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
  24. 제1항에 있어서,
    상기 AlGaN 장벽층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극 및게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  25. 기판 상에 버퍼층을 형성시키는 단계;
    상기 버퍼층 상에 다중 버퍼층을 형성시키는 단계;
    상기 다중 버퍼층 상에 GaN 채널층을 형성시키는 단계; 및
    상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계를 포함하되,
    상기 버퍼층은,
    AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하고,
    상기 AlN 버퍼층 및 상기 AlGaN 버퍼층은 복수의 층을 포함하며,
    상기 복수의 층의 개수는 2~5이고
    상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 감소하며,
    상기 다중 버퍼층은,
    서로 다른 제 1 박막층, 제 2 박막층 및 제 3 박막층이 적층된 다중 박막층이 복수개 적층되어 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제25항에 있어서,
    상기 버퍼층, 상기 다중 버퍼층, 상기 GaN 채널층 및 상기 AlGaN장벽층 중 적어도 하나는,
    유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
  27. 삭제
  28. 제25항에 있어서, 상기 제 1 박막층, 상기 제 2 박막층 및 상기 제 3 박막층 중 적어도 하나의 두께는,
    5 nm ~ 35 nm인 것인 반도체 소자의 제조방법.
  29. 제25항에 있어서, 상기 제 1 박막층은,
    AlN으로 이루어지고,
    상기 제 2 박막층은,
    AlGaN으로 이루어지고,
    상기 제 3 박막층은,
    GaN으로 이루어지는 것인 반도체 소자의 제조방법.
  30. 제25항에 있어서, 상기 적층되는 다중 박막층의 개수는,
    20 ~ 100인 것인 반도체 소자의 제조방법.
  31. 제25항에 있어서, 상기 다중 버퍼층은,
    p형 도펀트로 도핑되는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제31항에 있어서, 상기 p형 도펀트는,
    Mg, C 및 Fe 중 적어도 하나인 것인 반도체 소자의 제조방법.
  33. 제31항에 있어서, 상기 p형 도펀트의 농도는,
    3e17/cm3 ~ 1e20/cm3 인 것인 반도체 소자의 제조방법.
  34. 제31항에 있어서, 상기 p형 도펀트의 농도는,
    상기 다중 버퍼층의 적층 방향에 따라 감소되는 것인 반도체 소자의 제조방법.
KR1020130087558A 2013-07-24 2013-07-24 질화물 반도체 소자 및 그 제조 방법 KR102077674B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130087558A KR102077674B1 (ko) 2013-07-24 2013-07-24 질화물 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130087558A KR102077674B1 (ko) 2013-07-24 2013-07-24 질화물 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150012119A KR20150012119A (ko) 2015-02-03
KR102077674B1 true KR102077674B1 (ko) 2020-02-14

Family

ID=52488310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130087558A KR102077674B1 (ko) 2013-07-24 2013-07-24 질화물 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102077674B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111009468A (zh) * 2018-10-08 2020-04-14 北京大学 一种半导体异质结构制备方法及其用途
KR102455217B1 (ko) * 2020-11-24 2022-10-18 한국원자력연구원 GaN계 전력 소자의 제조 방법 및 이에 따라 제조된 GaN계 전력 소자
CN113659006B (zh) * 2021-08-05 2024-05-24 王晓波 一种基于第三代半导体GaN材料的HEMT外延器件及其生长方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物エピタキシャル基板
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2012160608A (ja) * 2011-02-01 2012-08-23 Ngk Insulators Ltd 半導体素子用のエピタキシャル基板、および半導体素子用エピタキシャル基板の製造方法
JP2013070053A (ja) * 2011-09-21 2013-04-18 Internatl Rectifier Corp 不純物濃度を選択的に減少させたｉｉｉ−ｖ族デバイス構造

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682272B1 (ko) * 2005-07-29 2007-02-15 엘지전자 주식회사 질화물계 기판 제조 방법 및 이에 따른 질화물계 기판
KR20110084709A (ko) * 2010-01-18 2011-07-26 삼성엘이디 주식회사 질화물계 이종접합 전계효과 트랜지스터 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Ｉｉｉ族窒化物エピタキシャル基板
JP2012033575A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Ind Ltd 半導体装置
JP2012160608A (ja) * 2011-02-01 2012-08-23 Ngk Insulators Ltd 半導体素子用のエピタキシャル基板、および半導体素子用エピタキシャル基板の製造方法
JP2013070053A (ja) * 2011-09-21 2013-04-18 Internatl Rectifier Corp 不純物濃度を選択的に減少させたｉｉｉ−ｖ族デバイス構造

Also Published As

Publication number Publication date
KR20150012119A (ko) 2015-02-03

Similar Documents

Publication Publication Date Title
US9548376B2 (en) Method of manufacturing a semiconductor device including a barrier structure
US8569800B2 (en) Field effect transistor
JP4179539B2 (ja) 化合物半導体装置及びその製造方法
US8072002B2 (en) Field effect transistor
EP3311414B1 (en) Doped barrier layers in epitaxial group iii nitrides
US9252220B2 (en) Nitride semiconductor device and fabricating method thereof
JPWO2005015642A1 (ja) 半導体装置及びその製造方法
US9431526B2 (en) Heterostructure with carrier concentration enhanced by single crystal REO induced strains
CN111406306B (zh) 半导体装置的制造方法、半导体装置
KR20150091706A (ko) 질화물 반도체 소자 및 그 제조 방법
KR102111459B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR20150091705A (ko) 질화물 반도체 소자 및 그 제조 방법
KR102077674B1 (ko) 질화물 반도체 소자 및 그 제조 방법
US9276103B2 (en) Nitride semiconductor and fabricating method thereof
US8524550B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP5746927B2 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
KR102091516B1 (ko) 질화물 반도체 소자 및 그 제조 방법
US20210193820A1 (en) Semiconductor structure and forming method thereof
KR102111458B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR102067597B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR20150091703A (ko) 질화물 반도체 소자 및 그 제조 방법
JP5711320B2 (ja) 窒化物半導体素子及びその製造方法
KR102080744B1 (ko) 질화물 반도체 소자 및 그 제조 방법
KR20150091704A (ko) 질화물 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant