KR101684614B1 - 질화물 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
질화물 반도체 소자의 제조방법이 개시된다. 본 방법은 기판상에 GaN 층을 형성하는 단계, GaN 층상에 절연층 및 재성장 GaN 층을 교번적으로 적층하는 단계, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 절연층 및 재성장 GaN 층이 교번적으로 적층된 구조를 식각하는 단계, 채널 구조 내의 복수의 재성장 GaN 층 사이에 배치된 절연층을 제거하는 단계 및 채널 구조 내의 복수의 재성장 GaN 층을 둘러싸는 형태로 게이트 전극을 형성하는 단계를 포함한다.
Description
본 발명은, 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, ELO(Epitaxial Lateral Overgrowth) 방식을 이용하여 제조 공정을 단순화하며, 이에 따라 형성된 복수의 채널구조를 통해 전류특성이 향상된 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있었다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되었는데, 트랜지스터의 채널 길이 감소는 이른바 단 채널 효과(short channel effect)를 유발시켰다.
단 채널 효과란, 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 항복전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단 채널 효과로 인하여, 소자에 대한 제어가 어려워지고 더불어 소자의 오프 전류(off current)가 증가하는 경향을 보였다. 그 결과, 트랜지스터의 신뢰성이 나빠지며, 예컨대 메모리 소자의 리프레시(refresh) 특성이 나빠지는 것을 나타내었다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있었다.
하지만, 이러한 핀-펫을 제작하는데에는 소자 구조 특성상 고도의 정밀 기술이 요구되었고, 이에 따라 제조 공정이 복잡해진다는 문제점이 있어, 보다 단순화된 공정에 대한 요구가 있었다. 또한, 핀-펫의 취약점인 전류 밀도를 향상시킬 수 있는 새로운 핀-펫 구조에 대한 요구가 있었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은, ELO(Epitaxial Lateral Overgrowth) 방식을 이용하여 제조 공정을 단순화하며, 이에 따라 형성된 복수의 채널구조를 통해 전류특성이 향상된 질화물 반도체 소자 및 그 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 질화물 반도체 소자의 제조방법은, 기판상에 GaN 층을 형성하는 단계, 상기 GaN 층상에 절연층 및 재성장 GaN 층을 교번적으로 적층하는 단계, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 절연층 및 재성장 GaN 층이 교번적으로 적층된 구조를 식각하는 단계, 상기 채널 구조 내의 복수의 재성장 GaN 층 사이에 배치된 절연층을 제거하는 단계 및 상기 채널 구조 내의 복수의 재성장 GaN 층을 둘러싸는 형태로 게이트 전극을 형성하는 단계를 포함한다.
이 경우, 상기 GaN 층상에 절연층 및 재성장 GaN 층을 교번적으로 적층하는 단계는, 상기 GaN 층 상의 제1 영역에 제1 절연층을 형성하는 단계, ELO(Epitaxial Lateral Overgrowth) 방식으로 GaN을 재성장(regrowth)하여, 상기 제1 절연층이 형성되지 않은 상기 GaN 층 상의 제2 영역 및 상기 제1 절연층 상에 제1 재성장 GaN 층을 형성하는 단계, 상기 제1 재성장 GaN 층 상의 제1 영역에 제2 절연층을 형성하는 단계 및 ELO 방식으로 GaN을 재성장하여, 상기 제2 절연층이 형성되지 않은 상기 제1 재성장 GaN 층 상의 제2 영역 및 상기 제2 절연층 상에 제2 재성장 GaN 층을 형성하는 단계를 포함할 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자의 제조방법은, 상기 채널 구조 내의 복수의 재성장 GaN 층을 둘러싸는 형태로 복수의 AlGaN 층을 형성하는 단계를 더 포함하며, 상기 게이트 전극을 형성하는 단계는, 상기 채널 구조 내의 복수의 재성장 GaN 층 및 상기 복수의 AlGaN 층을 둘러싸는 형태로 상기 게이트 전극을 형성할 수 있다.
한편, 상기 절연층을 제거하는 단계는, 상기 절연층만을 선택적으로 식각하는 에칭 용액을 이용하여 상기 절연층을 제거할 수 있다.
한편, 상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 질화물 반도체 소자는, 기판, 상기 기판 상에 배치된 GaN 층, 상기 GaN 층 상에 배치되며, 복수의 재성장 GaN층이 적층된 소스 구조, GaN 층 상에서 상기 GaN 소스층과 거리를 두고 배치되며, 복수의 재성장 GaN층이 적층된 드레인 구조, 상기 소스 구조와 상기 드레인 구조를 연결하는, 복수의 GaN 채널구조 및 상기 복수의 GaN 채널구조를 둘러싸는 게이트 전극을 포함한다.
이 경우, 상기 게이트 전극은, 상기 복수의 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치될 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자는, 상기 복수의 GaN 채널구조를 둘러싸는 복수의 AlGaN 층을 더 포함하며, 상기 게이트 전극은, 상기 복수의 GaN 채널구조 및 상기 복수의 AlGaN 층을 둘러할 수 있다.
한편, 상기 소스 구조 및 상기 드레인 구조는, 제1 재성장 GaN 층 및 상기 제1 재성장 GaN 층 상에 배치된 제2 재성장 GaN 층을 포함할 수 있다.
이 경우, 상기 복수 개의 GaN 채널 구조는, 상기 소스 구조의 제1 재성장 GaN 층과 상기 드레인 구조의 제1 재성장 GaN 층을 연결하는 복수 개의 제1 GaN 채널 구조와, 상기 소스 구조의 제2 재성장 GaN 층과 상기 드레인 구조의 제2 재성장 GaN 층을 연결하는 복수 개의 제2 GaN 채널 구조를 포함할 수 있다.
한편, 상기 GaN 층, 상기 소스 구조, 상기 드레인 구조 및 상기 복수의 GaN 채널 구조 중 적어도 하나는, n-타입 도펀트로 도핑된 GaN으로 구성될 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자는, 상기 기판과 상기 GaN 층 사이에 배치된 버퍼층을 더 포함할 수 있다.
한편, 본 실시 예에 따른 질화물 반도체 소자는, 상기 복수의 GaN 채널 구조와 상기 게이트 전극 사이에 배치된 복수의 게이트 절연막을 더 포함할 수 있다.
도 1 내지 도 9는 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자 제작 방법을 설명하기 위한 도면,
도 10 내지 도 11은 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 채널구조의 단면도, 그리고,
도 12는 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 도시한 도면이다.
도 10 내지 도 11은 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자의 채널구조의 단면도, 그리고,
도 12는 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 도시한 도면이다.
이하 도면을 참고하여 본 발명의 다양한 실시 예에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
이하에선 본 발명의 다양한 실시 예에 따른 질화물 반도체 소자, 그리고 질화물 반도체 소자를 제조하기 위한 방법이 설명된다.
질화물 반도체란, III-V족 반도체에 속하며, V족 원소로 질소를 이용한 반도체이다. 질화 갈륨(GaN), 질화 알루미늄(AIN), 질화 인듐(InN)이 대표적이다. 기존의 반도체에 비해 밴드갭이 큰 와이드갭 반도체이며, 또한 갈륨, 인듐, 알루미늄의 농도를 변화시켜서, 밴드갭을 크게 변화시킬 수 있다.
본 명세서에서의 질화물 반도체 소자는 이러한 질화물을 이용한 것으로, 트랜지스터, 다이오드 등 다양하게 구현될 수 있다. 이하에선 설명의 편의를 위해 질화물 반도체 소자가 트랜지스터인 것으로 가정하여 설명하도록 한다.
그리고, 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다. 유기금속화학증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시 예에 따른 질화물 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
먼저, 도 1에 도시된 바와 같이 기판(100)을 마련한다. 기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
그리고, 기판(100) 상에 버퍼층(200)을 형성한다. 버퍼층(200)은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다.
예를 들어, 버퍼층은 LT AIN층, AlN층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 한편, 본 발명의 또 다른 실시 예에 따르면, 이러한 버퍼층(200)은 생략될 수도 있다.
그리고, 버퍼층(200) 상에 GaN 층(300)을 형성한다. GaN 층(300)은 n-타입 도펀트로 도핑된 것일 수 있다. n-타입 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.
그리고, 도 2에 도시된 바와 같이, GaN 층(300)의 일부 영역에만 제1 절연층(410)을 형성한다. 제1 절연층(410)은 예컨대 Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이드 물질로 이루어질 수 있고, 다만 이에 한정되는 것은 아니다.
한편, 제1 절연층(410)을 GaN 층(300)의 일부 영역에만 형성하는 이유는, 제1 절연층(410)이 형성되지 않은 GaN 층(300) 표면으로부터 ELO(Epitaxial Lateral Overgrowth) 방식으로 GaN을 재성장(regrowth)하여 도 3에 도시된 것처럼 제1 재성장 GaN 층(510)을 형성하기 위함이다. 즉, 제1 재성장 GaN 층(510)은 제1 절연층(410)이 형성되지 않은 GaN 층(300) 상의 영역 및 제1 절연층(410) 상에 형성된다. 제1 재성장 GaN 층(510)의 형성 과정은 도 4에 좀 더 구체적으로 도시하였다.
도 4를 참고하면, 제1 절연층(410)이 형성되지 않은 GaN 층(300) 상의 영역에서 시작하여, GaN이 a 방향으로 재성장한다. 성장된 GaN이 제1 절연층(410)의 높이까지 성장하면, b 방향으로 성장하고, 양쪽에서 성장되는 GaN이 제1 절연층(410)의 중간 지점에서 서로 만나 하나의 층을 이루게 된다. 이러한 방식을 ELO 방식이라 하며, ELO 방식은 결함이 수평 방향으로는 잘 전달되지 않는다는 성질을 이용한 것이다. 따라서 결함이 적은 제1 재성장 GaN 층(510)을 얻을 수 있다.
그리고, 상술한 단계를 반복하여, 도 5에 도시된 것처럼 제2 절연층(420) 및 제2 재성장 GaN(520)을 형성한다. 구체적으로, 제1 재성장 GaN 층(510) 상의 일부 영역에 제2 절연층(420)을 형성하고, ELO 방식으로 GaN을 재성장하여, 제2 절연층(420)이 형성되지 않은 제1 재성장 GaN 층(510) 상의 영역 및 제2 절연층(420) 상에 제2 재성장 GaN 층(520)을 형성한다. 제2 절연층(420)은 제1 절연층(410)과 같은 물질로 구성될 수 있다.
비록 도면에선 제2 재성장 GaN 층(520)이 형성되는 것까지만 도시하였으나, 상술한 단계가 반복되어, 제2 재성장 GaN층(520) 위로 제3 절연층, 제3 재성장 GaN층, 제4 절연층, 제4 재성장 GaN층 등이 교번적으로 적층될 수 있다. 적층 횟수가 증가할수록 전자가 이동하는 채널영역이 증가하므로 완성된 소자의 전류 특성이 향상될 수 있다.
이하에선 설명의 편의를 위하여, 제2 재성장 GaN 층(520)까지만 형성되는 것으로 가정하여 이후의 단계들을 설명하도록 한다.
그 다음 단계로, 기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 절연층 및 재성장 GaN 층이 교번적으로 적층된 구조를 식각한다. 일 예로, 도 6과 같은 형상이 되도록 식각한다. 도 6에서 폭이 좁은 부분이 채널 구조이고, 채널 구조를 사이에 두고 양측에 배치된 구조가 각각 소스 구조와 드레인 구조이다.
구체적으로, 제2 재성장 GaN 층(520) 상에 기 설정된 마스크 층을 형성하고, 패터닝을 통하여 기설정된 소스 구조, 드레인 구조 및 채널 구조만 남도록 식각할 수 있다.
한편, 도 6에선 소스 구조와 드레인 구조 사이에 하나의 연결구조만을 도시하였으나, 또 다른 실시 예들에 따르면 복수 개의 연결구조가 형성될 수 있다. 일 예로 도 7에 도시된 바와 같이 소스 구조와 드레인 구조 사이에 두 개의 연결구조가 형성되도록 식각이 이루어질 수 있다. 다만 이에 한정되는 것은 아니고 2 이상의 연결구조가 형성될 수 있다.
그 다음으로, 채널 구조 내의 복수의 재성장 GaN 층 사이에 배치된 절연층을 제거한다. 예컨대, 도 8에 도시된 것과 같이, 제1 재성장 GaN 층(510)과 제2 재성장 GaN 층(520) 사이에 배치된 제2 절연층(420)이 제거된다. 절연층은 습식 식각 방식으로 제거될 수 있으며, 절연층을 구성하는 물질의 종류에 따라 식각 용액이 선택될 수 있다. 식각 용액은 절연층만을 선택적으로 식각시킬 수 있는 것으로 선택되며, 예컨대 HF, H3PO4, KOH, HNO3, TMAH 용액 등이 사용될 수 있다.
절연층을 식각함으로써 소스 구조와 드레인 구조 사이를 연결하는 채널구조 내의 복수의 재성장 GaN층이 드러나게 된다. 도 8에 도시된 것처럼 2개의 재성장 GaN층(511, 521)이 드러날 수 있고, 도 7에 도시된 형상에서 절연층을 제거하게 되면 4 개의 재성장 GaN 층이 드러나게 된다. 또한 재성장 GaN 층을 추가로 성장시켰다면 그만큼 더 많은 개수를 얻을 수 있게 된다. 소스 구조와 드레인 구조 사이를 연결하는 복수의 재성장 GaN 층들 각각은 소자 구동시, 전자의 이동통로로서의 역할을 하는 채널로 동작하게 된다. 이처럼 비교적 간단한 공정만으로 복수의 채널을 얻을 수 있고, 복수의 채널을 이용하므로 소자의 전류 특성이 향상될 수 있는 것이다.
이와 같은 3차원 입체구조의 채널을 갖는 소자를 핀펫(FinFET)이라고 한다. 핀펫이란, 기존의 2차원적인 평면구조 반도체 소자의 문제점을 극복하기 위하여 고안된 3차원 입체구조로서, 게이트 전극이 채널을 둘러싸는 구조로 형성될 수 있다. 특히, 본 발명의 다양한 실시 예에 따른 소자는 복수의 채널을 갖는 핀펫이며, 게이트 전극이 복수의 채널 각각을 둘러싸도록 형성된다. 이하 도 9를 참고하여 게이트 전극의 형성에 대해 설명하도록 한다.
도 9를 참고하면, 채널 구조 내의 제1 재성장 GaN 층(511, 521)을 둘러싸는 형태로 게이트 전극(600)을 형성한다. 이 경우, 도 9에 도시되진 않았으나, 제1 재성장 GaN 층(511, 521)과 게이트 전극(600)을 전기적으로 절연시키기 위하여, 제1 재성장 GaN 층(511, 521) 각각을 둘러싸는 복수의 게이트 절연막이, 제1 재성장 GaN 층(511, 521)과 게이트 전극(600) 사이에 배치된다. 이를 좀 더 구체적으로 설명하기 위하여 도 10에 본 발명의 일 실시 예에 따른 채널 구조의 단면을 도시하였다.
도 10을 참고하면, 제1 재성장 GaN 층(510), 제1 재성장 GaN 층(510)을 둘러싸는 제1 게이트 절연막(710), 제2 재성장 GaN 층(520), 제2 재성장 GaN 층(520)을 둘러싸는 제2 게이트 절연막(720) 및 제1 게이트 절연막(710)과 제2 게이트 절연막(720)을 둘러싸는 게이트 전극(600)이 배치되어 있다.
한편, 본 발명의 또 다른 실시 예에 따르면, 채널 구조 내에 2DEG(two-dimensional electron gas)를 형성하기 위하여 복수의 재성장 GaN 층을 둘러싸는 형태로 복수의 AlGaN 층을 형성하는 단계가 추가될 수 있다. 이 경우, GaN과 AlGaN 계면에 형성된 2DEG층을 이용하여 전류 특성을 더욱 향상시킬 수 있게 된다. 도 11을 참고하여 본 실시 예에 대해 좀 더 구체적으로 설명하도록 한다.
도 11은 본 발명의 또 다른 실시 예에 따른 채널 구조의 단면을 도시한 것이다. 도 11을 참고하면, 도 10과 비교하였을 때, 복수의 재성장 GaN 층을 둘러싸는 복수의 AlGaN 층이 더 형성된 것을 알 수 있다. 구체적으로, 제1 재성장 GaN 층(510)을 둘러싸는 형태로 제1 AlGaN 층(810)이 배치되며, 제2 재성장 GaN 층(520)을 둘러싸는 형태로 제2 AlGaN 층(820)이 배치된다. 그리고 제1 AlGaN 층(810)을 둘러싸는 형태로 제1 게이트 절연막(710)이 배치되며, 제2 AlGaN 층(820)을 둘러싸는 형태로 제2 게이트 절연막(720)이 배치된다.
제1 재성장 GaN 층(510)과 제1 AlGaN 층(810)이 접하는 계면에 2DEG가 형성되며, 제2 재성장 GaN 층(520)과 제2 AlGaN 층(820)이 접하는 계면에 2DEG가 형성된다.
한편, 본 실시 예에선 GaN과 AlGaN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에서 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 즉, 또 다른 실시 예에선, GaN 재성장 층 대신에 'GaN계 물질을 포함하는 재성장 층'과 이를 둘러싸는 'Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 층'을 이용하여 그 계면에 2DEG를 발생시킬 수도 있다.
한편, 상술한 AlGaN 층, 게이트 절연막, 게이트 전극은 원자 단위의 제어가 가능한 ALD 증착 공정을 이용함으로써 정밀하게 형성될 수 있다.
그리고, 앞서 설명한 도면에 도시하진 않았으나, 소스 구조의 상면에는 소스 전극이 배치되고, 드레인 구조의 상면엔 드레인 전극이 배치된다. 소스 전극 및 드레인 전극은 예를 들어 소스 구조와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.
예를 들어, 소스 전극과 드레인 전극을 형성하기 위해, 리프트 오프 공정이 이용될 수 있다. 구체적으로, 소스 전극과 드레인 전극이 형성될 영역만을 제외하고 소자 전체에 마스크를 형성하고, 형성된 마스크 상에 전극으로 사용될 금속을 증착한 뒤, 마스크를 들어내면, 원하는 영역에만 소스 전극 및 드레인 전극이 형성될 수 있다.
이상에서 설명한 제조 방법에 따라 다양한 형태의 질화물 반도체 소자가 제조될 수 있다. 특히, 본 제조 방법에 의하면 복잡하지 않은 공정으로 여러 개의 채널 구조를 가진 소자를 제작할 수 있다는 장점이 있다. 즉, 절연층과 재성장 GaN 층을 적층하는 단계에서 적층 횟수를 증가시킴으로써 채널의 개수를 증가시킬 수 있고, 또한 채널 구조의 식각 단계에서 식각되는 영역의 개수를 증가시킴으로써도 채널의 개수를 증가시킬 수 있다. 또한, 본 제조 방법에선 절연층만을 선택적으로 식각하는 것만으로도 복수의 채널이 형성될 수 있으므로 제조 시간을 획기적으로 단축시킬 수 있다.
이하에선 도 12를 참고하여 본 발명의 일 실시 예에 따른 질화물 반도체 소자(1000)를 설명하도록 한다.
도 12를 참고하면, 본 발명의 일 실시 예에 따른 질화물 반도체 소자(1000)는 기판(100), 버퍼층(200), GaN 층(300), 소스 구조(910), 드레인 구조(920), 복수의 GaN 채널 구조(1200), 게이트 전극(600)을 포함할 수 있다.
기판(100)은, 그 상면에 반도체 물질을 성장시킬 수 있는 물질로 선택된다.특히, 질화물층을 성장시키고자 한다면, 예를 들어, 질화물층과 같은 육방정계 격자구조(hexagonal crystal system)를 갖는 사파이어(Al2O3) 기판, 또는 실리콘 카바이드(SiC), 실리콘(Si), 산화아연(ZnO), 비화갈륨(Ga), 질화갈륨(GaN), 스피넬(MgAlO4) 등을 기판 물질로 이용할 수 있다.
버퍼층(200)은 기판(100)과 그 위에 성장되는 물질의 결정 격자가 일치하지 않음으로 발생하는 결정결함을 줄이기 위한 완충층으로서의 역할을 하며, 고 전압 인가시 전류 누설 방지를 위한 저항층의 역할을 할 수 있다. 예를 들어, 버퍼층은 AlN층, GaN층, AlGaN층, AlN/GaN multi-layer 층, 또는 기판과 격자 불일치에서 발생하는 결정결함을 단계적으로 감소시키기 위한 여러 종류의 핵 생성층으로 이루어진 층일 수 있다. 한편, 버퍼층(200)은 생략될 수도 있다.
GaN 층(300)은 GaN으로 성장된 층으로서, n 타입 도펀트로 도핑된 층일 수 있다. n 타입 도펀트에는 예를 들어, Si, Ge, Sn, Se, Te 등이 있다.
소스 구조(910)는, GaN 층(300) 상에 배치되며, 질화물 반도체 소자(1000)에 캐리어(전자 또는 정공)를 공급하는 역할을 하는 구성이다. 소스 구조(910)는 n 타입 도펀트로 도핑된 층일 수 있다. n 타입 도펀트로 도핑함으로써 소스 구조(910)의 저항을 낮출 수 있다.
그리고 소스 구조(910)는 단일 GaN 층일 수 있다. 또는, 소스 구조(910)는 복수의 재성장 GaN층이 적층된 것일 수 있다. 예를 들어, 도 12에 도시된 것처럼 소스 구조(910)는 제1 재성장 GaN 층(911), 제1 재성장 GaN 층(911) 상에 배치된 제2 재성장 GaN 층(912) 및 제2 재성장 GaN 층(912) 상에 배치된 제3 재성장 GaN 층(913)을 포함할 수 있다. 이 경우, 각각의 재성장 GaN 층은 하면에 배치된 GaN 층(300) 또는 다른 재성장 GaN 층을 씨드 층(seed layer)으로 하여 재성장된 것이다.
이와 같이 순차적으로 GaN을 재성장함으로써 얻을 수 있는 이점은 다음과 같다. 기판(100)을 사파이어와 같은 이종 기판을 사용하는 경우, 기판(100) 상에 버퍼층(200)을 형성하더라도 많은 결정결함이 발생할 수 있다. 특히 이러한 결정 결함은 성장방향에 따라 증가하는 경향을 가지므로, GaN을 층층이 재성장할수록 결정 결함이 감소된 GaN 층을 얻을 수 있게 된다. 따라서 결과적으로, 소스 구조(910)를 단일 GaN 층으로 형성한 경우보다, 복수의 재성장 GaN층으로 형성한 경우에 있어서 전체적으로 결정 결함이 감소된 소스 구조(910)를 얻을 수 있다.
그리고, 도 12에는 도시하지 않았으나, 소스 구조(910)의 상면에는 소스 전극이 배치될 수 있다. 소스 전극은 외부 소자와 소스 구조(910)를 전기적으로 접속시킬 수 있는 구성이다. 소스 전극은 예를 들어 소스 구조(910)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
드레인 구조(920)는 GaN 층(300) 상에서 소스층(910)과 거리를 두고 배치된 것으로서, 소스 구조(910)에서 공급된 캐리어가 외부 소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시키는 구성이다. 드레인 구조(920)는 n 타입 도펀트로 도핑된 층일 수 있다. n 타입 도펀트로 도핑함으로써 드레인 구조(920)의 저항을 낮출 수 있다.
그리고 드레인 구조(920)는 단일 GaN 층일 수 있다. 또는, 드레인 구조(920)는 복수의 재성장 GaN층이 적층된 것일 수 있다. 예를 들어, 도 12에 도시된 것처럼 드레인 구조(920)는 제1 재성장 GaN 층(921), 제1 재성장 GaN 층(921) 상에 배치된 제2 재성장 GaN 층(922) 및 제2 재성장 GaN 층(922) 상에 배치된 제3 재성장 GaN 층(923)을 포함할 수 있다. 이 경우, 각각의 재성장 GaN 층은 하면에 배치된 GaN 층(300) 또는 다른 재성장 GaN 층을 씨드 층(seed layer)으로 하여 재성장된 것이다. 이와 같이 순차적으로 GaN을 재성장함으로써 얻을 수 있는 이점은 상술한 바와 같다.
그리고, 도 12에는 도시하지 않았으나, 드레인 구조(920)의 상면에는 드레인 전극이 배치될 수 있다. 드레인 전극은 외부 소자와 드레인 구조(920)를 전기적으로 접속시킬 수 있는 구성이다. 드레인 전극은 예를 들어 드레인 구조(920)와 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 구성될 수 있다.
복수 개의 GaN 채널 구조(1200)는 소스 구조(910)와 드레인 구조(920)를 연결하도록 배치된 것으로서, 더 구체적으로는, 기판(100)에 대하여 수직 방향으로 배열된 것이다.복수 개의 GaN 채널 구조(1200)는 질화물 반도체 소자(1000)가 온(on) 상태일 때에는 전자가 이동할 수 있는 통로로서 동작하고, 반대로 질화물 반도체 소자(1000)가 오프(off) 상태일 때는 전류의 누설을 막기 위해 전하의 이동을 막을 수 있도록 동작하는 구성이다.
복수 개의 GaN 채널 구조(1200)는 도 12에 도시된 것처럼, 소스 구조(910)의 제1 재성장 GaN 층(911)과 드레인 구조(920)의 제1 재성장 GaN 층(921)을 연결하는 복수 개의 제1 GaN 채널 구조와, 소스 구조(910)의 제2 재성장 GaN 층(912)과 드레인 구조(920)의 제2 재성장 GaN 층(922)을 연결하는 복수 개의 제2 GaN 채널 구조와, 소스 구조(910)의 제3 재성장 GaN 층(913)과 드레인 구조(920)의 제3 재성장 GaN 층(923)을 연결하는 복수 개의 제3 GaN 채널 구조를 포함할 수 있다.
한편, 다른 구조에 가려져 도 12에선 보이지 않지만, 도시되어 있지 않은 다른 GaN 채널 구조들도 있다는 점이 이해될 수 있을 것이다. 또한, GaN 채널 구조의 개수가 도 12에 도시된 개수에 한정되는 것은 아니다.
복수 개의 GaN 채널 구조(1200)는 소스 구조(910)의 재성장 GaN 층과 드레인 구조(920)의 재성장 GaN 층과 같이 형성된 것일 수 있다. 즉, 제조 방법부분에서 상술하였듯이, 복수 개의 GaN 채널 구조(1200)는 ELO 방식으로 재성장된 것일 수 있다.
하지만 이것은 제조 방법적인 편의를 위한 것이고, 또 다른 실시 예에 따르면, 복수 개의 GaN 채널 구조(1200)는 소스 구조(910) 및 드레인 구조(920)와는 다른 물질로 형성되거나 혹은 다른 도펀트로 도핑된 것일 수 있다.
또한, 도 12에선 복수 개의 GaN 채널 구조(1200)가 각각 사각기둥형태인 것으로 도시하였으나, 이에 한정되는 것은 아니고 예컨대 원형의 나노 와이어 형상일 수 있다.
채널 구조의 폭을 좁힐수록, 전자 이동면적은 줄어드나, Off 상태시 완전 공핍될 가능성은 높아지므로, 노멀리 오프(Normally off) 동작 구현에 용이하다. 반대로, 채널 구조의 폭이 넓어질수록 전자 이동면적은 넓어지나, 노멀리 오프 동작 구현에 불리할 수 있다. 따라서 이러한 점들을 종합적으로 고려하여 복수 개의 GaN 채널 구조(1200)의 폭이 결정될 수 있다. 예를 들어 폭은 나노 사이즈로, 500nm 정도일 수 있다.
게이트 전극(600)은 본 질화물 반도체 소자(1000)의 온/오프 동작을 제어하기 위한 전압이 인가될 수 있는 구성이다. 특히, 본 게이트 전극(600)은 복수 개의 GaN 채널 구조를 둘러싸는 형태이다. 이러한 형태를 일반적으로 게이트 올 어라운드 구조(Gate-all-around)라고 말한다. 이와 같이 게이트 전극(600)이 복수 개의 GaN 채널 구조의 노출된 면을 모두 둘러싸는 형태이므로, 전자 이동 면적이 넓어질 수 있다. 따라서 전류 이동도를 향상시킬 수 있다.
게이트 전극(600)은 구체적으로, 복수 개의 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된다. 즉, 게이트 전극(600)은 소스 구조(910)와 드레인 구조(920)와는 접하지 않으면서, 도 12에 도시된 것과 같이 복수 개의 GaN 채널 구조의 일부 영역을 둘러싸는 형태로 배치될 수 있다.
한편, 도 12에선 다른 구조에 가려져 도시되지 않았지만, 게이트 전극(600)과 복수의 GaN 채널 구조 사이엔 복수의 게이트 절연막이 배치될 수 있다. 게이트 절연막은 게이트 전극(600)과 복수의 GaN 채널 구조를 전기적으로 절연시키기 위한 구성으로, 옥사이드 물질로 이루어질 수 있다. 예를 들어, Al2O3, SiO2, Si3N4, HfO2 또는 이들의 조합으로 이루어진 옥사이드 물질로 이루어질 수 있다.
본 발명의 또 다른 실시 예에 따르면, 질화물 반도체 소자(1000)는 채널 구조에 2DEG(고농도의 2차원 전자가스, two-dimensional electron gas)층을 포함할 수 있다. 이에 대해선 도 11를 참고하여 설명한바 있다. 도 11에서 설명한 내용을 도 12에 적용하자면, 복수의 채널 구조(1200)를 둘러싸는 복수의 AlGaN층이 배치될 수 있다. 그리고 복수의 AlGaN층을 둘러싸도록 게이트 절연막이 배치될 수 있다.
이와 같이 형성되는 2DEG층은 2차원적으로 자유롭게 이동할 수 있는 전자들로 이루어진 가스로 이루어진다. 여기에선 높은 농도의 전자가 유기될 수 있어서 전자 이동도를 더욱 높일 수 있으므로, 질화물 반도체 소자(1000)를 고전력 소자로서 응용할 수 있다. 한편, 본 실시 예에선 GaN과 AlGaN 헤테로 접합을 이용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 헤테로 접합 계면에서 2DEG층을 형성할 수 있는 어떠한 물질들의 조합이라도 본 발명의 범주에 속할 수 있다. 즉, 또 다른 실시 예에선, GaN 채널 구조 대신에 'GaN계 물질을 포함하는 채널 구조'와 이를 둘러싸도록 배치된 'Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중 선택된 하나 이상의 물질을 포함하는 층'을 이용하여 그 계면에 2DEG를 발생시킬 수도 있다.
이상과 같은 본 질화물 반도체 소자는 복수 개의 GaN 채널 구조를 가지므로 전류 이동량이 증가될 수 있으며, 게이트 전극이 복수 개의 GaN 채널 구조를 둘러싸며 배치되는바, 전류 이동 면적이 더욱 증가될 수 있다. 또한 소스 구조 및 드레인 구조는 재성장된 GaN층이 적층된 것이므로 결정 결함이 적다는 장점이 있다. 그리고, 일 실시 예에 따르면 복수 개의 GaN 채널 구조의 계면에 형성된 2DEG 층을 이용하므로, 전자 이동도를 더욱 높일 수 있게 된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 누구든지 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범주 내에서 본 발명의 바람직한 실시 예를 다양하게 변경할 수 있음은 물론이다. 따라서 본 발명은 특허청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는다면 다양한 변형 실시가 가능할 것이며, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 질화물 반도체 소자 100: 기판
200: 버퍼층 300: GaN 층
600: 게이트 전극 910: 소스 구조
920: 드레인 구조
200: 버퍼층 300: GaN 층
600: 게이트 전극 910: 소스 구조
920: 드레인 구조
Claims (12)
- 질화물 반도체 소자의 제조방법에 있어서,
기판상에 GaN 층을 형성하는 단계;
상기 GaN 층상에 절연층 및 재성장 GaN 층을 교번적으로 적층하는 단계;
기설정된 소스 구조, 드레인 구조 및 채널 구조를 갖도록, 상기 절연층 및 재성장 GaN 층이 교번적으로 적층된 구조를 식각하는 단계;
상기 채널 구조 내의 복수의 재성장 GaN 층 사이에 배치된 절연층을 제거하는 단계;
상기 채널 구조 내의 복수의 재성장 GaN 층을 둘러싸는 형태로 게이트 전극을 형성하는 단계; 및
상기 채널 구조 내의 복수의 재성장 GaN 층을 둘러싸는 형태로 복수의 AlGaN 층을 형성하는 단계;를 포함하며,
상기 GaN 층상에 절연층 및 재성장 GaN 층을 교번적으로 적층하는 단계는,
상기 GaN 층 상의 제1 영역에 제1 절연층을 형성하는 단계;
상기 제1 절연층이 형성되지 않은 상기 GaN 층 상의 제2 영역에서부터 ELO(Epitaxial Lateral Overgrowth) 방식으로 GaN을 재성장(regrowth)하여, 상기 GaN 층 상의 제2 영역 및 상기 제1 절연층 상에 제1 재성장 GaN 층을 형성하는 단계;
상기 제1 재성장 GaN 층 상의 제1 영역에 제2 절연층을 형성하는 단계; 및
상기 제2 절연층이 형성되지 않은 상기 제1 재성장 GaN 층 상의 제2 영역에서부터 ELO 방식으로 GaN을 재성장하여, 상기 제1 재성장 GaN 층 상의 제2 영역 및 상기 제2 절연층 상에 제2 재성장 GaN 층을 형성하는 단계;를 포함하고,
상기 게이트 전극을 형성하는 단계는,
상기 채널 구조 내의 복수의 재성장 GaN 층 및 상기 복수의 AlGaN 층을 둘러싸는 형태로 상기 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법. - 삭제
- 삭제
- 제1항에 있어서,
상기 절연층을 제거하는 단계는,
상기 절연층만을 선택적으로 식각하는 에칭 용액을 이용하여 상기 절연층을 제거하는 것을 특징으로 질화물 반도체 소자의 제조방법. - 질화물 반도체 소자에 있어서,
기판;
상기 기판 상에 배치된 GaN 층;
상기 GaN 층 상에 배치되며, 복수의 재성장 GaN층이 적층된 소스 구조;
GaN 층 상에서 상기 복수의 재성장 GaN층이 적층된 소스 구조와 거리를 두고 배치되며, 복수의 재성장 GaN층이 적층된 드레인 구조;
상기 소스 구조와 상기 드레인 구조를 연결하며, 서로 이격되어 배치된 복수의 GaN 채널구조;
상기 복수의 GaN 채널구조 각각을 둘러싸는 복수의 AlGaN 층; 및
상기 복수의 AlGaN 층을 둘러싸는 게이트 전극;을 포함하는 질화물 반도체 소자. - 제5항에 있어서,
상기 게이트 전극은,
상기 복수의 GaN 채널 구조의 노출된 면 각각의 기 설정된 영역 모두를 둘러싸도록 배치된 것을 특징으로 하는 질화물 반도체 소자. - 삭제
- 제5항에 있어서,
상기 소스 구조 및 상기 드레인 구조는,
제1 재성장 GaN 층 및 상기 제1 재성장 GaN 층 상에 배치된 제2 재성장 GaN 층을 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제8항에 있어서,
상기 복수 개의 GaN 채널 구조는,
상기 소스 구조의 제1 재성장 GaN 층과 상기 드레인 구조의 제1 재성장 GaN 층을 연결하는 복수 개의 제1 GaN 채널 구조와, 상기 소스 구조의 제2 재성장 GaN 층과 상기 드레인 구조의 제2 재성장 GaN 층을 연결하는 복수 개의 제2 GaN 채널 구조를 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제5항에 있어서,
상기 GaN 층, 상기 소스 구조, 상기 드레인 구조 및 상기 복수의 GaN 채널 구조 중 적어도 하나는,
n-타입 도펀트로 도핑된 GaN으로 구성된 것을 특징으로 하는 질화물 반도체 소자. - 제5항에 있어서,
상기 기판과 상기 GaN 층 사이에 배치된 버퍼층;을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자. - 제5항에 있어서,
상기 복수의 GaN 채널 구조와 상기 게이트 전극 사이에 배치된 복수의 게이트 절연막;을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
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2015
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