JP5554056B2

JP5554056B2 - Ｉｉｉ族窒化物系半導体素子およびｉｉｉ族窒化物系半導体素子の製造方法

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Publication number: JP5554056B2
Application number: JP2009283276A
Authority: JP
Inventors: 義浩佐藤
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2009-12-14
Filing date: 2009-12-14
Publication date: 2014-07-23
Anticipated expiration: 2029-12-14
Also published as: JP2011124514A

Description

本発明は、シリコン基板上に形成されるＩＩＩ族窒化物系半導体素子、特にＧａＮ系半
導体素子およびその製造方法に関する。

ＩＩＩ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐
圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波
用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮ
ヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２
次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を
有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘ
テロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高
温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。

ＩＩＩ族窒化物系半導体は、一般的には、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）
、サファイア等の異種材料基板上に有機金属気相成長（ＭＯＣＶＤ：ＭｅｔａｌＯｘｉ
ｄｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシー
（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法等によって結晶成長が行
われるが、量産時のコスト低減のために、成長用の基板としてＳｉを用いることが検討さ
れている。

しかしながら、Ｓｉからなる基板とＩＩＩ族窒化物系半導体とは、格子定数や熱膨張係
数といった物性定数が異なるため、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮ等の材料か
らなるバッファ層を形成することによって、基板と半導体層の格子不整合を緩和すること
等が検討されている。

特許文献１には、シリコン基板上にＳｉナノワイヤを形成し、該ナノワイヤの先端にＧ
ａＮからなる化合物半導体を堆積することによって、基板と化合物半導体との間の格子不
整合や熱的不整合を緩和することが記載されている。

しかしながら、Ｓｉの絶縁破壊電圧は０．３ＭＶ／ｃｍであり、ＩＩＩ族窒化物系半導
体の３．０ＭＶ／ｃｍと比較して大きく劣っている。このため、Ｓｉからなる基板とＧａ
Ｎからなる化合物半導体層が直接接触している場合、Ｓｉ基板を通るリーク経路によって
絶縁破壊が起こってしまい、デバイスの高耐圧が困難であった。

このような問題を解決するためには、ＩＩＩ族窒化物系半導体の薄膜を１０μｍ程度ま
で厚く形成する必要があるが、結晶成長に時間がかかり、製造コストが大幅に増加してし
まうという問題があった。

特許文献２には、Ｓｉ基板上に形成された窒化物半導体素子において、縦方向耐圧を高
くするために、導電性Ｓｉ基板２ａ上にＳｉＯ_２層２ｂ、及びＳｉ層２ｃを順次形成した
基板を用いることが記載されている（図１１参照）。

特開２００７−３２６７７１号公報特開２００８−０３４４１１号公報

しかしながら、特許文献２に記載の発明でも、ＩＩＩ族窒化物系半導体が形成される側
にＳｉ層２ｃを有していることから、その表面に平行な方向については導電性があり、Ｓ
ｉ層２ｃを通るリーク経路によって絶縁破壊が起こってしまうという問題があった。

本発明は、上記の課題を解決するためになされたものであり、低コストで製造すること
ができ、かつ、高い絶縁破壊耐圧を有するＩＩＩ族窒化物系半導体素子、およびＩＩＩ族
窒化物系半導体素子の製造方法を提供することを目的とする。

上記課題を解決するために、本発明のＩＩＩ族窒化物半導体素子は、シリコン層、絶縁
層、およびシリコンからなる複数の核領域と前記複数の核領域の間を埋める絶縁領域を有
する複合層がこの順に形成された基板と、前記基板上に形成されたＩＩＩ族窒化物系半導
体からなるバッファ層と、前記バッファ層上に形成されたＩＩＩ族窒化物半導体からなる
動作層と、前記動作層上に形成された第１の電極および第２の電極とを備え、前記核領域
のそれぞれの最大幅Ｌ_１が、前記第１の電極および前記第２の電極の間の距離Ｌ_２よりも
小さいことを特徴とするものである。

本発明の他の態様に係るＩＩＩ族窒化物系半導体素子は、前記絶縁領域がＳｉＯ_２から
なることを特徴とするものである。

本発明のＩＩＩ族窒化物半導体素子の製造方法は、シリコン層、絶縁層、および表面に
シリコンからなる複数の核領域と前記複数の核領域の間を埋める絶縁領域を有する複合層
がこの順に形成された基板を調整する工程と、前記基板上に前記核領域を核として、ＩＩ
Ｉ族窒化物半導体からなるバッファ層を形成する工程と、前記バッファ層上にＩＩＩ族窒
化物半導体からなる動作層を形成する工程と、前記動作層上に第１の電極および第２の電
極を、前記複数の核領域の最大幅Ｌ_１以上の所定間隔Ｌ_２だけ離間して形成する工程とを
備えるものである。

本発明によれば、ＩＩＩ族窒化物半導体からなるバッファ層および動作層を厚く形成し
なくても、十分な絶縁破壊電圧特性（耐圧）を有するＩＩＩ族窒化物半導体素子を形成す
ることができる。所望の耐圧を得るためのＩＩＩ族窒化物半導体からなる層の厚さを薄く
することができるので、製造コストを低減することができるという効果を奏する。

本発明の一実施形態に係るＩＩＩ族窒化物系半導体素子の概略構成を示す側方断面図である。本発明の一実施形態に係るＩＩＩ族窒化物系半導体素子の概略構成を示す（ａ）上視断面図、および（ｂ）上視図である。本発明の一実施形態に係るＩＩＩ族窒化物系半導体素子の製造工程を示す断面模式図である。本発明の一実施形態に係るＩＩＩ族窒化物系半導体素子の製造工程を示す断面模式図である。本発明の第二の実施形態に係るＩＩＩ族窒化物系半導体素子の概略構成を示す側方断面図である。本発明の別の実施形態に係るＩＩＩ族窒化物系半導体素子の概略構成を示す側方断面図である。本発明の実施例１に係るＩＩＩ族窒化物系半導体素子の概略構成を示す上視図である。本発明の実施例１に係るＩＩＩ族窒化物系半導体素子の電極間距離と耐圧の関係を示すグラフである。本発明の実施例２に係るＩＩＩ族窒化物系半導体素子の概略構成を示す上視図である。本発明の実施例２に係るＩＩＩ族窒化物系半導体素子の電極間距離と耐圧の関係を示すグラフである。従来技術に係る窒化物半導体素子の概略構成を示す断面図である。

以下に、図面を参照して本発明に係るＩＩＩ族窒化物系半導体素子を説明する。

（第一の実施形態）
図１は、本発明の第一の実施形態に係るＩＩＩ族窒化物系半導体素子１００の概略構成
を示す断面図である。図１に示すように、本発明のＩＩＩ族窒化物系半導体素子１００は
、シリコン層１１、絶縁層１３、および表面にシリコンからなる複数の核領域１５と前記
複数の核領域の間を埋める絶縁領域１７を有するＬ／Ｓ（ライン／ストライプ）層１９が
この順に形成された基板１０と、この基板１０上に形成された（後述する）ＡｌＮ層２１
、およびＧａＮ層とＡｌ_ｘＧａ_１−ｘＮ層（０＜ｘ≦１）とが交互に複数積層されたマル
チ層２３からなるバッファ層２０と、前記バッファ層２０上に形成されたＩＩＩ族窒化物
半導体からなる動作層３０と、動作層３０上に形成された複数の電極（第１の電極４１、
第２の電極４３）とを備えている。

すなわち、本発明の第一の実施形態に係るＩＩＩ族窒化物系半導体素子１００は、ショ
ットキーバリアダイオード（ＳＢＤ）である。

ここで、ＩＩＩ族窒化物系化合物半導体とは、ＧａＮを代表とする化合物半導体であり
、例えば、Ａｌ_ａＩｎ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ＜１、０≦ｂ＜１、ａ＋ｂ＜１）で表
される化合物半導体である。なお、本発明に用いられるＩＩＩ族窒化物系化合物半導体は
、Ｖ族元素として、窒素（Ｎ）の一部が砒素（Ａｓ）やリン（Ｐ）に置換されたものであ
ってもよい。

図２は、図１の本発明の第一の実施形態に係るＩＩＩ族窒化物系半導体素子１００の層
別の上視図である。図２（ａ）は、Ｌ／Ｓ層１９の部分の上視図であり、図２（ｂ）は動
作層３０および電極の上視図である。
ここで、Ｌ／Ｓ層１９は、図２（ａ）に示すように、表面にシリコンからなる所定形状
の複数の核領域１５と、該核領域１５の間を埋めるように形成された絶縁領域１７を有し
ており、絶縁領域１７は、例えば、ＳｉＯ_２等の絶縁体で形成されている。また、基板１
０の核領域１５は、その最大幅Ｌ_１が、動作層３０上に形成される複数の電極４１、４３
の隣接する距離Ｌ_２よりも小さくなるように形成されている（図２（ｂ））。

なお、図２（ａ）では、基板１０のＩＩＩ族窒化物系半導体を形成する層（Ｌ／Ｓ層１
９）は、表出する核領域１５の平面形状としてライン／ストライプパターンのものを例示
したが、これに限定されるものではなく、円形や矩形、六角形等の多角形の核領域１５を
備えた複合層であってもよい。

次に図を参照して本発明のＩＩＩ族窒化物系半導体素子の製造方法について説明する。
図３、４は、本発明の一実施形態に係るＩＩＩ族窒化物系半導体素子１００を製造する工
程を説明する断面模式図である。
まず、図３（ａ）に示すような、シリコン層１１、絶縁層１３、および別のシリコン層
１５’を備えた基板（基板前駆体）１０’を調製する。このとき、別のシリコン層１５’
の主面（露出している側の表面）の面方位は、（１１１）面であることが望ましい。また
、基板１０’の作成方法としては、従来公知のイオン注入法や、貼り合わせ等の方法を採
用することができる。

次に、シリコン層１５’上に所定パターンのマスクＭを形成し、マスクＭが形成されて
いない部分のシリコン層１５’を酸化することによって、Ｓｉからなる核領域１５とＳｉ
Ｏ_２からなる絶縁領域１７とを備えたＬ／Ｓ層１９を形成する（図３（ｂ））。シリコン
層１５’の酸化方法は、熱酸化等、従来から知られている種々の方法を用いることができ
る。以上の工程により、基板１０を形成する。

次に、マスクＭを除去し、Ｌ／Ｓ層１９の表面に露出した核領域１５を成長核として、
選択横方向成長（ＥＬＯＧ：ＥｐｉｔａｘｉａｌＬａｔｅｒａｌＯｖｅｒｇｒｏｗｔ
ｈ）によって島状のＡｌＮ層２１を形成する（図３（ｃ））。このとき、Ｌ／Ｓ層の表面
には、エピタキシャル成長の核とならない部分、すなわちＳｉＯ_２からなる絶縁領域１７
が形成されているが、成長条件を適宜設定することにより、Ｓｉからなる核領域１５を核
としてエピタキシャル成長をすることができる。更に、ＥＬＯＧによってＡｌＮ層２１は
、転位の低減された層とすることができる。

次に、島状に成長されたＡｌＮ層２１上にＧａＮ／Ａｌ_ｘＧａ_１−ｘＮ（ただし、０＜
ｘ≦１）の多層構造からなるマルチ層２３を形成することにより、バッファ層２０を形成
する（図４（ａ））。マルチ層２３の形成にあたっては、例えば、成長圧力を変更するこ
とによって横方向の成長を促進し、その表面が平坦となるようにする。

更に、バッファ層２０上に、素子を形成するためのＩＩＩ族窒化物系半導体からなる動
作層３０を形成する。動作層３０は、Ａｌ_ｙＩｎ_ｚＧａ_{１−ｙ−ｚ}Ｎ（ただし、０≦ｙ≦
１、０≦ｚ≦１、０≦ｘ＋ｙ≦１）で表されるＩＩＩ族窒化物系半導体からなる単一の組
成の１層で形成してもよく、組成の異なる複数の層、または一つの層の中で組成が変化す
る層で形成してもよい。

動作層３０は、例えば、ｐ型のＧａＮ（ｐ−ＧａＮ）、アンドープのＧａＮ（ｕｎ−Ｇ
ａＮ）からなる単層、ｐ−ＧａＮまたはｕｎ−ＧａＮとＡｌＧａＮの積層（ＡｌＧａＮ／
ｐ−ＧａＮ（ｕｎ−ＧａＮ））、あるいは、バッファ層２０側がＧａＮであり、積層方向
に徐々にＡｌ組成が増加するＡｌ_ｙＧａ_１−ｙＮ（０≦ｙ≦１）からなる層で形成するこ
とができる。

絶縁領域１７の最大幅は、バッファ層２０の厚さよりも小さくすることが望ましい。こ
のように絶縁領域１７の最大幅を設定することにより、選択横方向成長によってＡｌＮ層
２１を島状に形成した場合でも、バッファ層２０の最表面、すなわち動作層３０が形成さ
れる面の平坦性を高くすることができる。

その後、動作層３０上に複数の電極４１、４３を形成することによって、本発明の第一
の実施形態に係るＩＩＩ族窒化物系半導体素子１００が完成する。

第一の実施形態に係るＩＩＩ族窒化物系半導体素子１００は、電極４１、４３をそれぞ
れオーミック電極、ショットキー電極として形成することで、ショットキーバリアダイオ
ード（ＳＢＤ）として用いることができる。このとき、オーミック電極は、スパッタおよ
びリフトオフ法を用いてＴｉ／Ａｌを厚さがそれぞれ２５ｎｍ、２００ｎｍとなるように
堆積し、６００℃で１０分の熱処理を行うことによって形成することができる。また、シ
ョットキー電極は、同様にスパッタおよびリフトオフ法を用いてＮｉ／Ａｕを厚さがそれ
ぞれ５０ｎｍ、１００ｎｍとなるように堆積することによって形成することができる。

このように形成されたＩＩＩ族窒化物系半導体素子１００は、表面にシリコンからなる
複数の核領域とこの核領域の間を埋める絶縁領域を有する複合層を備えた基板１０上に形
成されているため、電極間でＳｉ基板を通るリーク経路が形成されず、高い絶縁破壊電圧
を実現することができる。

また、Ｌ／Ｓ層１９の表面の一部に露出したＳｉからなる核領域１５を核として、選択
横方向成長しているため、転位密度が小さくなり、その上に形成されるＩＩＩ族窒化物系
化合物半導体からなる各層の結晶品質を向上させることができる。

更に、従来、高耐圧化のためにはＩＩＩ族窒化物系化合物半導体からなる層を厚く成長
させる必要があったが、同じ耐圧を得る場合にもＩＩＩ族窒化物系化合物半導体層の厚さ
を薄くすることができるため、コストを大幅に低減することが可能となる。

（第二の実施形態）
次に、本発明の第二の実施形態に係るＩＩＩ族窒化物系半導体素子について説明する。
図５は、本発明の第二の実施形態に係るＩＩＩ族窒化物系半導体素子２００の概略構成
を示す断面図である。

ＩＩＩ族窒化物系半導体素子２００は、ＩＩＩ族窒化物系半導体素子１００と同様に基
板１０、バッファ層２０および動作層３０を備えているが、動作層３０上に形成される電
極の構造が異なっている。すなわち、ＩＩＩ族窒化物系半導体素子２００では、動作層３
０上に２つのオーミック電極（ソース電極５１、ドレイン電極５３）が離間して形成され
、２つのオーミック電極間の動作層３０の表面には、例えばＳｉＯ_２からなる絶縁膜６０
が形成されている。そして、絶縁膜６０上にゲート電極５５が形成されて、いわゆるＭＯ
Ｓ型の電界効果トランジスタＭＯＳＦＥＴ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａ
ｎｓｉｓｔｏｒ）を形成している。

ＩＩＩ族窒化物系半導体素子２００においても、基板１０の核領域１５の最大幅Ｌ_１が
、ソース電極５１とドレイン電極５３の間の距離Ｌ_３よりも小さくなるように形成されて
いる。このような構成とすることで、ソース電極５１−ドレイン電極５３間に高い電圧が
印加された場合であっても、基板１０を通るリーク経路が形成されないため、高い絶縁破
壊電圧を実現することができる。

なお、本実施形態において、ＩＩＩ族窒化物系半導体素子２００は、動作層３０の表面
に直接絶縁膜６０を形成しているが、本発明は、このような構造に限定されるものではな
い。
すなわち、図６に示すＩＩＩ族窒化物系半導体素子３００のように、動作層３０の表面
のうち、ソース電極５１−ドレイン電極５３間の一部を除去して断面が逆台形状のリセス
部３１を形成し、該リセス部３１の内表面に絶縁膜６０を介してゲート電極５５を形成し
てもよい。このとき、動作層３０は、ｐ−ＧａＮまたはｕｎ−ＧａＮからなるチャネル層
３３とＡｌＧａＮからなる電子供給層３５からなり、リセス部３１の底面３１ａがチャネ
ル層３３に達する深さまで形成されていることが望ましい。

このような構造にすることで、チャネル層３３と電子供給層３５との間で、自発分極お
よびピエゾ効果に起因する分極のため、２次元電子ガス（２ＤＥＧ：２ｄｉｍｅｎｓｉｏ
ｎａｌｅｌｅｃｔｒｏｎｇａｓ）が発生する。２ＤＥＧは、高いキャリア密度と電子
移動度を有するため、ＩＩＩ族窒化物系半導体素子３００を、オン抵抗が低く、スイッチ
ング特性に優れたＭＯＳＦＥＴとすることができる。

本発明のＩＩＩ族窒化物系半導体素子は、発明の趣旨を逸脱しない範囲で様々な変更が
可能である。
例えば、図６における動作層３０は、チャネル層３３と電子供給層３５によって形成さ
れているが、チャネル層３３と電子供給層３５の間に数ｎｍのＡｌＮからなる層を挿入し
てもよい。このような構成により、チャネル層３３と電子供給層３５の間に形成される２
次元電子ガスのキャリア密度を高くし、かつ、電子移動度を更に向上させることができる
。

以下、本発明の実施例を詳細に説明する。

実施例１のＩＩＩ族窒化物系半導体素子は、図１に示すＳＢＤと同様の構成を備えてい
る。以下、実施例１に係るＩＩＩ族窒化物系半導体素子の製造方法について説明する。

まず、ＳｉＯ_２層（絶縁層）１３、Ｓｉ層（別のシリコン層）１５’の厚さがそれぞれ
５μｍ、０．５μｍの基板（基板前駆体）１０’を調製する。ＰＣＶＤ（Ｐｌａｓｍａ−
ｅｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、またはＬ
ＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）により、基板１０’上に厚さが５００ｎ
ｍのＳｉＮを成膜する。その後、フォトリソグラフィによりライン及びスペースの幅がそ
れぞれ１μｍの（図示しない）Ｌ／Ｓパターンを形成する。

次に、反応性イオンエッチング（ＲＩＥ）によりＳｉＮの一部を除去し、その後レジス
トを除去する。このＳｉＮは、以下の酸化工程におけるマスクＭとして利用する。
次にウェット酸化により、基板のＳｉ層１５’を酸化し、その後、ＲＩＥによりマスク
を除去する。

Ｌ／Ｓパターンを形成した基板１０をＲＣＡ洗浄した後、有機金属化学気相成長（ＭＯ
ＣＶＤ）装置にセットし、原料ガスとしてトリメチルガリウム（ＴＭＧａ）、トリメチル
アルミニウム（ＴＭＡｌ）、ＮＨ_３を用いてＡｌＮ層２１、マルチ層２３、ＧａＮ層、Ａ
ｌＧａＮ層を順次成長する。

ＡｌＮ層２１は、原料ガスとしてＴＭＡｌとＮＨ_３を用い、成長圧力５０Ｔｏｒｒで、
平均厚さが１００ｎｍとなるように島状に成長する。
マルチ層２３は、厚さが２００ｎｍのＧａＮからなる層と、厚さが２０ｎｍのＡｌＮか
らなる層を交互に８ペア積層した構造を有する。このとき、最初の４ペアは、原料ガスと
してＴＭＧａ、ＴＭＡｌおよびＮＨ_３を用い、成長圧力５００Ｔｏｒｒで成長する。残り
の４ペアは、成長面の平坦化を目的として、成長圧力５０Ｔｏｒｒで成長する。

更にＧａＮ層、ＡｌＧａＮ層は、原料ガスとしてＴＭＧａ、ＴＭＡｌおよびＮＨ_３を用
い、成長圧力２００Ｔｏｒｒで、厚さがそれぞれ８００ｎｍ、２５ｎｍとなるように成長
する。ＡｌＧａＮ層３５のＡｌ組成は２０％とする。

ＡｌＧａＮ／ＧａＮヘテロ接合構造では、上述したように２ＤＥＧが発生するため、こ
の２ＤＥＧがチャネルとして機能する。このため、本実施例では、ＡｌＧａＮ／ＧａＮの
積層構造が動作層３０として機能する。

その後、スパッタリングとリフトオフ法を用いてＡｌＧａＮ層上にＴｉ／Ａｌからなる
オーミック電極を形成し、６００℃、１０分の熱処理を行う。Ｔｉ／Ａｌの厚さはそれぞ
れ２５ｎｍ、２００ｎｍである。同様の方法で、Ｎｉ／Ａｕからなるショットキー電極を
形成する。Ｎｉ／Ａｕの厚さはそれぞれ５０ｎｍ、１００ｎｍである。以上の工程により
、実施例１に係る半導体素子（ＳＢＤ）が完成する。

図７は、実施例１のＩＩＩ族窒化物系半導体素子４００の上視図である。図７に示すよ
うに、本実施例のＩＩＩ族窒化物系半導体素子４００は、動作層３０上に２つの電極（シ
ョットキー電極、オーミック電極）を備えている。ショットキー電極７１は、直径３００
μｍの円形であり、オーミック電極７３は、ショットキー電極７１と同心円状の開口を備
えた形状である。本実施例では、ショットキー電極７１とオーミック電極７３との間隔（
電極間距離）Ｌ_ａを３μｍ〜７０μｍで変化させたときの耐圧を測定した。

なお、比較例１として、従来技術に係るＳＯＩ基板を用い、それ以外は実施例１と同様
の構成とした半導体素子を作成し、ショットキー電極とオーミック電極との間隔を３μｍ
〜７０μｍで変化させた時の耐圧を測定した。

図８は、電極間距離Ｌ_ａと耐圧の関係を示すグラフである。図８に示す通り、基板とし
て導電性のＳｉが表面全体に存在するＳＯＩ基板を用いた比較例１の場合には、電極間距
離Ｌ_ａを大きくしても耐圧が７００Ｖ程度であった。これに対し、本発明の実施例１では
、電極間距離Ｌ_ａを大きくするにしたがって耐圧が向上し、電極間距離Ｌ_ａを２０μｍ以
上とすることで２５００Ｖ以上の耐圧を得ることができた。ここで、耐圧とは、電極間の
リーク電流が１×１０^−５Ａ／ｍｍを超えた時点で、電極間に印加した電圧とした。

実施例２のＩＩＩ族窒化物系半導体素子は、図６に示すＭＯＳＦＥＴ３００と同様の構
成を備えている。以下、実施例２に係るＩＩＩ族窒化物系半導体素子の製造方法について
説明するが、ＡｌＧａＮ層を形成する工程までは、実施例１と同様であるため、説明を省
略する。

ＡｌＧａＮ層３５上にＰＣＶＤによりＳｉＯ_２膜を成膜し、フォトリソグラフィとＲＩ
Ｅによりゲートのリセス部を形成するためのエッチングマスクを形成する。その後、ドラ
イエッチングにより、ゲート部のＡｌＧａＮ層をエッチングし、リセス部３１を形成する
。

ＲＣＡ洗浄を行った後、絶縁膜６０として、厚さが６０ｎｍのＳｉＯ_２膜を形成する。
オーミック電極（ソース電極５１、ドレイン電極５３）を形成する部分のＳｉＯ_２膜を
除去した後、スパッタリングとリフトオフ法を用いてオーミック電極を形成する。オーミ
ック電極は、厚さがそれぞれ２５ｎｍ、２００ｎｍのＴｉ／Ａｌからなる。オーミック電
極形成後、６００℃で１０分間の熱処理を行う。

その後、ＳｉＯ_２膜６０上に、スパッタリングとリフトオフ法を用いてゲート電極５５
を形成する。ゲート電極５５は、厚さがそれぞれ５０ｎｍ、１００ｎｍのＴｉ／Ａｌから
なる。

図９は、実施例２のＩＩＩ族窒化物系半導体素子５００の上視図である。図８に示すよ
うに、本実施例のＩＩＩ族窒化物系半導体素子５００は、動作層３０上に２つのオーミッ
ク電極（ソース電極５１、ドレイン電極５３）と、２つのオーミック電極の間に絶縁膜６
０を介してゲート電極５５を備えている。

ゲート電極５５は、内径が３００μｍの円環形状である。また、ドレイン電極５３は、
ゲート電極５５の外側に、ゲート電極５５から５μｍ離隔して形成される。ソース電極５
１は円形であり、ゲート電極５５の内側に所定距離Ｌ_ｂをおいて形成される。本実施例で
は、ソース電極５１とゲート電極５５との電極間距離Ｌ_ｂを３μｍ〜７０μｍで変化させ
たときの耐圧を測定した。

なお、比較例２として、従来技術に係るＳＯＩ基板を用い、それ以外は実施例２と同様
の構成とした半導体素子を作成し、ドレイン電極とゲート電極との間隔を３μｍ〜７０μ
ｍで変化させた時の耐圧を測定した。

図１０は、電極間距離Ｌ_ｂと耐圧の関係を示すグラフである。図１０に示す通り、基板
として導電性のＳｉ基板を用いた比較例２の場合には、電極間距離Ｌ_ｂを大きくしても耐
圧が７００Ｖ程度であったのに対し、基板として本発明の基板を用いた場合には、電極距
離Ｌ_ｂを３０μｍ以上とすることで２６００Ｖ以上の耐圧を得ることができる。

１００、２００、３００、４００、５００ＩＩＩ族窒化物半導体素子
１０基板
１０’ 基板（基板前駆体）
１１シリコン層
１３絶縁層
１５核領域
１５’ 別のシリコン層
１７絶縁領域
１９Ｌ／Ｓ層
２０バッファ層
２１ＡｌＮ層
２３マルチ層
３０動作層
３１リセス部
３１ａ底面
３３チャネル層
３５電子供給層
４１第１の電極
４３第２の電極
５１ソース電極
５３ドレイン電極
５５ゲート電極
６０絶縁膜
７１ショットキー電極
７３オーミック電極

Claims

シリコン層、絶縁層、およびシリコンからなる複数の核領域と前記複数の核領域の間を埋める絶縁領域を有する複合層がこの順に形成された基板と、
前記基板上に形成されたＩＩＩ族窒化物系半導体からなるバッファ層と、
前記バッファ層上に形成されたＩＩＩ族窒化物半導体からなる動作層と、
前記動作層上に形成された第１の電極および第２の電極と
を備え、
前記バッファ層は、前記複数の核領域を成長核として形成された島状のＡｌＮ層と、該島状のＡｌＮ層上に形成されたＧａＮ／Ａｌ _ｘＧａ _１−ｘＮ（０＜ｘ≦１）の多層構造からなるマルチ層とを有し、
前記核領域のそれぞれの最大幅Ｌ１が、前記第１の電極および前記第２の電極の間の距離Ｌ２よりも小さいことを特徴とするＩＩＩ族窒化物系半導体素子。
前記絶縁領域がＳｉＯ_２からなることを特徴とする請求項１に記載のＩＩＩ族窒化物系半導体素子。
前記第１の電極がオーミック電極であり、前記第２の電極がショットキー電極であることを特徴とする請求項１または２に記載のＩＩＩ族窒化物系半導体素子。
前記前記第１の電極がソース電極であり、前記第２の電極がドレイン電極であり、前記動作層の表面であって前記ソース電極と前記ドレイン電極の間に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極を更に備えることを特徴とする請求項１または２に記載のＩＩＩ族窒化物系半導体素子。
シリコン層、絶縁層、およびシリコンからなる複数の核領域と前記複数の核領域の間を埋める絶縁領域を有する複合層をこの順に備えた基板を調製する工程と、
前記基板上に前記核領域を核として、島状のＡｌＮ層と該島状のＡｌＮ層上のＧａＮ／Ａｌ _ｘＧａ _１−ｘＮ（０＜ｘ≦１）の多層構造からなるマルチ層とを有するＩＩＩ族窒化物半導体からなるバッファ層を形成する工程と、
前記バッファ層上にＩＩＩ族窒化物半導体からなる動作層を形成する工程と、
前記動作層上に第１の電極および第２の電極を、前記複数の核領域の最大幅Ｌ１以上の所定間隔Ｌ２だけ離間して形成する工程と
を備えるＩＩＩ族窒化物系半導体素子の製造方法。
前記基板を調整する工程は、一のシリコン層、絶縁層、および別のシリコン層を備えた基板前駆体を調製する工程と、
前記別のシリコン層の所定の部分を酸化させる工程と
を備える請求項５に記載のＩＩＩ族窒化物系半導体素子の製造方法。