KR20070032701A - 재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계트랜지스터 - Google Patents

재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계트랜지스터 Download PDF

Info

Publication number
KR20070032701A
KR20070032701A KR1020067026779A KR20067026779A KR20070032701A KR 20070032701 A KR20070032701 A KR 20070032701A KR 1020067026779 A KR1020067026779 A KR 1020067026779A KR 20067026779 A KR20067026779 A KR 20067026779A KR 20070032701 A KR20070032701 A KR 20070032701A
Authority
KR
South Korea
Prior art keywords
contact
layer
forming
over
nitride
Prior art date
Application number
KR1020067026779A
Other languages
English (en)
Inventor
아담 윌리암 삭슬러
리차드 피터 스미쓰
Original Assignee
크리 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크리 인코포레이티드 filed Critical 크리 인코포레이티드
Publication of KR20070032701A publication Critical patent/KR20070032701A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66454—Static induction transistors [SIT], e.g. permeable base transistors [PBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

트랜지스터의 제조는 기판 위에 질화물계 채널층을 형성하는 단계, 상기 질화물계 채널층 위에 장벽층을 형성하는 단계, 상기 질화물계 채널층의 콘택 영역을 노출시키기 위해 상기 장벽층에 콘택 리세스를 형성하는 단계, 예를 들면, 저온 증착 공정을 이용하여 상기 질화물계 채널층의 노출된 콘택 영역 위에 콘택층을 형성하는 단계, 상기 콘택층 위에 오믹 콘택을 형성하는 단계; 및 상기 오믹 콘택에 이웃하는 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 포함한다. 고 전자이동도 트랜지스터(HEMT) 및 HEMT의 제조 방법도 제공된다. 상기 HEMT는 기판 위의 질화물계 채널층, 상기 질화물계 채널층 위의 장벽층, 상기 채널층 내부로 연장되는 상기 장벽층 내의 콘택 리세스, 상기 콘택 리세스 내의 상기 질화물계 채널층 위의 n-형 질화물계 반도체 물질 콘택 영역, 상기 질화물계 콘택 영역 위의 오믹 콘택 및 상기 장벽층 위에 상기 오믹 콘택과 이웃하여 위치하는 게이트 콘택을 포함한다. 상기 n-형 질화물계 반도체 물질 콘택 영역 및 상기 질화물계 채널층은 표면적 증대 구조를 포함한다.

Description

재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의 제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터{Methods of fabricating nitride-based transistors having regrown ohmic contact regions and nitride-based transistors having regrown ohmic contact regions}
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 질화물계 활성 영역을 포함하는 트랜지스터에 관한 것이다.
본 발명은 고전력, 고온 및/또는 고주파수 응용분야에 적합하도록 하는 반도체 물질로 형성된 트랜지스터에 관한 것이다. 실리콘(Si) 및 갈륨비소(GaAs)와 같은 물질은 저전력 및 (Si의 경우에는) 저주파수 응용기기의 반도체 소자로 널리 응용되어 왔다. 그러나, 이들은 상대적으로 작은 밴드갭(예를 들면, 실온에서 Si의 경우 1.12 eV 및 GaAs의 경우 1.42 eV) 및/또는 상대적으로 낮은 항복 전압(breakdown voltage)을 갖기 때문에, 보다 익숙한 이들 반도체 물질들은 고전력 및/또는 고주파수 응용에 그리 적합합지 않을 수 있다.
Si 및 GaAs가 갖는 어려움으로 인하여, 고전력, 고온 및/또는 고주파수 응용 및 소자에 관한 관심은 실리콘 카바이드(실온의 알파 SiC의 경우 2.996 eV) 및 3족 질화물(예를 들면, 실온의 GaN의 경우 3.36 eV)과 같이 넓은 밴드갭을 갖는 반도체 물질로 돌려졌다. 이들 물질들은 통상 갈륨비소 및 실리콘과 비교할 때 더 높은 전계 항복 강도(electric field breakdown strength) 및 더 높은 전자 포화 속도(electron saturation velocity)를 갖는다.
고전력 및/또는 고주파수 응용을 위해 특히 관심을 끄는 소자는 변조 도프 전계 효과 트랜지스터(MODFET: modulation doped field effect transistor)라고도 알려진 고 전자이동도 트랜지스터(HEMT: high electron mobility transistor)이다. 2차원 전자 기체(2DEG: 2-dimensional electron gas)가 상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로 접합에서 더 작은 밴드갭 물질이 더 높은 전자 친화도를 갖는 경우에 형성되기 때문에 이들 소자들은 수많은 상황에서 작동상 유리한 점을 제공할 수 있다. 상기 2DEG는 도핑되지 않고("비의도적으로 도핑되고"), 밴드갭이 더 작은 물질 내의 축적층이고, 예를 들면, 1013 캐리어/cm2을 초과하는 매우 높은 쉬트(sheet) 전자 농도를 가질 수 있다. 또한, 더 넓은 밴드갭 반도체에서 나온 전자는 2DEG로 이동하여 이온화된 불순물의 산란을 감소시킴으로써 고 전자이동도를 가능하게 한다.
높은 캐리어 농도와 높은 캐리어 이동도의 이러한 조합은매우 큰 상호 컨덕턴스(transconductance)를 HEMT에 부여할 수 있고, 고 주파수 응용에 있어서 금속-반도체 전계 효과 트랜지스터(MESFETs: metal-semiconductor field effect transistors)보다 강력한 성능상의 장점을 제공할 수 있다.
갈륨 질화물/알루미늄 갈륨 질화물(GaN/AlGaN) 물질 시스템으로 제조된 고 전자이동도 트랜지스터는 앞서 언급한 고 항복 전계, 그들의 넓은 밴드갭, 큰 전도대 오프셋(offset), 및/또는 높은 포화 전자 드리프트 속도를 포함하는 물질적 특성의 조합 때문에 대량의 RF 전력을 생성할 잠재력을 갖는다. 2DEG에서 전자의 대다수는 AlGaN에서의 편극(polarization)에 기인한다. GaN/AlGaN 시스템을 갖는 HEMT는 이미 입증되었다. 미국특허 제5,192,987호 및 제5,296,395호는 AlGaN/GaN HEMT 구조 및 그의 제조 방법을 기재한다. Sheppard 등에게 허여되고 본 발명과 공통 양수되며 본 출원에 인용되어 통합되는 미국특허 제6,316,793호는 반-절연된 실리콘 카바이드 기판, 상기 기판 위의 알루미늄 질화물 버퍼층, 상기 버퍼층 위의 갈륨 질화물 절연층, 상기 갈륨 질화물층 위의 알루미늄 갈륨 질화물 장벽층, 및 상기 알루미늄 갈륨 질화물 활성 구조 위의 패시베이션층을 포함하는 HEMT 소자를 기재하고 있다.
질화물계 트랜지스터의 제조와 관련된 하나의 문제점은 그러한 트랜지스터에 오믹콘택의 형성에 관한 것이다. 통상적으로, 오믹 콘택은 콘택을 위한 반응성 이온 식각(RIE: reactive ion etching) 리세스를 통해 형성되어 왔다. 그러나, 엄격한 공정 제어 경험이 없으면, 질화물계 물질의 RIE는 균일성(uniformity)과 재현성(reproducibility) 문제로 어려움을 겪을 수 있다. RIE 없이 형성되는 오믹 콘택은 통상적으로 높은 어닐링 온도(예를 들면, 900 ℃)를 이용한다. 이렇게 높은 어닐링 온도는 물질 및/또는 소자를 손상시킬 수 있다.
본 발명의 일부 구현예는 기판 위에 질화물계 채널층을 형성하는 단계; 상기 질화물계 채널층 위에 장벽층을 형성하는 단계; 상기 질화물계 채널층의 콘택 영역을 노출시키기 위해 상기 장벽층에 콘택 리세스를 형성하는 단계; 저온 증착 공정을 이용하여 상기 질화물계 채널층의 노출된 콘택 영역 위에 콘택층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공한다. 상기 제조 방법은 상기 콘택층 위에 오믹 콘택을 형성하는 단계 및 상기 오믹 콘택에 이웃하는 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 구현예에서, 상기 질화물계 채널층의 노출된 콘택 영역 위에 저온 증착 공정을 이용하여 콘택층을 형성하는 단계는 금속 유기 화학 기상 증착(MOCVD: metal organic chemical vapor deposition), 분자빔 에피택시(MBE: molecular beam epitaxy), 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced chemical vapor deposition), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE: hydride vapor phase epitaxy)에 의해 콘택층을 형성하는 단계를 포함한다. 또한, 상기 저온 증착 과정은 트랜지스터가 형성되는 웨이퍼로부터의 물질 전달이 아닌 다른 과정일 수 있다.
본 발명의 추가적인 구현예에서, 상기 트랜지스터의 제조 방법은 상기 장벽층 위에 제 1 유전층을 형성하는 단계 및 상기 제 1 유전층에 리세스를 형성하는 단계를 더 포함한다. 게이트 콘택을 형성하는 단계는 상기 리세스 내에 게이트 콘택을 형성하는 단계를 포함한다. 콘택 리세스를 형성하는 단계는 상기 제 1 유전층 및 장벽층 내에 질화물계 채널층의 일부분을 노출시키는 콘택 리세스를 형성하는 단계를 포함한다. 본 발명의 다른 구현예에서, 상기 게이트 콘택은 상기 제 1 유전층 위에 형성될 수 있다.
본 발명의 또 다른 구현예에서, 상기 제 1 유전층은 실리콘 질화물층을 포함한다. 상기 실리콘 질화물층은 트랜지스터를 위한 패시베이션층을 제공할 수 있다.
본 발명의 추가적인 구현예에서, 상기 콘택 리세스는 상기 채널층 내부로 연장된다. 또한, 오믹 콘택을 형성하는 단계는 오믹 콘택의 어닐링 없이 오믹 콘택을 형성하는 단계를 포함할 수 있다. 오믹 콘택을 형성하는 단계는 상기 콘택층 위에 금속층을 패터닝하는 단계 및 약 850 ℃ 이하의 온도에서 패터닝된 상기 금속층을 어닐링하는 단계를 포함할 수 있다.
본 발명의 다른 구현예에서, 질화물계 채널층의 노출된 부분 위에 콘택층을 형성하는 단계는, 상기 채널층과 상기 장벽층 사이의 계면에 형성되는 2차원 전자 기체 영역의 고유 면저항(sheet resistivity)보다 작은 고유 면저항을 제공하기에 충분한 두께로 콘택층을 질화물계 채널층의 노출된 부분 위에 형성하는 단계를 포함한다. 콘택층을 형성하는 단계는 n-형 InGaN, AlInN, AlInGaN 및/또는 InN 층을 형성하는 단계를 포함할 수 있다. 본 발명의 일부 구현예에서, 형성된 상기 n-형 질화물계 층은 GaN 및/또는 AlGaN이다. 상기 InGaN, GaN, AlGaN, AlInN, AlInGaN 및/또는 InN 층은 형성되는 동안 Si, Ge 및/또는 O로 도핑될 수 있다.
본 발명의 일부 구현예에서, 상기 콘택층은 GaN 및 AlGaN이 아닌 n-형 축퇴 반도체 물질을 포함한다. 상기 콘택층은 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족-6족 반도체 물질을 포함할 수 있다.
본 발명의 추가적인 구현예에서, 상기 트랜지스터의 제조 방법은 상기 채널층과 상기 n-형 콘택층 사이에 평탄한 계면에 비하여 더 넓은 표면적의 계면을 제공하기 위해 채널층의 측벽을 형성하는 단계를 포함한다. 상기 콘택층 위에 오믹 콘택을 형성하는 단계는 상기 채널층의 일부분 위로 연장되거나, 상기 채널층의 측벽 앞에서 종결되는 콘택층 위에 오믹 콘택을 형성하는 단계를 포함할 수 있다.
본 발명의 추가적인 구현예에서, 상기 트랜지스터의 제조 방법은 상기 콘택 영역에 인접하는 채널층 내에 구멍(hole)을 형성하는 단계 및 상기 구멍 내에 n-형 질화물계 반도체 물질을 위치시키는 단계를 포함한다. 상기 콘택층 위에 오믹 콘택을 형성하는 단계는 상기 콘택층과 상기 구멍 내의 질화물계 반도체 물질 위에 오믹 콘택을 형성하는 단계를 더 포함한다.
본 발명의 추가적인 구현예에서, 상기 콘택층은 상기 장벽층 위로 연장된다.
본 발명의 또 다른 구현예에서, 트랜지스터의 제조 방법은 기판 위에 질화물계 채널층을 형성하는 단계, 상기 질화물계 채널층 위에 장벽층을 형성하는 단계, 상기 장벽층 위에 마스크 층을 형성하는 단계, 상기 마스크 층과 장벽층을 패터닝하여 상기 질화물계 채널층의 일부를 노출하는 콘택 개구부를 제공하는 단계, 상기 질화물계 채널층의 노출된 부분과 마스크 층 위에 콘택층을 형성하는 단계, 상기 마스크 층 위의 콘택층의 일부분과 마스크층을 선택적으로 제거하여 콘택 영역을 제공하는 단계, 상기 콘택 영역 위에 오믹 콘택을 형성하는 단계, 및 상기 오믹 콘택에 이웃하고 상기 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 포함한다. 트랜지스터의 제조는 상기 장벽층 위에 제 1 유전층을 형성하는 단계 및 상기 제 1 유전층에 리세스를 형성하는 단계를 더 포함할 수도 있다. 게이트 콘택을 형성하는 단계는 상기 리세스에 게이트 콘택을 형성하는 단계를 포함할 수 있다. 상기 장벽층 위에 마스크 층을 형성하는 단계는 상기 제 1 유전층 위에 마스크 층을 형성하는 단계를 포함할 수 있다. 상기 마스크 층과 장벽층을 패터닝하여 상기 질화물계 채널층의 일부를 노출하는 콘택 개구부를 제공하는 단계는 상기 마스크층, 상기 제 1 유전층, 및 상기 장벽층을 패터닝하여 상기 질화물계 채널층의 일부를 노출하는 콘택 개구부를 제공하는 단계를 포함할 수 있다.
본 발명의 어떤 구현예에서, 상기 제 1 유전층은 실리콘 질화물층을 포함한다. 상기 실리콘 질화물층은 상기 트랜지스터를 위한 패시베이션층을 제공할 수 있다. 상기 마스크 층은 유전층일 수 있다. 상기 유전층은 실리콘 산화물층일 수 있다. 상기 마스크층은 포토레지스트 마스크층일 수 있다.
오믹 콘택을 형성하는 단계는 상기 오믹 콘택을 어닐링함 없이 오믹 콘택을 형성함으로써 제공될 수 있다. 선택적으로, 오믹 콘택을 형성하는 단계는 상기 콘택 영역 위에 금속층을 패터닝하는 단계 및 상기 패터닝된 금속층을 약 850 ℃ 이하의 온도에서 어닐링하는 단계에 의해 제공될 수 있다.
상기 산화물 층 및 질화물계 채널층의 노출된 부분 위에 콘택층을 형성하는 단계는 금속 유기 화학 기상 증착(MOCVD), 분자빔 에피택시(MBE), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE)에 의해 콘택층을 형성하는 단계를 포함할 수 있다.
마스크 층과 질화물계 채널층의 노출된 부분 위에 콘택층을 형성하는 단계는, 상기 채널층과 상기 장벽층 사이의 계면에 형성되는 2차원 전자 기체 영역의 고유 면저항(sheet resistivity)보다 작은 고유 면저항을 제공하기에 충분한 두께로 콘택층을 마스크 층과 질화물계 채널층의 노출된 부분 위에 형성하는 단계를 포함한다. 콘택층을 형성하는 단계는 n-형 InGaN, AlInGaN, InAlN 및/또는 InN 층을 형성하는 단계를 포함할 수 있다. 일부 구현예에서, 상기 질화물계 콘택층은 GaN 및/또는 AlGaN이다. 상기 InGaN, AlInGaN, InAlN, GaN, AlGaN, 및/또는 InN 층은 형성되는 동안 Si, Ge 및/또는 O로 도핑될 수 있다.
본 발명의 추가적인 구현예에서, 트랜지스터의 제조는, 평탄한 계면에 비하여 증가된 표면적을 상기 채널층과 상기 n-형 콘택층 사이의 계면에 제공하기 위해 상기 채널층에 측벽을 형성하는 단계를 포함한다. 상기 콘택층 위에 오믹 콘택을 형성하는 단계는 콘택층 위에 상기 채널층의 일부 위로 연장되거나 상기 채널층의 측벽 앞에서 종결되는 오믹 콘택을 형성하는 단계를 포함할 수 있다. 추가적으로 또는 선택적으로, 트랜지스터의 제조는 상기 콘택 영역에 이웃하여 채널층에 홀(hole)을 형성하는 단계 및 상기 홀 내에 질화물계 반도체 물질을 위치시키는 단계를 포함할 수 있다. 상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단계는 상기 질화물계 콘택 영역 위와 상기 홀 내의 질화물계 반도체 물질 위에 오믹 콘택을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 구현예에서, 고 전자이동도 트랜지스터(HEMT) 및 HEMT의 제조 방법이 제공된다. 상기 HEMT는 기판 위의 질화물계 채널층, 상기 질화물계 채널층 위의 장벽층, 상기 장벽층 내에 상기 채널층 내부로 연장되는 콘택 리세스, 상기 콘택 리세스 내에 상기 질화물계 채널층 위의 콘택 영역, 상기 장벽층 위에 위치하는 게이트 콘택을 포함한다. 상기 콘택 영역 및 질화물계 채널층은 표면적 증대 구조를 포함한다.
본 발명의 일부 구현예에서, 상기 표면적 증대 구조는 상기 채널층 내로 연장되는 콘택 리세스의 일부의 패터닝된 측벽을 포함한다. 본 발명의 어떤 구현예에서, 측벽 영역의 상기 채널층 위로 연장되지 않는 콘택 영역 위에 오믹 콘택이 제공된다. 본 발명의 다른 구현예에서, 상기 오믹 콘택은 측벽 영역의 상기 채널층 위로 연장된다.
본 발명의 추가적인 구현예에서, 상기 표면적 증대 구조는 상기 채널층 내부로 연장되고 자신의 내부에 n-형 질화물계 반도체 물질을 갖는 홀(hole)들을 포함하고 상기 오믹 콘택은 상기 홀 내의 질화물계 반도체 물질과 접촉한다.
상기 n-형 질화물계 반도체 물질은 InN, AlGaN, InGaN, AlInGaN, AlInN 및/또는 GaN을 포함할 수 있다. 상기 n-형 질화물계 반도체 물질은 Si, Ge 및/또는 O로 도핑될 수 있다. 실리콘 질화물층이 상기 장벽층 위에 제공될 수 있고, 게이트 콘택이 상기 실리콘 질화물층의 리세스 내에 제공될 수 있다.
본 발명의 추가적인 구현예는 고 전자이동도 트랜지스터 및 기판 위에 질화물계 채널층을 갖고 또한 상기 질화물계 채널층 위에 장벽층을 포함하는 트랜지스터의 제조 방법을 제공한다. 적어도 하나의 콘택 리세스가 상기 채널층 내부로 연장되는 장벽층에 제공된다. 금속 및/또는 금속 합금의 영역이 오믹 콘택을 제공하기 위해 상기 콘택 리세스의 질화물계 채널층 위에 제공된다. 배치된 게이트 콘택은 상기 장벽층 위에 있다. 금속 영역은 상기 장벽층 위로 연장될 수 있다.
본 발명의 추가적인 구현예는 고 전자이동도 트랜지스터 및 기판 위에 질화물계 채널층을 갖고 또한 상기 질화물계 채널층 위에 장벽층을 포함하는 트랜지스터의 제조 방법을 제공한다. 적어도 하나의 콘택 리세스가 상기 채널층 내부로 연장되는 장벽층에 제공된다. GaN 또는 AlGaN가 아닌 n-형 축퇴(degenerate) 반도체 물질의 영역이 콘택 리세스의 상기 질화물계 채널층 위에 제공된다. 오믹 콘택이 상기 n-형 축퇴 반도체 물질의 영역 위에 제공되고, 게이트 콘택이 상기 장벽층 위에 위치한다. 상기 n-형 축퇴 반도체 물질의 영역은 상기 장벽층 위로 연장될 수 있다.
도 1a 내지 도 1g는 본 발명의 구현예들에 따른 트랜지스터에서 오믹 콘택의 형성을 나타내는 개념도이다.
도 2는 본 발명의 추가적인 구현예에 따른 트랜지스터를 나타낸 개념도이다.
도 3a 및 도 3b는 본 발명의 추가적인 구현예에 따른 트랜지스터를 나타낸 개념도이다.
도 4a 내지 도 4c는 본 발명의 추가적인 구현예에 따른 트랜지스터의 제조 방법을 나타낸 개념도이다.
이하에서는 본 발명의 구현예들을 나타낸 첨부 도면을 참조하여 본 발명을 더욱 구체적으로 설명한다. 그러나, 본 발명은 많은 다른 형태로 구현될 수 있으며, 여기에 설명된 구현예에 한정되는 것으로 해석되어서는 아니된다. 이들 구현예 들은, 오히려, 본 발명의 개시가 보다 완전하도록 하기 위해 제공되는 것이며 또한 당업자에게 본 발명의 범위를 완전히 전달하기 위해 제공되는 것이다. 도면에서, 층 및 영역의 크기 및 상대적인 크기는 발명을 명확하게 설명하기 위해 과장되어 있을 수 있다. 어느 요소 또는 층이 다른 요소 또는 층의 "위에" 있거나, 다른 요소 또는 층에 "연결"되거나, "결합"되는 경우, 직접 다른 요소 또는 층의 "위에" 있거나 다른 요소 또는 층에 "연결"되거나 "결합"될 수도 있고, 개재되는 요소 또는 층이 존재할 수도 있음은 이해될 것이다. 대조적으로, 어느 요소가 다른 요소 또는 층의 "직접 위에" 있거나, 다른 요소 또는 층에 "직접 연결"되거나 "직접 결합"된다고 언급이 되면, 개재되는 요소 또는 층이 존재하지 않는다. 시종 동일한 부재 번호는 동일한 요소를 가리킨다. "및/또는"이라는 용어는 여기에서 사용될 때, 관련되어 열거된 항목의 하나 이상의 어느 것 또는 이들의 조합을 모두 포함한다.
여러 요소, 구성부, 영역, 층 및/또는 섹션을 기술하기 위해 제1, 제2 등의 용어가 여기에 사용될 수 있지만, 이들 요소, 구성부, 영역, 층 및/또는 섹션은 이들 용어에 한정되어서는 아니됨을 이해할 것이다. 이들 용어들은 하나의 요소, 구성부, 영역, 층 및/또는 섹션은 다른 요소, 구성부, 영역, 층 및/또는 섹션과 구별하기 위해 사용되었을 뿐이다. 따라서, 이하에서 논의되는 제 1 요소, 구성부, 영역, 층 및/또는 섹션은 애당초 제 2 요소, 구성부, 영역, 층 및/또는 섹션으로 명명하였더라도 본 발명의 가르침으로부터 벗어나지 않는다.
또한, "보다 낮은" 또는 "바닥", 및 "보다 위의" 또는 "상부"와 같은 상대적 인 용어는 도면에 도시된 바와 같은 하나의 요소와 다른 요소와의 관계를 기술하기 위해 여기에 사용될 수 있다. 상대적인 용어들은 도면에 묘사된 방향뿐만 아니라 소자의 상이한 방향도 포괄할 의도임은 이해될 것이다. 예를 들면, 도면에서 어느 소자가 뒤집어지면, 다른 요소의 "보다 낮은 쪽" 면 위에 있는 것으로 기재된 요소는 그 다른 요소의 "위쪽" 면 위로 향하게 될 것이다. 따라서, 예시적인 용어 "보다 낮은"은 도면의 특정한 방향에 따라 "보다 낮은"과 "보다 높은"의 두 방향을 모두 포괄한다. 이와 유사하게, 어느 한 도면의 소자가 뒤집어지면, 어느 요소의 "보다 아래쪽" 또는 "밑에" 있는 것으로 기술된 요소는 다른 요소의 "위에" 있게 될 것이다. 따라서, 예시적인 용어 "보다 아래쪽" 또는 "밑에"는 위쪽과 아래쪽의 두 방향을 모두 포괄할 수 있다.
본 발명의 구현예는 본 발명의 이상적인 구현예를 개념적으로 도시한 단면도를 참조하여 여기에 설명된다. 따라서, 예를 들면, 도면 형태로부터 제조 기술 및/또는 제조상의 허용성(tolerance)의 결과 발생한 차이는 예견되는 것이다. 따라서, 본 발명의 구현예들은 여기에 도시된 영역의 특정한 형태에 한정되는 것으로 해석되어서는 아니되며, 예를 들면, 제조로부터 야기되는 형태상의 변용을 포함하는 것이다. 예를 들면, 직사각형으로 도시된 이온주입 영역은 통상적으로 둥글거나 곡면의 형태 및/또는 경계에서 이온 농도가 이분법적 변화보다는 이온주입된 영역에서 이온주입되지 않은 영역으로 기울기를 가질 것이다. 유사하게, 이온주입에 의해 형성된 매립 영역은 매립 영역과 주입되는 이온이 통과하는 표면 사이의 영역에서 이온주입을 함으로써 형성될 수 있다. 따라서, 도면에 도시된 영역들은 성질상 개념 적인 것이고 이들의 형태는 소자의 영역의 정확한 형태를 도시할 의도인 것이 아니며 본 발명의 범위를 한정할 의도인 것이 아니다.
본 발명의 구현예들은 3족 질화물계 트랜지스터의 재성장된(re-grown) 콘택 영역 위의 오믹 콘택과 그러한 콘택을 형성하는 방법을 제공한다.
본 발명의 구현예들은 3족 질화물계 소자와 같은 질화물계 HEMT에 사용되기 적합할 수 있다. "3족 질화물"이라는 용어는, 여기에 사용될 때, 질소와 대개 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In)인 주기율표 상의 3족 원소로 형성된 반도체 화합물을 지칭한다. 또한 이 용어는 AlGaN 및 AlInGaN과 같이 3원 및 4원 화합물도 지칭한다. 당업자가 잘 이해하고 있는 바와 같이, 상기 3족 원소는 질소와 결합하여 2원(예를 들면, GaN), 3원(예를 들면, AlGaN, AlInN) 및 4원(예를 들면, AlInGaN) 화합물을 형성할 수 있다. 이들 화합물들은 모두 1몰의 질소가 전체 1 몰의 3족 원소와 결합하는 실험식을 갖는다. 따라서, 이들을 표현하기 위해 AlxGa1-xN(여기서, 0≤x≤1)과 같은 화학식이 종종 사용된다.
본 발명의 구현예에 사용할 수 있는 GaN계 HEMT에 적합한 구조는, 예를 들면, 본 출원의 출원인에게 공통 양수된 미합중국 특허 제6,316,793 및 2001년 7월 12일에 출원된 미합중국 특허출원번호 제09/904,333호 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME," 2001년 5월 11일에 출원된 미합중국 가출원 제60/290,195호 "GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER," 및 Smorchkova 등이 발명한 미합중국 특허출원번호 제10/102,272호 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"에 기재되어 있고, 이들은 여기에 그 전체가 인용되어 통합된다.
본 발명의 일 구현예에 따른 제조 방법이 도 1a 내지 도 1g에 개념적으로 도시된다. 도 1a에서 보는 바와 같이, 그 위에 질화물계 소자가 형성될 수 있는 기판(10)이 제공된다. 본 발명의 특정 구현예에서, 상기 기판(10)은, 예를 들면, 4H 폴리형(polytype) 실리콘 카바이드일 수 있는 반절연성(semi-insulating) 실리콘 카바이드(SiC) 기판일 수 있다. 다른 실리콘 카바이드 후보 폴리형은 3C, 6H, 및 15R 폴리형을 포함한다. "반절연성"이라는 용어는 절대적인 의미에서라기보다는 기술적으로(descriptively) 사용된다. 본 발명의 특정 구현예에서, 상기 실리콘 카바이드 벌크 결정은 실온에서 약 1×105 Ω-cm보다 높거나 같은 비저항(resistivity)을 갖는다.
선택적인 버퍼층, 응집(nucleation)층 및/또는 전이층(미도시)은 상기 기판(10) 위에 제공될 수 있다. 예를 들면, 상기 실리콘 카바이드 기판과 상기 소자의 나머지 부분 사이에 적절한 결정 구조의 전이를 제공하기 위해 AlN 버퍼층이 제공될 수 있다. 추가적으로, 변형을 조화시키는 전이층(들) 역시 제공될 수 있는데, 이는, 예를 들면, 본 출원의 출원인에게 공통 양수되고 2002년 7월 19일에 출원된 미합중국 특허출원번호 제10/199,786호 "STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS", 및 2001년 12월 3일에 출원된 미합중국 가출원 제60/337,687호 "STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR"에 기재되어 있고, 이들은 그 전체가 설명된 것처럼 여기에 인용되어 통합된다.
실리콘 카바이드는 3족 질화물 소자 제조시 매우 흔히 사용되는 기판 물질인 사파이어(Al2O3)보다 3족 질화물에 훨씬 더 가까운 결정 격자 정합성(match)을 갖는다. 더욱 가까운 격자 정합성은 사파이어 위에서 일반적으로 얻을 수 있는 것보다 더 우수한 품질의 3족 질화물 필름을 가져올 수 있다. 실리콘 카바이드는 매우 높은 열전도도도 가지므로 실리콘 파바이드 위의 3족 질화물 소자의 총 출력은 통상 사파이어 위에 동일하게 형성된 소자의 경우에서처럼 기판의 열 소산(thermal dissipation)에 의해 제한되지 않는다. 또한, 반절연성 실리콘 카바이드 기판의 유효성은 소자 분리 및 감소된 기생 커패시턴스를 제공할 수도 있다. 적절한 SiC 기판은, 예를 들면, 본 발명의 양수인인 Cree 사(더햄(Durham), N.C.)에 의해 제조될 수 있고, 그의 제조 방법은, 예를 들면, 미합중국 특허번호 제Re.34,861호, 제4,946,547호, 제5,200,022호, 및 제6,218,680호에 개시되고, 이들의 내용은 그 전체가 여기에 인용되어 통합된다. 유사하게, 3족 질화물의 에피택셜 성장을 위한 기술은, 예를 들면, 미합중국 특허번호 제5,210,051호, 제5,393,993호, 제5,523,589호, 및 제5,292501호에 기재되어 있고, 이들의 내용은 그 전체가 여기에 인용되어 통합된다.
비록 실리콘 카바이드가 선호되는 기판 물질이기는 하지만, 본 발명의 구현예들은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같이 적합한 다른 기판을 사용할 수 있다. 일부 구현예에서, 적절한 버퍼층도 형성될 수 있다.
도 1a로 돌아가서, 상기 기판(10) 위에 채널층(20)이 제공된다. 상기 채널층(20)은 앞서 설명한 바와 같이, 버퍼층, 전이층 및/또는 응집층을 이용하여 상기 기판(10) 위에 증착될 수 있다. 상기 채널층(20)은 압축 변형 하에 있을 수 있다. 또한, 상기 채널층 및/또는 버퍼 응집 및/또는 전이층은 MOCVD 또는 당업자에게 알려진 MBE 또는 HVPE와 같은 다른 기술에 의해 증착될 수 있다.
본 발명의 일부 구현예에서, 만일 상기 채널층(20)의 밴드갭이 상기 장벽층(22)의 밴드갭보다 작으면, 상기 채널층(20)은 AlxGa1-xN(0≤x<1)와 같은 3족-질화물이다. 본 발명의 어떤 구현예에서 x=0으로서 이는 상기 채널층(20)이 GaN임을 나타낸다. 상기 채널층(20)은 InGaN, AlInGaN 등과 같이 다른 3족 질화물일 수도 있다. 상기 채널층(20)은 도핑되지 않을 수("비 의도적으로 도핑되어 있을 수") 있고, 약 20 Å보다 큰 두께로 성장될 수 있다. 상기 채널층(20)은 초격자 또는 GaN, AlGaN 등의 조합과 같이, 다층 구조물일 수도 있다.
장벽층(22)이 상기 채널층(20) 위에 제공된다. 상기 채널층(20)은 상기 장벽층(22)의 밴드갭보다 작은 밴드갭을 가질 수 있다. 상기 장벽층(22)은 상기 채널 층(20) 위에 증착될 수 있다. 본 발명의 어떤 구현예에서, 상기 장벽층(22)은 약 1 내지 약 100 nm의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 본 발명의 일부 구현예에서, 상기 장벽층(22)은 다중층을 포함한다. 예를 들면, 상기 장벽층(22)은 1 nm 두께의 AlN과 상기 AlN 층 위에 약 25 nm 두께의 AlGaN일 수 있다. 본 발명의 어떤 구현예에 따른 장벽층의 예들은 Smorchkova 등이 발명한 미합중국 특허출원번호 제10/102,272호 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"에 기재되어 있고, 이들은 여기에 그 전체가 인용되어 통합된다.
상기 장벽층(22)은 3족 질화물일 수 있고, 상기 채널층(20)의 밴드갭보다 큰 밴드갭을 갖는다. 따라서, 본 발명의 어떤 구현예에서, 상기 장벽층(22)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들의 층의 조합이다. 다른 물질들도 상기 장벽층(22)으로서 이용될 수 있다. 예를 들면, ZnGeN2, ZnSiN2 및/또는 MgGeN2도 사용될 수 있다. 상기 장벽층(22)은, 예를 들면, 약 1 내지 약 100 nm의 두께를 가질 수 있지만, 자신의 내부에 균열 또는 실질적인 결함의 형성을 야기할 정도로 두껍지는 않다. 바람직하게는, 상기 장벽층(22)은 도핑되지 않거나 약 1019 cm-3 미만의 농도로 n-형 도펀트로 도핑되어 있다. 본 발명의 일부 구현예에서, 상기 장벽층(22)은 AlxGa1-xN(여기서, 0<x<1)이다. 그러한 구현예에서, 상기 장벽층(22)은 약 3 내지 약 30 nm 두께일 수 있다. 특정 구현예에서, 상기 알루미늄 농도는 약 25% 이다. 그러나, 본 발명의 다른 구현예에서, 상기 장벽층(22)은 약 5% 내지 약 100%의 알루미 늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 특정 구현예에서, 상기 알루미늄 농도는 약 10%보다 크다. 상기 장벽층(22)이 AlN 층을 포함하는 본 발명의 구현예에서 상기 장벽층(22)의 두께는, 예를 들면, 약 0.3 nm 내지 약 4 nm일 수 있다.
도 1b는 선택적인 제 1 유전층(24)의 형성을 도시한다. 상기 제 1 유전체(24)는 SixNy층과 같이 실리콘 질화물층일 수 있다. 상기 실리콘 질화물층은 소자에 있어서 패시베이션층의 역할을 할 수도 있다. 상기 실리콘 질화물층은, 예를 들면, 플라스마-강화 화학 기상 증착(PECVD: plasma-enhanced chemical vapor deposition), 저압 화학 기상 증착(LPCVD: low pressure chemical vapor deposition) 및/또는 스퍼터링에 의하여 증착될 수 있다. 상기 실리콘 질화물층은 트랜지스터의 다른 층에 있어서와 동일한 반응기 내에서 증착될 수 있다. 본 발명의 일부 구현예에서, 예를 들면, 실리콘 옥시나이트라이드 및/또는 이산화 실리콘과 같은 다른 유전체도 사용될 수 있다.
도 1c는 상기 제 1 유전층(24) 위에 마스크(30)의 형성을 도시한다. 상기 마스크(30)는 후속적으로 게이트 콘택이 형성될 상기 장벽층(22)의 영역 위에 형성된다. 도 1c에 도시한 바와 같이, 상기 도 1c의 웨이퍼는 에피 반응기로부터 제거되어 원하는 리세스 영역을 노출하도록 상기 마스크 물질(30)을 패터닝될 수 있다. 상기 마스크 물질(30)은 후술하는 바와 같은 재성장 콘택 영역(26)의 형성을 포함하는 후속 공정의 성장 온도를 견딜 수 있어야 한다. 본 발명의 특정 구현예에서, 상기 마스크(30)는 산화물에 의해 제공된다. 본 발명의 어떤 구현예에서, 상기 마 스크(30)는 리프트-오프 기술을 이용하여 패터닝될 수 있다. 선택적으로, 습식 또는 건식 식각이 상기 마스크(30)를 패터닝하는 데 이용될 수 있다. 본 발명의 어떤 구현예에서, 비록 AlN 및 SixNy계 물질과 같은 다른 물질 역시 사용될 수 있지만 SiOx가 마스크 물질로 이용된다. 후속되는 공정 단계에서 증착 온도 등에 의해 부적절하게 손상되지 않는다면 포토-레지스트, e-빔 레지스트 물질 또는 유기 마스크 물질도 사용될 수 있다.
도 1d에 도시한 바와 같이, 상기 마스크(30)의 형성 및 오믹 콘택을 위한 콘택 리세스(23)가 형성되지 않을 영역에 마스크 물질이 남도록 상기 마스크(30)를 패터닝한 후, 상기 리세스는 상기 제 1 유전층(24)을 통하여, 상기 장벽층(22)을 통하여, 상기 채널층(20)까지 식각되고, 일부 구현예에서, 상기 채널층(20)의 내부로까지, 또는 상기 채널층(20)을 관통하여 식각된다. 상기 콘택 리세스(23)를 형성하기 위한 식각은, 예를 들면, 습식 식각, 건식 식각 및/또는 반응성 이온 식각 등에 의해 제공될 수 있다. 선택적으로, 상기 구조물은 식각에 의해 야기되는 손상을 제거 및/또는 줄이기 위해 어닐링될 수 있다. 또한, 선택적으로, 만일, 예를 들면, 필드 도금, 이온 주입 또는 다른 종결 구조와 같은 다른 종결 구조가 제공되지 않거나 또는 다른 구조물과 함께 제공된다면, 상기 소자의 주변부는 메사 구조(미도시)를 형성하도록 식각될 수 있다.
도 1e에 도시한 바와 같이, 상기 콘택 리세스(23)를 식각한 후, 상기 채널층(20)의 노출된 영역과 상기 마스크(30) 위에 콘택층(26')이 형성된다. 예를 들 면, 도 1d의 웨이퍼는 상기 콘택층(26')을 증착하기 위해 에피 반응기 내에 다시 놓여질 수 있다. 본 발명의 일부 구현예에서, 상기 콘택층(26')은 금속 유기 화학 기상 증착(MOCVD), 분자빔 에피택시(MBE), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE)에 의해 형성된다. 일부 구현예에서, 상기 콘택층(26')은 낮아진 증착 온도에서 재성장된다. 특히, 저온 증착 공정이 이용될 수 있다. 여기서 사용될 때, "저온 증착"이라는 용어는 웨이퍼로부터 재성장 영역으로의 실질적인 물질 이동이 일어나는 온도보다 낮은 온도에서 층이 형성되는 것을 말한다. 예를 들면, 상기 콘택층(26')은 약 실온 내지 약 950 ℃의 온도에서 형성될 수 있다. 일부 구현예에서, 상기 콘택층(26')은 960 ℃ 미만의 온도에서 형성된다. 본 발명의 특정 구현예에서, 상기 콘택층(26')은 예를 들면 약 450 ℃ 미만의 그리고 일부 구현예에서는 약 200 ℃ 미만의 매우 낮은 온도에서 형성된다. 이러한 매우 낮은 온도 조건은, 예를 들면, 스퍼터링 및/또는 PECVD 성장 기술과 함께 사용될 수 있다. 낮아진 증착 온도 및/또는 저온 증착의 사용은 트래핑(trapping)을 감소시키거나 및/또는 개선된 신뢰도를 제공할 수 있다.
아래에서 논의하는 바와 같이, 상기 콘택층(26')은 상기 마스크(30) 위의 부분이 다공질 또는 불연속이 되도록 일정하지 않게 형성될 수 있다. 일부 구현예에서, 상기 콘택층(26')은 상기 마스크(30) 위에 형성되지 않는다. 이러한 콘택층(26')의 선택적인 형성은 상기 마스크(30), 콘택층(26')의 조성, 및 상기 콘택층(26')의 성장 조건에 의존할 수 있다.
본 발명의 일부 구현예에서, 상기 콘택층(26')은 n-형 축퇴(degenerate) 반 도체 물질일 수 있다. 본 발명의 어떤 구현예에서, 상기 콘택층(26')은 고농도로 도핑된 n-형 InN, InAlN, AlGaN, AlInGaN, GaN 및/또는 InGaN일 수 있다. 본 발명의 다른 구현예에서, 상기 콘택층(26')은 GaN이나 AlGaN이 아닌 n-형 축퇴 반도체 물질일 수 있다. 예를 들면, 상기 콘택층은 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족 6족 반도체 물질일 수 있다. 가능한 콘택층(26') 물질의 예는 예를 들면, ZnO, ZnGeN2 및/또는 ZnSnN2를 포함한다. 본 발명의 다른 구현예에서, 상기 콘택층(26')은 낮은 일함수를 갖고 쇼트키 콘택을 형성하지 않으며 저온에서도 콘포말(conformal) 증착이 가능한 금속 또는, 예를 들면, 금속 실리사이드와 같은 금속 합금일 수 있다. 예를 들면, 적어도 약 200 ℃의 온도에서 2DEG와 접촉하여 DMAlH를 이용한 Al의 MOCVD 콘포말 증착일 수 있다. 상기 금속은 이어서 채널 영역 및 게이트 영역에서 식각되어 제거될 수 있다. 또한, 상기 금속을 증착하기 전에 패시베이션층이 증착될 수 있다.
만일 상기 채널층(22)가 GaN이라면 GaN 콘택층(26')의 형성은 채널층(22)과의 밴드 불연속성을 줄이거나 및/또는 제거할 수 있다. 상기 콘택층(26')은 낮은 고유 면저항(sheet resistivity)을 제공하기에 충분한 두께로 형성된다. 예를 들면, 상기 콘택층(26')은 상기 채널층(20)과 상기 장벽층(22)의 계면에서 형성되는 2DEG의 고유 면저항보다 작은 고유 면저항을 제공하기에 충분한 두께로 성장될 수 있다. 수십 나노미터의 GaN은, 예를 들면, 상기 콘택층(26')을 위해 충분한 두께일 수 있지만, 그러나, 층의 두께가 더 두꺼우면 더 낮은 저항을 가질 수 있고 전달 길이(transfer length)(LT)가 증가될 수 있다. 상기 콘택층(26')은 Si, Ge 및/또는 O 또는 다른 적합한 n-형 도펀트로 도핑되거나 또는 자연적으로 n-형으로 증착될 수 있다. 상기 콘택층(26')은 후속적인 이온 주입을 통해서보다는 형성될 때 도핑될 수 있다. 이온 주입 없이 도핑된 상기 콘택층(26')의 형성은 도펀트를 활성화시키기 위한 초고온의 어닐링을 할 필요가 없게 할 수 있다. 본 발명의 특정 구현예에서, 상기 콘택층(26')은 약 10 내지 약 400 Ω/□의 고유 면저항을 갖는다. 본 발명의 어떤 구현예에서, 상기 콘택층은 약 1018 내지 약 1021 cm-3의 캐리어 농도를 제공하기 위해 도핑된다. 본 발명의 추가적인 구현예에서, 상기 콘택층(26')은 약 10 nm 내지 약 1000 nm의 두께를 갖는다.
3족 질화물 소재가 아닌 콘택층(26')에 있어서, 상기 소재가 블랭킷 증착되고 증착 후에 패터닝 및 식각될 수 있기 때문에 상기 마스크(30)는 불필요할 수 있다.
도 1f는 상기 마스크(30) 위에 형성된 상기 콘택층(26') 부분의 제거 및 상기 제 1 유전층(24)을 노출시켜 콘택영역(26)을 제공하기 위한 상기 마스크(30)의 제거를 도시한다. 상기 마스크(30) 및 상기 콘택층(26')의 부분은, 예를 들면, 상기 마스크(30)를 상기 마스크층(30)을 제거하고 제 1 유전층(24) 및 콘택 영역(26)을 남길 수 있는 버퍼링된 불산 또는 다른 에칭제(etchant)에서 식각함으로써 제거될 수 있다. 본 발명의 일부 구현예에서, 상기 마스크(30) 위에 형성된 상기 콘택층(26')의 부분은 상기 콘택층(26')을 통해 상기 마스크(30)를 식각하는 것이 가능 하도록 다공질이거나 불연속적이 되게 형성될 수 있다. 그러한 경우, 상기 마스크(30)는 상기 콘택층(26')과 상기 제 1 유전층(24)에 대하여 식각선택도를 갖는 에칭제로 식각될 수 있다. 더 작은 크기의 소자에 있어서, 예를 들어, 만일 상기 마스크층(30) 위에 있는 콘택층(26') 부분이 다공질이 아니거나 연속적이라면, 상기 마스크(30)는 상기 마스크층과 상기 마스크층(30) 위에 있는 콘택층(26') 부분을 제거하기 위해 측면으로부터 식각될 수 있다.
도 1g는 상기 제 1 유전층(24) 내에 게이트 리세스의 형성 및 상기 게이트 리세스 내의 노출된 장벽층(22) 부분 위에 게이트 콘택(44)을 형성하는 것을 도시한다. 예를 들면, 상기 제 1 유전층(24)를 관통하는 식각에 의해 게이트 리세스가 형성될 수 있다. 상기 식각은, 예를 들면, 건식 식각, 습식식각 및/또는 RIE 등에 의할 수 있다. 선택적으로, 상기 구조물은 게이트 리세스의 식각으로 인한 손상의 일부 또는 전부를 치유하기 위해 어닐링될 수 있다. 적합한 게이트 콘택 물질로는, 예를 들면, Ni, Pt, Pd 또는 다른 쇼트키 콘택 물질이 포함된다. 추가적인 상부 적층이 제공될 수 있다. 본 발명의 일부 구현예에서, 상기 게이트 콘택(44)은 상기 유전층(24) 위에 형성될 수 있다.
도 1g에서 보는 바와 같이, 오믹 콘택들(40 및 42)은 콘택 영역(26) 위에 형성되고 소스 및 드레인 콘택을 제공할 수 있다. 상기 오믹 콘택들(40 및 42)은 게이트 리세스 및/또는 콘택(44)의 형성 전 또는 후에 형성될 수 있다. 본 발명의 일부 구현예에서, 상기 오믹 콘택들(40 및 42)은, 예를 들면, 약 850 ℃ 이하의 온도에서 어닐링된다. 다른 구현예에서, 상기 오믹 콘택들의 어닐링은 수행되지 않는 다. 낮아진 어닐링 온도를 사용하거나 또는 어닐링을 하지 않음으로써 트래핑(trapping)이 감소하거나 및/또는 개선된 신뢰도를 제공할 수 있다. 고농도로 도핑된 n-형 콘택 영역의 존재콘택 저항을 낮출 수 있고 향상된 효율 및/또는 고주파(radio frequency) 전력 밀도를 제공할 수 있다. 적합한 오믹 콘택 물질은, 예를 들면, Ti/Al/Ni/Au 스택을 포함하며 이들이 사용될 수 있다. 유사하게, Ti/Al/X/Au의 구조물이 사용될 수 있으며, 여기서 X는 Mo, Pt 및/또는 Ti일 수 있다.
본 발명의 구현예들이 상기 콘택층(26')의 블랭킷 증착을 참조하여 기술되었지만, 선택적으로, 상기 콘택 영역(26)의 선택적인 재성장도 본 발명의 가르침의 유용성을 간직한 채 이용될 수 있다. 또한, 재성장된 콘택 영역(26)은 콘택 영역(40) 및 (42)의 하나에만 제공되고, 나머지 하나의 콘택에는 통상의 콘택 구조가 제공될 수도 있다. 따라서, 본 발명의 구현예들은 도 1a 내지 도 1g에 나타낸 특정한 공정 단계에 한정되는 것으로 해석되어서는 아니된다.
또한, 공정 단계의 특정한 순서가 기술되었지만, 본 발명의 구현예의 범위 내에서도 이러한 순서로와 상이할 수 있다. 예를 들면, 상기 게이트 리세스 및 게이트 콘택은 상기 오믹 콘택의 형성 전 또는 후에 형성될 수 있으며, 심지어 콘택 리세스의 형성 이전에도 형성될 수 있다. 따라서, 본 발명의 구현예는 이상에서 기재한 구체적인 조작 단계에 한정되는 것으로 해석되어서는 아니된다.
도 2, 도 3a 및 도 3b는 상기 콘택 영역(26)과 상기 채널층(20) 사이의 계면에 증가된 수직 표면적을 제공하는 콘택 면적 증대 구조를 갖는 본 발명의 구현예를 나타낸다. 도 2는 상기 채널층(20)의 일부의 측벽에 콘택 면적 증대 면구조를 포함하는 본 발명의 구현예를 나타내고, 도 3a 및 도 3b는 상기 콘택층(20) 내부로 연장되는 매립된 홀에 의해 콘택 증대 면구조가 제공되는 본 발명의 구현예를 나타낸다. 여기에서는 각 콘택 면적 증대 구조가 별개로 설명되지만, 상기 콘택 면적 증대 구조는 서로 조합하여 또는 평면 수직 접촉 면적에 비하여 상기 채널층(20)과 상기 콘택 영역(26) 사이의 수직 접촉 면적을 증가시키는 다른 구조와의 조합에 의해 제공될 수 있다. 그러한 구조는 n-형 질화물계 반도체 물질 콘택 영역(26)의 수직 부분과 상기 질화물계 채널층(20) 사이 계면의 표면적을 증가시키는 수단을 제공할 수 있다.
도 2, 도 3a 및 도 3b는 단일 오믹 콘택 영역을 나타내는 트랜지스터의 일부분을 나타낸다. 당업자에 의해 이해될 것인 바와 같이, 게이트 콘택의 반대쪽에 제 2 오믹 콘택 영역에 대하여 소스 및 드레인 콘택을 제공하기 위해 대응되는 부분이 제공될 수 있다. 선택적으로, 본 발명의 구현예는 오믹 콘택의 한 쪽에 대해서만 콘택 면적 증대 구조를 제공할 수 있다.
도 2는 본 발명의 추가적인 구현예에 따른 HEMT의 일부분의 평면도이다. 도 2에서 보는 바와 같이, 상기 콘택 영역(26)과 상기 채널층(20) 및/또는 장벽층(22) 사이의 계면의 표면적은 상기 채널층(20) 및/또는 장벽층(22)의 측벽(200)의 증가된 표면적을 제공함으로써 증가될 수 있다. 상기 증가된 표면적의 측벽(200)은 직선의 측벽에 비하여 증가된 표면적을 갖는다. 상기 콘택 영역(26)과 상기 채널층(20) 사이의 계면의 증가된 표면적은 상기 콘택 영역(26)과 상기 채널층(20) 사이의 저항을 감소시킬 수 있다.
패터닝된 측벽(200)은 앞서 설명한 콘택 리세스의 식각 동안에 상기 채널층(20)을 패터닝함으로써 제공될 수 있다. 예를 들면, 제 1 유전층(24) 및 장벽층을 관통하는 제 1 식각이 수행될 수 있고, 그 후 상기 채널층(20)의 노출된 부분위에 마스크를 두고 상기 채널층(22) 내부로 제 2 식각이 수행되어 측벽의 패턴을 제공할 수 있다. 선택적으로, 만일 상기 마스크(30)가 상기 채널층(20)의 원하는 측벽 패턴에 대응되는 패턴을 갖는다면, 한 번의 식각이 수행될 수도 있다.
상기 측벽은 규칙적이거나 불규칙적인 반복 또는 비반복 형태를 가질 수 있다. 도 2에 도시된 톱니 모양은 사용될 수 있는 형태의 한 예로서 제공되었다. 그러나, 다른 형태 또한 사용될 수 있다. 예를 들면, 톱니 모양, 연속된 곡선 등이 사용될 수 있다. 따라서, 본 발명의 일부 구현예는 특정한 모양의 증가된 표면적 측벽(200)에 한정되어서는 아니된다.
도 2에는 오믹 콘택 금속(42')이 상기 콘택 영역(26) 위에 도시되어 있다. 상기 콘택 금속(42')은 상기 콘택 영역(26)의 주변부 앞에서 멈추는 것으로 도시된다. 그러나, 상기 콘택 금속(42')은 도시된 것보다 더 연장될 수 있고, 예를 들면, 상기 채널층(22) 위로까지 연장될 수 있다.
도 3a는 본 발명의 추가적인 구현예의 평면도이고, 도 3b는 도 3a의 I-I'선을 따라 취한 단면도이다. 도 3a 및 도 3b에 나타낸 바와 같이, 재성장된 콘택 영역(26)과 상기 채널층(20) 사이의 계면의 표면적은 상기 채널층(20) 내부로 연장되는 홀(300)을 제공함으로써 증가될 수 있다. 상기 홀(300)들은 상기 콘택 영역(26) 내에 제공된 것처럼 자신들의 내부에 n-형 물질을 갖는다. 상기 오믹 콘택(42")은 연장되어서 상기 홀(300)들을 덮음으로써 상기 홀(300) 내의 n-형 물질이 상기 콘택 영역(26)에 전기적으로 연결된다.
메워진 상기 홀(300)들은 상기 콘택층(26')이 형성될 때 존재하는 홀을 제공하기 위해 앞서 설명한 콘택 리세스 식각 동안에 상기 채널층(20)을 패터닝함으로써 제공될 수 있다. 예를 들면, 제 1 유전층(24) 및 상기 장벽층(22)을 관통하는 제 1 식각이 수행될 수 있고, 그 후 상기 채널층(20)에 노출된 부분 위에 마스크를 올린 채 상기 채널층(22) 내부로 제 2 식각이 수행되어 홀을 제공할 수 있다.
선택적으로, 만일 상기 마스크(30)가 상기 채널층(20)의 원하는 홀에 대응되는 패턴을 갖는다면 한 번의 식각이 수행될 수 있다. 그러한 경우에, 상기 홀들은 상기 장벽층(22)을 관통하여 상기 채널층(20)까지 또는 상기 채널층(20) 내부로 연장될 것이다. 그런 후, 상기 콘택 금속은 도 3b에 나타낸 바와 같이 상기 장벽층(22) 위로 연장되어 상기 홀(300) 내의 물질과 접촉할 것이다.
상기 홀(300)들은 규칙적이거나 불규칙적인 반복 또는 비반복 형태를 가질 수 있다. 또한, 상기 홀(300)들은 원형 또는 다른 모양의 둘레를 가질 수도 있다. 도 3a에 나타낸 홀의 패턴 및 모양은 사용될 수 있는 패턴 및 모양의 한 예로서 제공되었다. 그러나, 다른 패턴 및 모양 또한 사용될 수 있다. 따라서, 본 발명의 일부 구현예는 홀(300)의 특정한 패턴 및 모양에 한정되어서는 아니된다.
도 4a 내지 도 4c는 상기 장벽층 내부로 연장되는 콘택 영역이 제공되는 본 발명의 추가적인 구현예의 제조 방법을 나타낸다. 도 4a 내지 도 4c에 도시된 본 발명의 구현예의 제조 방법은 상기 제 1 유전층(24)이 더 작은 크기의 제 1 유전 층(424)으로 축소되어, 예를 들면, 등방성 식각으로 상기 제 1 유전층(24) 내로 마스크(30)를 언더컷함으로써 상기 장벽층(22)의 일부를 노출시킨다는 점을 제외하고는 도 1a 내지 도 1f에 나타낸 것과 동일할 수 있다. 선택적으로, 상기 마스크(30)를 벗기고 다른 마스크를 적용하여 이 제 2 마스크를 이용하여 상기 제 1 유전층(24)을 식각할 수도 있다. 여기에서, 도 4a의 상기 제 1 유전층(424)이 유전 물질로 설명되었지만, 상기 콘택 영역의 증착 조건을 견딜 수 있는 다른 제거가능한 물질도 사용될 수 있다.
도 4a에서 보는 바와 같이, 위에서 설명한 바와 같이 콘택 영역(426)이 재성장되고, 마스크(30)가 제거된다. 도 4b에서 보는 바와 같이, 상기 제 1 유전층(424)은 제거되고, 제 2 유전층(430)이 상기 콘택층(426) 및 상기 장벽층(22) 위에 콘포말하게 증착된다. 상기 제 2 유전층(430)은 대개 등방적으로 증착될 것이다. 상기 제 2 유전층(430) 내의 윈도우는 콘택층(426) 위에 제공될 수 있으며, 소스 및 드레인 콘택(440 및 442)을 위한 오믹 콘택이 상기 콘택층(426) 위에 형성될 수 있다. 상기 오믹 콘택은상기 제 2 유전층(430)의 증착 이전에 형성될 수도 있다.
도 4c에서 보는 바와 같이, 상기 제 2 유전층(430)은 비등방적으로 식각되어 상기 장벽층(22)을 노출시키고 측벽 스페이서(430')와 게이트 콘택 리세스를 제공한다. 게이트 금속이 증착되고, 게이트 콘택(444)을 제공하기 위해, 예를 들면, 리프트 오프 기술을 이용하여 패터닝될 수 있다. 상기 게이트 콘택(444)의 길이는 거의 상기 제 1 유전층(424)의 폭에서 상기 제 2 유전층(430)의 두께의 두 배를 뺀 것일 수 있다. 본 발명의 특정한 구현예에서, 상기 제 1 유전층(424)은 약 0.5 내지 약 1 μm의 폭을 가질 수 있고, 상기 제 2 유전층(430)은 약 0.1 내지 약 0.5 μm의 두께를 가질 수 있다.
본 발명의 구현예들은 소스 및 드레인 콘택 모두에 대하여 재성장된 콘택 영역을 갖는 것으로 도시되었지만, 이러한 재성장된 영역은 소스 또는 드레인의 한 쪽에 대해서만 제공될 수도 있다. 또한, 상기 게이트 콘택은 상기 소스와 드레인의 실질적인 가운데에 위치하는 것으로 도시되었지만, 본 발명의 어떤 구현예에서는 상기 게이트 콘택은 어느 한쪽, 예를 들면, 소스 콘택을 향하여 이심(offset)될 수 있다.
또한, 본 발명의 구현예는 특정한 순서의 제조 단계를 참조하여 설명되었지만, 본 발명의 범위 내에서도 다른 순서의 공정 단계를 이용할 수 있다. 따라서, 본 발명의 구현예들은 여기에 설명된 특정 순서의 단계로 한정되는 것으로 해석되어서는 아니된다.
도면 및 명세서에서, 본 발명의 전형적인 구현예가 개시되었고, 또한, 비록 특정 용어가 채용되었지만 이들은 포괄적이고 기술적인 의미에서만 이용된 것이며, 한정의 의미로 사용된 것이 아니다. 본 발명의 범위는 첨부 청구항에 설명될 것이다.

Claims (85)

  1. 기판 위에 질화물계 채널층을 형성하는 단계;
    상기 질화물계 채널층 위에 장벽층을 형성하는 단계;
    상기 질화물계 채널층의 콘택 영역을 노출시키기 위해 상기 장벽층에 콘택 리세스를 형성하는 단계;
    저온 증착 공정을 이용하여 상기 질화물계 채널층의 노출된 콘택 영역 위에 콘택층을 형성하는 단계;
    상기 콘택층 위에 오믹 콘택을 형성하는 단계; 및
    상기 오믹 콘택에 이웃하는 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 저온 공정이 960 ℃ 미만의 온도를 이용하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 저온 공정이 450 ℃ 미만의 온도를 이용하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 상기 저온 공정이 200 ℃ 미만의 온도를 이용하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 콘택층이 GaN 및 AlGaN 외의 다른 n-형 축퇴(degenerate) 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서, 상기 콘택층이 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족-6족 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서, 상기 질화물계 채널층의 노출된 콘택 영역 위에 저온 증착 공정을 이용하여 콘택층을 형성하는 단계가 금속 유기 화학 기상 증착(MOCVD: metal organic chemical vapor deposition), 분자빔 에피택시(MBE: molecular beam epitaxy), 플라즈마 강화 화학 기상 증착(PECVD: plasma enhanced chemical vapor deposition), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE: hydride vapor phase epitaxy)에 의해 질화물계 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서, 상기 저온 증착 과정이 트랜지스터가 형성되는 웨이퍼로부터의 물질 전달이 아닌 다른 과정인 것을 특징으로 하는 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 장벽층 위에 제 1 유전층을 형성하는 단계;
    상기 제 1 유전층 위에 게이트 리세스를 형성하는 단계;
    를 더 포함하고,
    게이트 콘택을 형성하는 단계가 상기 게이트 리세스 내에 게이트 콘택을 형성하는 단계를 포함하고; 및
    콘택 리세스를 형성하는 단계가 질화물계 채널층의 일부분을 노출시키는 상기 제 1 유전층 및 장벽층 내에 오믹 콘택 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서, 상기 제 1 유전층이 실리콘 질화물층을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서, 상기 실리콘 질화물층이 상기 트랜지스터의 패시베이션층을 제공하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 장벽층 위에 제 1 유전층을 형성하는 단계;
    를 더 포함하고,
    게이트 콘택을 형성하는 단계가 상기 제 1 유전층 위에 게이트 콘택을 형성하는 단계를 포함하고; 및
    콘택 리세스를 형성하는 단계가 질화물계 채널층의 일부분을 노출시키는 상기 제 1 유전층 및 장벽층 내에 오믹 콘택 리세스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  13. 제 1 항에 있어서, 상기 콘택 리세스가 상기 채널층 내부로 연장되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  14. 제 1 항에 있어서, 오믹 콘택을 형성하는 단계가 상기 오믹 콘택의 어닐링 없이 오믹 콘택을 형성하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  15. 제 1 항에 있어서, 오믹 콘택을 형성하는 단계가,
    상기 콘택층 위에 금속층을 패터닝하는 단계; 및
    패터닝된 상기 금속층을 약 850 ℃ 이하의 온도에서 어닐링하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  16. 제 1 항에 있어서, 상기 질화물계 채널층의 노출된 콘택 영역 위에 콘택층을 형성하는 단계가 상기 채널층과 상기 장벽층의 계면에 형성되는 2차원 전자 기체 영역의 고유 면저항보다 작은 고유 면저항을 제공하기에 충분한 두께로 상기 질화 물계 채널층의 노출된 콘택 영역 위에 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  17. 제 1 항에 있어서, 콘택층을 형성하는 단계가 n-형 InGaN, GaN, AlGaN, InAlGaN, InAlN 및/또는 InN 층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  18. 제 17 항에 있어서, 상기 InGaN, GaN, AlGaN, InAlGaN, InAlN 및/또는 InN 층이 형성되는 동안 Si, Ge 및/또는 O로 도핑되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  19. 제 1 항에 있어서, 상기 채널층과 상기 n-형 콘택층 사이의 계면이 편평한 계면에 비하여 증가된 표면적을 제공하도록상기 채널층의 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  20. 제 19 항에 있어서, n-형 콘택층 위에 오믹 콘택을 형성하는 단계가 n-형 콘택층 위에 상기 채널층의 일부분 위로 연장되는 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  21. 제 19 항에 있어서, n-형 콘택층 위에 오믹 콘택을 형성하는 단계가 n-형 콘 택층 위에 상기 채널층의 측벽 앞에서 종결되는 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  22. 제 1 항에 있어서,
    상기 콘택 영역에 이웃하여 상기 채널층 내에 홀을 형성하는 단계;
    상기 홀 내에 n-형 질화물계 반도체 물질을 위치시키는 단계;
    를 더 포함하고,
    상기 n-형 콘택층 위에 오믹 콘택을 형성하는 단계가 상기 n-형 콘택층 및 상기 홀 내의 n-형 질화물계 반도체 물질 위에 오믹 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  23. 제 1 항에 있어서, 상기 콘택 리세스가 제 1 콘택 리세스를 포함하고, 상기 콘택 영역이 제 1 콘택 영역을 포함하고, 상기 오믹 콘택이 제 1 오믹 콘택을 포함하며,
    질화물계 채널층의 제 2 콘택 영역을 노출시키기 위해 상기 장벽층 내에 제 2 콘택 리세스를 형성하는 단계;
    저온 증착 공정을 이용하여 상기 질화물계 채널층의 노출된 제 2 콘택 영역 위에 콘택층을 형성하는 단계;
    상기 콘택층 위에 제 2 오믹 콘택을 형성하는 단계;
    를 더 포함하고,
    게이트 콘택을 형성하는 단계가 상기 제 1 및 제 2 오믹 콘택 사이의 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  24. 제 1 항에 있어서, 콘택 리세스를 형성하는 단계가 상기 장벽층의 일부를 노출시키는 콘택 리세스를 형성하는 단계를 더 포함하고, 콘택층을 형성하는 단계가 상기 장벽층의 노출된 부분 위로 연장되는 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  25. 기판 위에 질화물계 채널층을 형성하는 단계;
    상기 질화물계 채널층 위에 장벽층을 형성하는 단계;
    상기 장벽층 위에 마스크 층을 형성하는 단계;
    상기 마스크층 및 장벽층을 패터닝하여 상기 질화물계 채널층의 일부분을 노출시키는 콘택 개구부를 제공하는 단계;
    상기 질화물계 채널층 및 상기 마스크층의 노출된 부분 위에 콘택층을 형성하는 단계;
    마스크 층 및 상기 마스크층 위의 콘택층 부분을 선택적으로 제거하여 질화물계 콘택 영역을 제공하는 단계;
    상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단계; 및
    상기 장벽층 위에 위치하고 상기 오믹 콘택에 이웃하는 게이트 콘택을 형성 하는 단계;
    를 포함하는 트랜지스터의 제조 방법.
  26. 제 25 항에 있어서,
    상기 장벽층 위에 제 1 유전층을 형성하는 단계;
    상기 제 1 유전층에 리세스를 형성하는 단계;
    를 더 포함하고,
    게이트 콘택을 형성하는 단계가 상기 리세스 내에 게이트 콘택을 형성하는 단계를 포함하고,
    상기 장벽층 위에 마스크층을 형성하는 단계가 상기 제 1 유전층 위에 마스크층을 형성하는 단계를 포함하고, 및
    상기 마스크층 및 장벽층을 패터닝하여 상기 질화물계 채널층의 일부분을 노출시키는 콘택 개구부를 형성하는 단계가 상기 마스크층, 제 1 유전층 및 장벽층을 패터닝하여 상기 질화물계 채널층의 일부분을 노출시키는 콘택 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  27. 제 25 항에 있어서, 상기 제 1 유전층이 실리콘 질화물층을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  28. 제 27 항에 있어서, 상기 실리콘 질화물층이 상기 트랜지스터에 대한 패시베 이션층을 제공하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  29. 제 25 항에 있어서, 상기 마스크층이 유전층을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  30. 제 29 항에 있어서, 상기 유전층이 실리콘 산화물층을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  31. 제 25 항에 있어서, 상기 마스크층이 포토레지스트 및/또는 e-빔 레지스트 마스크층을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  32. 제 25 항에 있어서, 오믹 콘택을 형성하는 단계가 상기 오믹 콘택을 어닐링함 없이 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  33. 제 25 항에 있어서, 오믹 콘택을 형성하는 단계가,
    상기 질화물계 콘택 영역 위에 금속층을 패터닝하는 단계; 및
    패터닝된 상기 금속층을 약 850 ℃ 미만의 온도에서 어닐링하는 단계;
    를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  34. 제 25 항에 있어서, 상기 질화물계 채널층 및 상기 산화물층의 노출된 부분 위에 콘택층을 형성하는 단계가 질화물계 콘택층을 금속 유기 화학 기상 증착(MOCVD), 분자빔 에피택시(MBE), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE)에 의해 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  35. 제 25 항에 있어서, 상기 질화물계 채널층 및 상기 마스크층의 노출된 부분 위에 콘택층을 형성하는 단계가 상기 채널층과 상기 장벽층의 계면에 형성되는 2차원 전자 기체 영역의 고유 면저항보다 작은 고유 면저항을 제공하기에 충분한 두께로 상기 질화물계 채널층 및 상기 마스크층의 노출된 부분 위에 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  36. 제 18 항에 있어서, 콘택층을 형성하는 단계가 n-형 InGaN, GaN, AlGaN, InAlGaN, InAlN 및/또는 InN 층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  37. 제 29 항에 있어서, InGaN, GaN, AlGaN, InAlGaN, InAlN 및/또는 InN 층이 형성되는 동안 Si, Ge 및/또는 O로 도핑되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  38. 제 25 항에 있어서, 상기 콘택층이 GaN 및 AlGaN이 아닌 n-형 축퇴 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  39. 제 38 항에 있어서, 상기 콘택층은 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족-6족 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  40. 제 25 항에 있어서, 상기 채널층과 상기 콘택층 사이의 계면의 표면적이 편평한 계면에 비하여 증가된 표면적을 제공하도록 상기 채널층의 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  41. 제 40 항에 있어서, 오믹 콘택을 형성하는 단계가 상기 채널층의 일부분 위로 연장되는 상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  42. 제 40 항에 있어서, 오믹 콘택을 형성하는 단계가 상기 채널층의 측벽 앞에서 종결되는 상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  43. 제 25 항에 있어서,
    상기 채널층에 상기 콘택 영역에 이웃하여 홀을 형성하는 단계;
    를 더 포함하고,
    콘택층을 형성하는 단계가 상기 홀 내에 질화물계 반도체 물질을 위치시키는 단계를 더 포함하고,
    상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단계가 상기 질화물계 콘택 영역 및 상기 홀 내의 질화물계 반도체 물질 위에 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  44. 제 25 항에 있어서, 상기 콘택 개구부가 제 1 콘택 개구부를 포함하고, 상기 질화물계 콘택 영역이 제 1 질화물계 콘택 영역을 포함하고, 상기 오믹 콘택이 제 1 오믹 콘택을 포함하고,
    상기 마스크층 및 상기 장벽층을 패터닝하여 상기 질화물계 채널층의 일부분을 노출시키는 제 2 콘택 개구부를 제공하는 단계;
    상기 제 2 콘택 개구부에 의해 노출되는 질화물계 채널층의 일부분 위에 콘택층을 형성하는 단계;
    를 더 포함하고,
    상기 마스크층을 선택적으로 제거하는 단계가 상기 마스크층 및 상기 마스크층 위의 콘택층 부분을 선택적으로 제거하여 상기 제 1 질화물계 콘택 영역 및 제 2 질화물계 콘택 영역을 제공하는 단계를 포함하고,
    상기 제 2 질화물계 콘택 영역 위에 제 2 오믹 콘택을 형성하는 단계;
    를 더 포함하고,
    게이트 콘택을 형성하는 단계가 상기 제 1 및 제 2 오믹 콘택 사이의 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  45. 제 25 항에 있어서, 상기 콘택 리세스가 상기 장벽층의 일부분을 노출시키고, 콘택층을 형성하는 단계가 상기 장벽층의 노출된 부분 위로 연장되는 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  46. 기판 위의 질화물계 채널층;
    상기 질화물계 채널층 위의 장벽층;
    상기 장벽층 내의, 상기 채널층 내부로 연장되는 적어도 하나의 콘택 리세스;
    상기 콘택 리세스 내의 상기 질화물계 채널층 위의 콘택 영역;
    상기 장벽층 위에 위치하는 게이트 콘택;
    을 포함하고,
    상기 콘택 영역 및 상기 질화물계 채널층이 표면적 증대 구조를 갖는 고 전자이동도 트랜지스터.
  47. 제 46 항에 있어서, 상기 표면적 증대 구조가 상기 채널층 내부로 연장되는 콘택 리세스의 일부의 패터닝된 측벽을 포함하는 것을 특징으로 하는 트랜지스터.
  48. 제 46 항에 있어서, 상기 콘택 영역 위에 오믹 콘택을 더 포함하는 것을 특징으로 하는 트랜지스터.
  49. 제 48 항에 있어서, 상기 오믹 콘택이 측벽의 영역에서 상기 채널층 위까지 연장되지 않는 것을 특징으로 하는 트랜지스터.
  50. 제 48 항에 있어서, 상기 오믹 콘택이 측벽의 영역에서 상기 채널층 위까지 연장되는 것을 특징으로 하는 트랜지스터.
  51. 제 48 항에 있어서, 상기 표면적 증대 구조가 상기 채널층 내부로 연장되고 자신의 내부에 n-형 반도체 물질을 가지고, 상기 오믹 콘택이 상기 홀 내의 n-형 질화물계 반도체 물질과 접촉하는 것을 특징으로 하는 트랜지스터.
  52. 제 46 항에 있어서, 상기 콘택 영역이 InGaN, InAlGaN, InAlN 및/또는 InN 층을 포함하는 것을 특징으로 하는 트랜지스터.
  53. 제 46 항에 있어서, 상기 콘택 영역이 AlGaN을 포함하는 것을 특징으로 하는 트랜지스터.
  54. 제 46 항에 있어서, 상기 콘택 영역이 GaN을 포함하는 것을 특징으로 하는 트랜지스터.
  55. 제 46 항에 있어서, 상기 콘택 영역이 Si, Ge 및/또는 O로 도핑된 InGaN, InAlGaN, InAlN, AlGaN, GaN 및/또는 InN을 포함하는 것을 특징으로 하는 트랜지스터.
  56. 제 46 항에 있어서, 상기 장벽층 위에 실리콘 질화물층을 더 포함하고, 상기 게이트 콘택이 상기 실리콘 질화물층 내의 리세스 내에 제공되는 것을 특징으로 하는 트랜지스터.
  57. 제 48 항에 있어서, 상기 오믹 콘택이 제 1 오믹 콘택을 포함하고, 상기 트랜지스터가 상기 제 1 오믹 콘택의 반대편에 상기 게이트 콘택에 이웃하여 제 2 오믹 콘택을 포함하는 것을 특징으로 하는 트랜지스터.
  58. 제 46 항에 있어서, 상기 콘택 영역이 GaN 및 AlGaN이 아닌 n-형 축퇴 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  59. 제 58 항에 있어서, 상기 콘택 영역이 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족-6족 반도체 물질을 포함하는 것을 특징으로 하는 트랜지스터.
  60. 제 46 항에 있어서, 상기 콘택 영역이 금속 및/또는 금속 합금을 포함하고 오믹 콘택을 제공하는 것을 특징으로 하는 트랜지스터.
  61. 제 46 항에 있어서, 상기 콘택 영역이 상기 장벽층 위로 연장되는 것을 특징으로 하는 트랜지스터.
  62. 제 46 항에 있어서, 상기 장벽층 위에 유전층을 더 포함하고, 상기 게이트 콘택이 상기 유전층 위에 있는 것을 특징으로 하는 트랜지스터.
  63. 기판 위의 질화물계 채널층;
    상기 질화물계 채널층 위의 장벽층;
    상기 채널층 내부로 연장되는 상기 장벽층 내의 콘택 리세스들;
    상기 콘택 리세스들 내의, 상기 질화물계 채널층 위의 콘택 영역;
    상기 장벽층 위에 위치하는 게이트 콘택; 및
    상기 콘택 영역의 수직한 부분과 상기 질화물계 채널층 사이의 계면의 표면적이 편평한 계면에 비하여 증가되도록 하는 수단;
    을 포함하는 고 전자이동도 트랜지스터.
  64. 기판 위에 질화물계 채널층을 형성하는 단계;
    상기 질화물계 채널층 위에 장벽층을 형성하는 단계;
    상기 채널층 내부로 연장되는 적어도 하나의 콘택 리세스를 상기 장벽층에 형성하는 단계;
    상기 콘택 리세스 내의 상기 질화물계 채널층 위에 콘택 영역을 형성하는 단계;
    상기 장벽층 위에 위치하는 게이트 콘택을 형성하는 단계;
    를 포함하고,
    상기 게이트 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계가 표면적 증대 구조를 포함하도록 콘택 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계를 포함하는 고 전자이동도 트랜지스터의 제조 방법.
  65. 제 64 항에 있어서, 상기 콘택 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계가 표면적 증대 구조를 포함하도록 상기 콘택 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계를 포함하고, 상기 채널층 내부로 연장되는 상기 콘택 리세스의 일부분을 측벽을 패터닝하는 단계를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  66. 제 65 항에 있어서, 상기 질화물계 콘택 영역 위에 오믹 콘택을 형성하는 단 계를 더 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  67. 제 66 항에 있어서, 오믹 콘택을 형성하는 단계가 측벽의 영역에서 상기 채널층 위로 연장되지 않는 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  68. 제 66 항에 있어서, 오믹 콘택을 형성하는 단계가 측벽의 영역에서 상기 채널층 위로 연장되는 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  69. 제 64 항에 있어서, 상기 콘택 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계가 표면적 증대 구조를 포함하도록 상기 콘택 영역을 형성하는 단계 및 상기 질화물계 채널층을 형성하는 단계를 포함하고,
    상기 채널층 내부로 연장되는 홀을 형성하는 단계;
    상기 홀 내에 n-형 반도체 물질을 위치시키는 단계; 및
    상기 홀 내에 n-형 반도체 물질과 접촉하는 오믹 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  70. 제 64 항에 있어서, 상기 콘택 영역이 InGaN, InAlGaN, InAlN 및/또는 InN 층을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  71. 제 64 항에 있어서, 상기 콘택 영역이 AlGaN을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  72. 제 64 항에 있어서, 상기 콘택 영역이 GaN을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  73. 제 64 항에 있어서, 상기 콘택 영역이 Si, Ge 및/또는 O로 도핑된 InGaN, InAlGaN, InAlN, AlGaN, GaN 및/또는 InN을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  74. 제 64 항에 있어서, 상기 장벽층 위에 실리콘 질화물층을 형성하는 단계를 더 포함하고, 상기 게이트 콘택이 상기 실리콘 질화물층의 리세스 내에 제공되는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  75. 제 64 항에 있어서, 상기 콘택 영역을 형성하는 단계가 금속 유기 화학 기상 증착(MOCVD), 분자빔 에피택시(MBE), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링 및/또는 수소화물 기상 에피택시(HVPE)에 의해 질화물계 반도체 물질 콘택 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  76. 제 75 항에 있어서, 콘택 영역을 형성하는 단계가 저온 증착 공정을 이용하여 n-형 반도체 물질 콘택 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  77. 제 64 항에 있어서,
    상기 콘택 영역 위에 제 1 오믹 콘택을 형성하는 단계; 및
    상기 제 1 오믹 콘택의 반대편에 상기 게이트 콘택에 이웃하여 제 2 오믹 콘택을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  78. 제 64 항에 있어서, 상기 콘택 영역이 GaN 및 AlGaN이 아닌 n-형 축퇴 반도체 물질을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  79. 제 78 항에 있어서, 상기 콘택 영역이 비 질화물 3족-5족 반도체 물질, 4족 반도체 물질 및/또는 2족-6족 반도체 물질을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  80. 제 64 항에 있어서, 상기 콘택 영역이 금속 및/또는 오믹 콘택을 제공할 수 있는 금속 합금을 포함하는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  81. 제 64 항에 있어서, 상기 콘택 영역이 상기 장벽층 위로 연장되는 것을 특징으로 하는 고 전자이동도 트랜지스터의 제조 방법.
  82. 기판 위에 구비되는 질화물계 채널층;
    상기 질화물계 채널층 위에 구비되는 장벽층;
    상기 채널층 내부로 연장되는, 상기 장벽층 내의 적어도 하나의 콘택 리세스;
    오믹 콘택을 제공하기 위해 상기 콘택 리세스 내 질화물계 채널층 위의 금속 및/또는 금속 합금의 영역; 및
    상기 장벽층 위에 위치하는 게이트 콘택
    을 포함하는 고 전자 이동도 트랜지스터.
  83. 제 82 항에 있어서, 상기 금속 영역이 상기 장벽층 위로 연장되는 것을 특징으로 하는 트랜지스터.
  84. 기판 위의 질화물계 채널층;
    상기 질화물계 채널층 위의 장벽층;
    상기 채널층 내부로 연장되는 상기 장벽층 내의 적어도 하나의 콘택 리세스;
    상기 콘택 리세스 내에, 상기 질화물계 채널층 위의 GaN 또는 AlGaN이 아닌 n-형 축퇴 반도체 물질의 영역;
    상기 n-형 축퇴 반도체 물질의 영역 위의 오믹 콘택; 및
    상기 장벽층 위에 위치하는 게이트 콘택;
    을 포함하는 고 전자이동도 트랜지스터.
  85. 제 84 항에 있어서, 상기 n-형 축퇴 반도체 물질의 영역이 상기 장벽층 위로 연장되는 것을 특징으로 하는 트랜지스터.
KR1020067026779A 2004-05-20 2005-02-09 재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계트랜지스터 KR20070032701A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/849,617 2004-05-20
US10/849,617 US7432142B2 (en) 2004-05-20 2004-05-20 Methods of fabricating nitride-based transistors having regrown ohmic contact regions
PCT/US2005/004039 WO2005119787A1 (en) 2004-05-20 2005-02-09 Methods of fabricating nitride-based transistors having regrown ohmic contact regions and nitride-based transistors having regrown ohmic contact regions

Publications (1)

Publication Number Publication Date
KR20070032701A true KR20070032701A (ko) 2007-03-22

Family

ID=34961328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067026779A KR20070032701A (ko) 2004-05-20 2005-02-09 재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계트랜지스터

Country Status (8)

Country Link
US (1) US7432142B2 (ko)
EP (1) EP1747589B1 (ko)
JP (1) JP5160225B2 (ko)
KR (1) KR20070032701A (ko)
CN (1) CN1998085B (ko)
CA (1) CA2567066A1 (ko)
TW (1) TW200539264A (ko)
WO (1) WO2005119787A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062795A (ko) * 2014-11-25 2016-06-03 (재)한국나노기술원 4원계 질화물 전력반도체소자 및 이의 제조 방법
WO2022124868A1 (ko) * 2020-12-11 2022-06-16 경북대학교 산학협력단 고전자이동도 트랜지스터 및 그 제조방법

Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1557024B (zh) 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
JP5254521B2 (ja) * 2002-04-15 2013-08-07 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 非極性窒化ガリウム薄膜における転位の低減
US8809867B2 (en) * 2002-04-15 2014-08-19 The Regents Of The University Of California Dislocation reduction in non-polar III-nitride thin films
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP4889203B2 (ja) * 2004-04-21 2012-03-07 新日本無線株式会社 窒化物半導体装置及びその製造方法
US7842527B2 (en) * 2006-12-11 2010-11-30 The Regents Of The University Of California Metalorganic chemical vapor deposition (MOCVD) growth of high performance non-polar III-nitride optical devices
US7709284B2 (en) * 2006-08-16 2010-05-04 The Regents Of The University Of California Method for deposition of magnesium doped (Al, In, Ga, B)N layers
US7709859B2 (en) 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
JP4940557B2 (ja) * 2005-02-08 2012-05-30 日本電気株式会社 電界効果トランジスタ及びその製造方法
KR101145755B1 (ko) * 2005-03-10 2012-05-16 재팬 사이언스 앤드 테크놀로지 에이젼시 평면의 반극성 갈륨 질화물의 성장을 위한 기술
US20060226442A1 (en) 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
TWI377602B (en) * 2005-05-31 2012-11-21 Japan Science & Tech Agency Growth of planar non-polar {1-100} m-plane gallium nitride with metalorganic chemical vapor deposition (mocvd)
TW200703463A (en) * 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
KR101351396B1 (ko) * 2005-06-01 2014-02-07 재팬 사이언스 앤드 테크놀로지 에이젼시 반극성 (Ｇａ,Ａｌ,Ｉｎ,Ｂ)Ｎ 박막들, 헤테로구조들, 및소자들의 성장 및 제조에 대한 기술
US8278128B2 (en) 2008-02-01 2012-10-02 The Regents Of The University Of California Enhancement of optical polarization of nitride light-emitting diodes by wafer off-axis cut
US9331192B2 (en) 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
JP2009501843A (ja) * 2005-07-13 2009-01-22 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 半極性窒化物薄膜の欠陥低減のための横方向成長方法
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
TWI404122B (zh) * 2005-09-09 2013-08-01 Univ California 增進半-極性（Ａｌ，Ｉｎ，Ｇａ，Ｂ）Ｎ藉由金屬有機化學氣相沈積生長之方法
US7338826B2 (en) * 2005-12-09 2008-03-04 The United States Of America As Represented By The Secretary Of The Navy Silicon nitride passivation with ammonia plasma pretreatment for improving reliability of AlGaN/GaN HEMTs
US7687293B2 (en) * 2006-01-20 2010-03-30 The Regents Of The University Of California Method for enhancing growth of semipolar (Al,In,Ga,B)N via metalorganic chemical vapor deposition
JP5896442B2 (ja) * 2006-01-20 2016-03-30 国立研究開発法人科学技術振興機構 Ｉｉｉ族窒化物膜の成長方法
US8193079B2 (en) * 2006-02-10 2012-06-05 The Regents Of The University Of California Method for conductivity control of (Al,In,Ga,B)N
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
US8728234B2 (en) 2008-06-04 2014-05-20 Sixpoint Materials, Inc. Methods for producing improved crystallinity group III-nitride crystals from initial group III-nitride seed by ammonothermal growth
US8764903B2 (en) * 2009-05-05 2014-07-01 Sixpoint Materials, Inc. Growth reactor for gallium-nitride crystals using ammonia and hydrogen chloride
KR20090018106A (ko) * 2006-05-09 2009-02-19 더 리전츠 오브 더 유니버시티 오브 캘리포니아 비극성 및 준극성 (ａｌ, ｇａ, ｉｎ)ｎ을 위한 인-시츄 결함 감소 기술
US9040398B2 (en) * 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
JP5179023B2 (ja) * 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
US20080078439A1 (en) * 2006-06-23 2008-04-03 Michael Grundmann Polarization-induced tunnel junction
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
US8193020B2 (en) * 2006-11-15 2012-06-05 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition
EP2087507A4 (en) * 2006-11-15 2010-07-07 Univ California METHOD FOR THE HETEROEPITAXIAL GROWTH OF QUALITATIVELY HIGH-QUALITY N-SIDE-GAN, INN AND AIN AND THEIR ALLOYS THROUGH METALLORGANIC CHEMICAL IMMUNE
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8878245B2 (en) * 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
WO2008073384A1 (en) * 2006-12-11 2008-06-19 The Regents Of University Of California Non-polar and semi-polar light emitting devices
WO2008073414A1 (en) * 2006-12-12 2008-06-19 The Regents Of The University Of California Crystal growth of m-plane and semipolar planes of(ai, in, ga, b)n on various substrates
US9076852B2 (en) * 2007-01-19 2015-07-07 International Rectifier Corporation III nitride power device with reduced QGD
JP4876927B2 (ja) * 2007-01-22 2012-02-15 住友電気工業株式会社 半導体デバイスを形成する方法
US8021904B2 (en) * 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
EP2111632A1 (en) * 2007-02-12 2009-10-28 The Regents of the University of California Cleaved facet (ga,al,in)n edge-emitting laser diodes grown on semipolar {11-2n} bulk gallium nitride substrates
JP2010518626A (ja) * 2007-02-12 2010-05-27 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 無極性および半極性（Ｇａ，Ａｌ，Ｉｎ，Ｂ）Ｎダイオードレーザのためのレーザ棒配向の最適化
WO2008112185A1 (en) * 2007-03-09 2008-09-18 The Regents Of The University Of California Method to fabricate iii-n field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
FR2914500B1 (fr) * 2007-03-30 2009-11-20 Picogiga Internat Dispositif electronique a contact ohmique ameliore
US9484499B2 (en) * 2007-04-20 2016-11-01 Cree, Inc. Transparent ohmic contacts on light emitting diodes with carrier substrates
US20080283854A1 (en) * 2007-05-01 2008-11-20 The Regents Of The University Of California Light emitting diode device layer structure using an indium gallium nitride contact layer
TWI339444B (en) 2007-05-30 2011-03-21 Au Optronics Corp Conductor structure, pixel structure, and methods of forming the same
JP2009010107A (ja) * 2007-06-27 2009-01-15 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP5202897B2 (ja) * 2007-07-25 2013-06-05 住友電工デバイス・イノベーション株式会社 電界効果トランジスタおよびその製造方法
JP2010536182A (ja) * 2007-08-08 2010-11-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 長波長放射を有する非極性ｉｉｉ窒化物発光ダイオード
JP2010536181A (ja) * 2007-08-08 2010-11-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア ミスカット基板上に成長した平面型非極性ｍ平面ｉｉｉ族窒化物薄膜
US7875537B2 (en) * 2007-08-29 2011-01-25 Cree, Inc. High temperature ion implantation of nitride based HEMTs
WO2009039402A1 (en) * 2007-09-19 2009-03-26 The Regents Of The University Of California (al,in,ga,b)n device structures on a patterned substrate
JP5751513B2 (ja) 2007-09-19 2015-07-22 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 窒化ガリウムのバルク結晶とその成長方法
KR20100067114A (ko) 2007-09-19 2010-06-18 더 리전츠 오브 더 유니버시티 오브 캘리포니아 비극성 및 반극성 질화물 기판들의 면적을 증가하기 위한 방법
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
US7750370B2 (en) * 2007-12-20 2010-07-06 Northrop Grumman Space & Mission Systems Corp. High electron mobility transistor having self-aligned miniature field mitigating plate on a protective dielectric layer
TWI487817B (zh) * 2008-02-25 2015-06-11 Sixpoint Materials Inc 用於製造第iii族氮化物晶圓之方法及第iii族氮化物晶圓
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
WO2009149300A1 (en) * 2008-06-04 2009-12-10 Sixpoint Materials High-pressure vessel for growing group iii nitride crystals and method of growing group iii nitride crystals using high-pressure vessel and group iii nitride crystal
EP2286007B1 (en) 2008-06-12 2018-04-04 SixPoint Materials, Inc. Method for testing gallium nitride wafers and method for producing gallium nitride wafers
US8384115B2 (en) * 2008-08-01 2013-02-26 Cree, Inc. Bond pad design for enhancing light extraction from LED chips
US8289065B2 (en) * 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
WO2010045567A1 (en) * 2008-10-16 2010-04-22 Sixpoint Materials, Inc. Reactor design for growing group iii nitride crystals and method of growing group iii nitride crystals
KR20110097813A (ko) * 2008-11-07 2011-08-31 더 리전츠 오브 더 유니버시티 오브 캘리포니아 Ⅲ족 질화물 결정들의 암모노열 성장을 위한 신규한 용기 설계 및 소스 물질과 씨드 결정들의 상기 용기에 대한 상대적인 배치
US8852341B2 (en) * 2008-11-24 2014-10-07 Sixpoint Materials, Inc. Methods for producing GaN nutrient for ammonothermal growth
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
US8674409B2 (en) 2008-12-26 2014-03-18 Renesas Electronics Corporation Heterojunction field effect transistor, method for producing heterojunction field effect transistor, and electronic device
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8741715B2 (en) * 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
CN102460739A (zh) * 2009-06-05 2012-05-16 加利福尼亚大学董事会 长波长非极性及半极性(Al,Ga,In)N基激光二极管
US8268707B2 (en) * 2009-06-22 2012-09-18 Raytheon Company Gallium nitride for liquid crystal electrodes
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5609055B2 (ja) * 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
US20110241020A1 (en) * 2010-03-31 2011-10-06 Triquint Semiconductor, Inc. High electron mobility transistor with recessed barrier layer
CN102576727B (zh) * 2010-06-23 2016-01-27 康奈尔大学 门控iii-v半导体结构和方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
JP5654884B2 (ja) * 2011-01-26 2015-01-14 株式会社東芝 窒化物半導体装置の製造方法
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US20120204957A1 (en) * 2011-02-10 2012-08-16 David Nicholls METHOD FOR GROWING AlInGaN LAYER
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8383471B1 (en) * 2011-04-11 2013-02-26 Hrl Laboratories, Llc Self aligned sidewall gate GaN HEMT
US20130240026A1 (en) * 2011-09-02 2013-09-19 The California Institute Of Technology Photovoltaic semiconductive materials
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
CN103000692A (zh) * 2011-09-14 2013-03-27 鸿富锦精密工业（深圳）有限公司 薄膜晶体管结构及其制造方法
US8697505B2 (en) * 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
US8946771B2 (en) * 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
US8884308B2 (en) * 2011-11-29 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US9666705B2 (en) * 2012-05-14 2017-05-30 Infineon Technologies Austria Ag Contact structures for compound semiconductor devices
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US9076850B2 (en) 2012-07-30 2015-07-07 Samsung Electronics Co., Ltd. High electron mobility transistor
US9076763B2 (en) * 2012-08-13 2015-07-07 Infineon Technologies Austria Ag High breakdown voltage III-nitride device
JP2014045069A (ja) * 2012-08-27 2014-03-13 Toshiba Corp 半導体装置および半導体装置の製造方法
US8900985B2 (en) * 2012-10-15 2014-12-02 Infineon Technologies Austria Ag Self-doped ohmic contacts for compound semiconductor devices
CN105164811B (zh) 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
FR3018629B1 (fr) 2014-03-14 2022-10-28 Ommic Structure semiconductrice formant transistor hemt
CN103928323A (zh) * 2014-03-21 2014-07-16 中国电子科技集团公司第十三研究所 降低hemt器件欧姆接触电阻的方法
CN103903982A (zh) * 2014-03-21 2014-07-02 中国电子科技集团公司第十三研究所 降低hemt器件欧姆接触电阻的方法
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
CN104393038A (zh) * 2014-10-23 2015-03-04 西安电子科技大学 高击穿电压InAlN/AlGaN高电子迁移率晶体管及其制作方法
JP6631950B2 (ja) * 2014-12-11 2020-01-15 パナソニックＩｐマネジメント株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
CN105845680B (zh) * 2015-01-14 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US20170092747A1 (en) * 2015-09-30 2017-03-30 Sumitomo Electric Industries, Ltd. Hemt having heavily doped n-type regions and process of forming the same
CN105552108A (zh) * 2015-12-07 2016-05-04 成都海威华芯科技有限公司 GaN HEMT器件非合金欧姆接触的制作方法
JP6888013B2 (ja) 2016-01-15 2021-06-16 トランスフォーム テクノロジー，インコーポレーテッド ＡＬ（１−ｘ）Ｓｉ（ｘ）Ｏゲート絶縁体を有するエンハンスメントモードＩＩＩ族窒化物デバイス
JP6690320B2 (ja) * 2016-03-11 2020-04-28 住友電気工業株式会社 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
CN107230625A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓晶体管及其制造方法
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
CN105789282B (zh) * 2016-04-22 2019-01-25 西安电子科技大学 一种具有部分高掺杂沟道4H-SiC金半场效应管
TWI813243B (zh) 2016-05-31 2023-08-21 美商創世舫科技有限公司 包含漸變空乏層的三族氮化物裝置
JP6711233B2 (ja) 2016-10-13 2020-06-17 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法
JP7013710B2 (ja) * 2017-08-07 2022-02-01 住友電気工業株式会社 窒化物半導体トランジスタの製造方法
JP6879177B2 (ja) * 2017-11-24 2021-06-02 住友電気工業株式会社 窒化物半導体素子の製造方法
JP7100241B2 (ja) * 2017-12-20 2022-07-13 富士通株式会社 化合物半導体装置及びその製造方法
JP7024534B2 (ja) * 2018-03-20 2022-02-24 富士通株式会社 半導体装置及びその製造方法
CN108598235B (zh) * 2018-05-09 2019-12-20 芜湖德豪润达光电科技有限公司 GaN基LED结构及其制备方法
TWI714909B (zh) * 2018-11-13 2021-01-01 新唐科技股份有限公司 高電子遷移率電晶體元件及其製造方法
JP7417070B2 (ja) * 2020-02-06 2024-01-18 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
GB2594308B (en) 2020-04-23 2022-06-08 X Fab Dresden Gmbh & Co Kg Semiconductor contact structures
LT6909B (lt) 2020-09-29 2022-04-25 Valstybinis mokslinių tyrimų institutas Fizinių ir technologijos mokslų centras Įgilintų elektronikos elementų formavimo būdas
US11515410B2 (en) 2020-10-30 2022-11-29 Raytheon Company Group III-V semiconductor structures having crystalline regrowth layers and methods for forming such structures
US12009417B2 (en) * 2021-05-20 2024-06-11 Macom Technology Solutions Holdings, Inc. High electron mobility transistors having improved performance
US12015075B2 (en) * 2021-05-20 2024-06-18 Macom Technology Solutions Holdings, Inc. Methods of manufacturing high electron mobility transistors having a modified interface region
CN114005866A (zh) * 2021-09-13 2022-02-01 西安电子科技大学广州研究院 GaN高电子迁移率异质结结构及制备方法、二极管、晶体管

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US34861A (en) * 1862-04-01 Improved washing-machine
FR2465317A2 (fr) 1979-03-28 1981-03-20 Thomson Csf Transistor a effet de champ a frequence de coupure elevee
CA1145482A (en) 1979-12-28 1983-04-26 Takashi Mimura High electron mobility single heterojunction semiconductor device
JPH088350B2 (ja) 1985-04-08 1996-01-29 日本電気株式会社 半導体装置
US4755867A (en) 1986-08-15 1988-07-05 American Telephone And Telegraph Company, At&T Bell Laboratories Vertical Enhancement-mode Group III-V compound MISFETs
US4788156A (en) 1986-09-24 1988-11-29 Microwave Technology, Inc. Subchannel doping to reduce short-gate effects in field effect transistors
US4866005A (en) 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US5411914A (en) 1988-02-19 1995-05-02 Massachusetts Institute Of Technology III-V based integrated circuits having low temperature growth buffer or passivation layers
EP0334006A1 (en) 1988-02-22 1989-09-27 Siemens Aktiengesellschaft Stacked channel heterojunction fet
US4946547A (en) 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
US5053348A (en) 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US5210051A (en) 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5172197A (en) 1990-04-11 1992-12-15 Hughes Aircraft Company Hemt structure with passivated donor layer
US5292501A (en) 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5200022A (en) 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US5140386A (en) * 1991-05-09 1992-08-18 Raytheon Company High electron mobility transistor
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
DE69202554T2 (de) 1991-12-25 1995-10-19 Nippon Electric Co Tunneltransistor und dessen Herstellungsverfahren.
JPH05275463A (ja) 1992-03-30 1993-10-22 Matsushita Electric Ind Co Ltd 半導体装置
JPH05326561A (ja) 1992-05-22 1993-12-10 Nec Corp 電界効果トランジスタの製造方法
JPH06267991A (ja) 1993-03-12 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
US5393993A (en) 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5686737A (en) 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
US5523589A (en) 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US5592501A (en) 1994-09-20 1997-01-07 Cree Research, Inc. Low-strain laser structures with group III nitride active layers
JP2687897B2 (ja) * 1994-10-13 1997-12-08 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP3157690B2 (ja) 1995-01-19 2001-04-16 沖電気工業株式会社 ｐｎ接合素子の製造方法
US5534462A (en) 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
SE9501311D0 (sv) 1995-04-10 1995-04-10 Abb Research Ltd Method for producing a semiconductor device having a semiconductor layer of SiC
US6002148A (en) 1995-06-30 1999-12-14 Motorola, Inc. Silicon carbide transistor and method
KR100195269B1 (ko) 1995-12-22 1999-06-15 윤종용 액정표시장치의 제조방법
US5915164A (en) 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
JP3700872B2 (ja) * 1995-12-28 2005-09-28 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置およびその製造方法
DE19600116C2 (de) 1996-01-03 2001-03-15 Siemens Ag Doppelheterostruktur-HEMT
US5698870A (en) * 1996-07-22 1997-12-16 The United States Of America As Represented By The Secretary Of The Air Force High electron mobility transistor (HEMT) and pseudomorphic high electron mobility transistor (PHEMT) devices with single layer integrated metal
JPH1050982A (ja) 1996-07-31 1998-02-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH1065213A (ja) * 1996-08-20 1998-03-06 Nichia Chem Ind Ltd 窒化物半導体素子
US6936839B2 (en) 1996-10-16 2005-08-30 The University Of Connecticut Monolithic integrated circuit including a waveguide and quantum well inversion channel devices and a method of fabricating same
US6533874B1 (en) * 1996-12-03 2003-03-18 Advanced Technology Materials, Inc. GaN-based devices using thick (Ga, Al, In)N base layers
US6677619B1 (en) 1997-01-09 2004-01-13 Nichia Chemical Industries, Ltd. Nitride semiconductor device
US6448648B1 (en) 1997-03-27 2002-09-10 The United States Of America As Represented By The Secretary Of The Navy Metalization of electronic semiconductor devices
JPH10335637A (ja) 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
US6201262B1 (en) 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
JP3372470B2 (ja) 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6150680A (en) 1998-03-05 2000-11-21 Welch Allyn, Inc. Field effect semiconductor device having dipole barrier
JPH11261053A (ja) 1998-03-09 1999-09-24 Furukawa Electric Co Ltd:The 高移動度トランジスタ
US6086673A (en) 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP3209270B2 (ja) 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP3398613B2 (ja) * 1999-03-15 2003-04-21 富士通カンタムデバイス株式会社 電界効果トランジスタ
US6518637B1 (en) 1999-04-08 2003-02-11 Wayne State University Cubic (zinc-blende) aluminum nitride
US6218680B1 (en) 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6639255B2 (en) 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP2001230401A (ja) 2000-02-15 2001-08-24 Fuji Film Microdevices Co Ltd 固体撮像装置
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6475889B1 (en) 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
JP2002016312A (ja) * 2000-06-27 2002-01-18 Sanyo Electric Co Ltd 窒化物系半導体素子およびその製造方法
JP4022708B2 (ja) 2000-06-29 2007-12-19 日本電気株式会社 半導体装置
US6515316B1 (en) 2000-07-14 2003-02-04 Trw Inc. Partially relaxed channel HEMT device
US6727531B1 (en) * 2000-08-07 2004-04-27 Advanced Technology Materials, Inc. Indium gallium nitride channel high electron mobility transistors, and method of making the same
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3428962B2 (ja) * 2000-12-19 2003-07-22 古河電気工業株式会社 ＧａＮ系高移動度トランジスタ
US6593193B2 (en) 2001-02-27 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US6674101B2 (en) * 2001-06-01 2004-01-06 Furukawa Electric Co Ltd GaN-based semiconductor device
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
CN1557024B (zh) 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP3986887B2 (ja) 2002-05-17 2007-10-03 松下電器産業株式会社 半導体装置
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US20040021152A1 (en) 2002-08-05 2004-02-05 Chanh Nguyen Ga/A1GaN Heterostructure Field Effect Transistor with dielectric recessed gate
US6884704B2 (en) 2002-08-05 2005-04-26 Hrl Laboratories, Llc Ohmic metal contact and channel protection in GaN devices using an encapsulation layer
US6841809B2 (en) * 2003-04-08 2005-01-11 Sensor Electronic Technology, Inc. Heterostructure semiconductor device
JP4746825B2 (ja) 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062795A (ko) * 2014-11-25 2016-06-03 (재)한국나노기술원 4원계 질화물 전력반도체소자 및 이의 제조 방법
WO2022124868A1 (ko) * 2020-12-11 2022-06-16 경북대학교 산학협력단 고전자이동도 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
CN1998085A (zh) 2007-07-11
EP1747589A1 (en) 2007-01-31
US7432142B2 (en) 2008-10-07
US20050258451A1 (en) 2005-11-24
TW200539264A (en) 2005-12-01
WO2005119787A1 (en) 2005-12-15
CA2567066A1 (en) 2005-12-15
JP5160225B2 (ja) 2013-03-13
JP2007538402A (ja) 2007-12-27
CN1998085B (zh) 2012-08-08
EP1747589B1 (en) 2014-03-26

Similar Documents

Publication Publication Date Title
US7432142B2 (en) Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US9666707B2 (en) Nitride-based transistors with a cap layer and a recessed gate
EP1779437B1 (en) Nitride-based transistors having laterally grown active region and methods of fabricating same
EP1817798B1 (en) Cap layers and/or passivation layers for nitride-based transistors, transistor structures and methods of fabricating same
US11316028B2 (en) Nitride-based transistors with a protective layer and a low-damage recess
EP1905097B1 (en) Nitride-based transistors and fabrication methods with an etch stop layer
US7592211B2 (en) Methods of fabricating transistors including supported gate electrodes
EP1522091B1 (en) Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
WO2006118632A1 (en) Aluminum free group iii-nitride based high electron mobility transistors and methods of fabricating same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid