CN114005866A - GaN高电子迁移率异质结结构及制备方法、二极管、晶体管 - Google Patents

GaN高电子迁移率异质结结构及制备方法、二极管、晶体管 Download PDF

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Abstract

本发明涉及一种GaN高电子迁移率异质结结构及制备方法、二极管、晶体管，异质结结构包括：衬底、复合缓冲区、沟道层、复合势垒区、凹槽、重掺杂半导体接触区和欧姆接触电极，衬底、复合缓冲区、沟道层、复合势垒区依次层叠；凹槽贯穿复合势垒区且位于沟道层中；重掺杂半导体接触区填充在凹槽中，重掺杂半导体接触区的材料为n型重掺杂非三族氮化物材料；欧姆接触电极位于重掺杂半导体接触区上。该GaN高电子迁移率异质结结构中重掺杂半导体接触区选择与GaN的导带底能级相近的非三族氮化物半导体材料，有利于实现金属电极与GaN结构二维电子气之间较低的欧姆接触阻值，同时能够减少欧姆接触工艺步骤对晶圆的负面影响，提高器件的良率和可靠性。

Description

GaN高电子迁移率异质结结构及制备方法、二极管、晶体管
技术领域
本发明属于半导体器件技术领域，具体涉及一种GaN高电子迁移率异质结结构及制备方法、二极管、晶体管。
背景技术
氮化镓与其他三族氮化物材料具有众多优异特性，包括宽带隙、高迁移率、高电子饱和速度等。三族氮化物材料有很高的极化系数，因而所构成的异质结处亦能诱导生成极高的二维电子气浓度。氮化镓高电子迁移率晶体管，其结构以氮化镓异质结为核心，具有导通电阻低、能量转换效率高、耐高温、抗辐射、输出功率高等优点，已广泛应用于卫星、雷达、通信基站等射频系统，以及电动汽车、电网等电力系统，未来应用前景广阔。
要制造高性能的氮化镓高电子迁移率晶体管、二极管，需要保证GaN高电子迁移率异质结与金属接触电极之间能够形成低阻值的欧姆接触。目前，使得GaN异质结形成欧姆接触的常用结构设计与制备技术包括以下两种：
一、在GaN异质结结构上沉积金属，典型的制备方法例如：沉积Ti/Al/Ni/Au多层金属结构，然后在惰性气体(如N2)气氛中退火。完成退火后，多层金属结构中Ti/Al/Ni/Au形成合金；GaN异质结结构中的氮扩散到多层金属结构中，和Ti/Al形成TiN/AlN，使得GaN异质结结构中的势垒层和沟道层内部产生大量的氮空位；大量的氮空位相当于施主离子，所产生的效果类似于对势垒层和沟道层进行n型高掺杂，这种类掺杂效应使得金属和半导体异质结势垒层之间能够形成较好的欧姆接触。这种技术目前是制备AlGaN/GaN异质结结构的欧姆接触的主流技术，其制备的欧姆接触结构可实现较低的接触电阻值(Rc～0.3Ω)。但这种制备技术需要较高的退火温度，一般退火温度在800-900度之间。另一方面，这种制备技术也很难进一步降低欧姆接触阻值，难于实现Rc<0.15Ω，特别是对于具有高铝组分AlGaN势垒层和AlN势垒层结构的GaN异质结而言，更难于实现较好的欧姆接触。
二、在GaN异质结结构上制作凹槽，凹槽中沉积金属，使得金属和二维电子气之间直接形成接触。此技术相对于第一种技术，改进了器件结构，能够进一步降低欧姆接触电阻值，但降低幅度有限，一般获得的阻值Rc>0.25Ω。此外，由于此技术需要进行凹槽刻蚀，使得欧姆接触的效果受到凹槽刻蚀的工艺参数、侧墙角度，GaN异质结质量等因素的影响，同时新增加的光刻工艺、刻蚀工艺具有较窄的工艺窗口。以上因素均会影响产品的良率。
综上，目前GaN异质结形成欧姆接触的结构设计与制备技术主要存在器件良率和可靠性与低阻值的欧姆接无法同时实现的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种GaN高电子迁移率异质结结构及制备方法、二极管、晶体管。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种基于欧姆接触的GaN高电子迁移率异质结结构，包括：衬底、复合缓冲区、沟道层、复合势垒区、凹槽、重掺杂半导体接触区和欧姆接触电极，其中，
所述衬底、所述复合缓冲区、所述沟道层、所述复合势垒区依次层叠；
所述凹槽贯穿所述复合势垒区且位于所述沟道层中；
所述重掺杂半导体接触区填充在所述凹槽中，所述重掺杂半导体接触区的材料为n型重掺杂非三族氮化物材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；
所述欧姆接触电极位于所述重掺杂半导体接触区上。
在本发明的一个实施例中，所述复合缓冲区包括依次层叠的成核层、过渡层和核心缓冲层，其中，所述成核层位于所述衬底上。
在本发明的一个实施例中，所述复合势垒区包括依次层叠的隔离层、核心势垒层和帽层，其中，所述隔离层位于所述沟道层上。
在本发明的一个实施例中，所述重掺杂半导体接触区的材料为二元或者三元三五族化合物，掺杂杂质包括Si、Ge中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。
在本发明的一个实施例中，所述重掺杂半导体接触区的材料为四族元素或者四族二元化合物，掺杂杂质包括N、P、As中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。
在本发明的一个实施例中，所述重掺杂半导体接触区与所述凹槽的高度差为-10～200nm。
在本发明的一个实施例中，所述欧姆接触电极的材料包括钛、铝、氮化钛、金、镍、钽、氮化钽、钼、硅化镍、硅化钛、硅化钴中的一种或多种，厚度为50nm-1μm。
本发明的另一个实施例提供了一种基于欧姆接触的GaN高电子迁移率异质结结构的制备方法，包括步骤：
S1、在衬底表面依次生长复合缓冲区、沟道层和复合势垒区；
S2、将所述复合势垒区和部分所述沟道层去除，形成述凹槽；
S3、在所述凹槽中生长非三族氮化物半导体材料，形成重掺杂半导体接触区；
S4、在所述重掺杂半导体接触区上制备欧姆接触电极。
本发明的又一个实施例提供了一种具有GaN高电子迁移率异质结的二极管，包括晶圆、位于所述晶圆一端的阴极和位于所述晶圆另一端的阳极，其中，
所述晶圆包括依次层叠的衬底、复合缓冲区、沟道层和复合势垒区；
所述阴极包括凹槽、重掺杂半导体接触区和欧姆接触电极，所述凹槽贯穿所述复合势垒区且位于所述沟道层中；所述重掺杂半导体接触区填充在所述凹槽中，所述重掺杂半导体接触区的材料为非三族氮化物半导体材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；所述欧姆接触电极位于所述重掺杂半导体接触区上；
所述阳极位于所述复合势垒区上。
本发明的再一个实施例提供了一种具有GaN高电子迁移率异质结的晶体管，包括晶圆、位于所述晶圆一端的源电极、位于所述晶圆另一端的漏电极以及位于所述源电极和所述漏电极之间的栅电极，其中，
所述晶圆包括依次层叠的衬底、复合缓冲区、沟道层和复合势垒区；
所述源电极和所述漏电极均包括凹槽、重掺杂半导体接触区和欧姆接触电极，所述凹槽贯穿所述复合势垒区且位于所述沟道层中；所述重掺杂半导体接触区填充在所述凹槽中，所述重掺杂半导体接触区的材料为非三族氮化物半导体材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；所述欧姆接触电极位于所述重掺杂半导体接触区上；
所述栅电极位于所述复合势垒区上。
与现有技术相比，本发明的有益效果：
本发明的GaN高电子迁移率异质结结构中在凹槽中设置重掺杂半导体接触区，重掺杂半导体接触区的侧面与沟道层和复合势垒区之间的二维电子气沟道接触，重掺杂半导体接触区选择与GaN的导带底能级Ec相近的非三族氮化物半导体材料，容易实现n型重掺杂，从而有利于实现金属电极与GaN结构二维电子气之间较低的欧姆接触阻值，同时能够减少欧姆接触工艺步骤对晶圆的负面影响，提高器件的良率和可靠性。
附图说明
图1为本发明实施例提供的一种基于欧姆接触的GaN高电子迁移率异质结结构的结构示意图；
图2为本发明实施例提供的一种复合缓冲区的结构示意图；
图3是本发明实施例提供的一种复合势垒区的结构示意图；
图4a-4i为本发明实施例提供的一种基于欧姆接触的GaN高电子迁移率异质结结构的制备方法的过程示意图；
图5为本发明实施例提供的一种GaN高电子迁移率异质结的二极管的结构示意图；
图6为本发明实施例提供的一种具有GaN高电子迁移率异质结的晶体管的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种基于欧姆接触的GaN高电子迁移率异质结结构的结构示意图。该GaN高电子迁移率异质结结构包括衬底11、复合缓冲区12、沟道层13、复合势垒区14、凹槽2、重掺杂半导体接触区3和欧姆接触电极4。
其中，衬底11、复合缓冲区12、沟道层13、复合势垒区14自下而上依次层叠，形成晶圆1；沟道层13和复合势垒区14之间存在二维电子气沟道。
凹槽2贯穿复合势垒区14且位于沟道层13中。具体的，在凹槽区域将复合势垒区14和部分沟道层13去除，形成凹槽2，因此，凹槽2的深度小于复合势垒区14和沟道层13的深度之和。
重掺杂半导体接触区3填充在凹槽2中，形成嵌入晶圆1上表面的结构，且重掺杂半导体接触区3的侧面与沟道层13和复合势垒区14之间的二维电子气沟道接触。具体的，重掺杂半导体接触区3为在凹槽2中填充n型重掺杂非三族氮化物材料形成，非三族氮化物材料的导带底能级与GaN的导带底能级相似，差值范围在0.5～1eV，且非三族氮化物材料的制备温度较低。
欧姆接触电极4位于重掺杂半导体接触区3上，且仅与重掺杂半导体接触区3接触。
在一个具体实施例中，衬底11的材料包括高阻硅、半绝缘碳化硅、半绝缘蓝宝石、半绝缘金刚石、半绝缘氮化铝中的一种或多种，其厚度为50-1500μm。可选的，衬底11的材料选用高阻硅，高阻硅的电阻率为1000-30000Ω·cm，晶向为<111>。
请参见图2，图2为本发明实施例提供的一种复合缓冲区的结构示意图。复合缓冲区包括自下而上依次层叠的成核层121、过渡层122和核心缓冲层123，成核层121位于衬底11上。
具体的，成核层121的材料为AlN，其厚度为50-300nm。过渡层122为多层AlGaN层，其中各层Al组分不同，或者过渡层122为AlN/GaN超晶格层；过渡层122的厚度为0.5-1.5μm。核心缓冲层123的材料包括GaN、AlGaN、AlN中的一种或多种，其厚度为0.5-2μm。
具体的，沟道层13的材料包括GaN、AlGaN中的一种或多种，厚度为10-500nm。
请参见图3，图3是本发明实施例提供的一种复合势垒区的结构示意图。复合势垒区14包括自下而上依次层叠的隔离层141、核心势垒层142和帽层143，其中，隔离层141位于沟道层13上。
具体的，隔离层141的材料包括AlN，其厚度为0.5-1.5nm。核心势垒层142的材料为具有高铝组分的材料，例如，核心势垒层142的材料包括具有高铝组分的AlGaN、AlN中的一种或多种，铝组分>30％，其厚度为2-30nm；可选地，核心势垒层142的材料为铝镓氮时，铝镓氮中铝的组分即铝镓氮中铝的原子比例>30％，铝镓氮的厚度为2-30nm；核心势垒层142的材料为氮化铝时，氮化铝的厚度2-10nm。帽层143的材料包括氮化镓、氮化硅中的一种或多种，其厚度为1-10nm；可选地，帽层143的材料为氮化镓时，氮化镓的厚度为1-3nm；帽层143的材料为氮化硅时，氮化硅的厚度为1-10nm。
具体的，重掺杂半导体接触区3的材料为二元或者三元三五族化合物，包括但不限于GaP、AlAs、GaAs、InGaP、InAlAs、InGaAs中的一种或多种；重掺杂半导体接触区3的掺杂杂质包括Si、Ge中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。重掺杂半导体接触区3的材料还可以为四族元素或者四族二元化合物，包括但不限于Si、Ge、Sn、SiGe、GeSn中的一种或多种；重掺杂半导体接触区3的掺杂杂质包括N、P、As中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。
具体的，重掺杂半导体接触区3与凹槽2的高度差为-10～200nm。也就是说，重掺杂半导体接触区3的上表面在晶圆1的上表面上面0-200nm，或者重掺杂半导体接触区3的上表面与晶圆1的上表面相平，或者重掺杂半导体接触区3的上表面在晶圆1的上表面下面0-10nm。
在一个具体实施例中，重掺杂半导体接触区3的材料为GaP，掺杂杂质为Si，杂质浓度为1×1018-1×1022cm-3，深度从帽层143往下计算为50nm，高度高出帽层143表面20nm，即重掺杂半导体接触区3的厚度为70nm。
进一步的，重掺杂半导体接触区3中的半导体材料淀积温度小于GaN材料的淀积温度，为300-800℃。
本实施例中，选用淀积温度较低的半导体材料作为重掺杂半导体接触区，可以解决具有高铝组分AlGaN或AlN势垒层的GaN基异质结结构与金属电极之间难以在低温工艺温度下获得低阻值欧姆接触的难题。
欧姆接触电极4为自下而上依次层叠的多层金属结构，厚度为50nm-1μm。具体的，欧姆接触电极4的材料包括钛、铝、氮化钛、金、镍、钽、氮化钽、钼、硅化镍、硅化钛、硅化钴中的一种或多种，最下层的金属材料可选择：钛、钼、镍或者铝、硅化镍、硅化钛、硅化钴；例如，欧姆接触电极4的材料从下到上为Ni/Ge/Au/Ni/Au，厚度为5/25/100/20/200nm；又如，欧姆接触电极4自下而上为钛/铝/镍/金。
由于GaN半导体材料禁带宽度大，与金属电极直接接触形成的金属/半导体接触势垒较大，因而难以形成良好的欧姆接触。为此，本实施例提出在具有GaN高电子迁移率异质结结构的晶圆上表面进行凹槽刻蚀，在凹槽中外延生长n型重掺杂非三族氮化物半导体材料，从而在欧姆接触结构中设置与GaN高电子迁移率异质结处的二维电子气直接接触的重掺杂半导体接触区；由于重掺杂半导体材料具有与GaN相近的导带底能级Ec，容易实现n型重掺杂，从而有利于实现金属电极与GaN结构二维电子气之间较低的欧姆接触阻值；同时选用淀积温度较低的半导体材料作为重掺杂半导体接触区，能够减少欧姆接触工艺步骤对晶圆的负面影响，提高器件的良率和可靠性；从而解决了具有高铝组分AlGaN或AlN势垒层的GaN基异质结结构与金属电极之间难以在低温工艺温度下获得低阻值欧姆接触的难题。
实施例二
在实施例一的基础上，请参见图4a-4i，图4a-4i为本发明实施例提供的一种基于欧姆接触的GaN高电子迁移率异质结结构的制备方法的过程示意图。该制备方法包括步骤：
S1、在衬底11表面依次生长复合缓冲区12、沟道层13和复合势垒区14，请参见图4a。
具体的，在衬底11表面连续生长复合缓冲区12、沟道层13和复合势垒区14，形成具有氮化镓高电子迁移率异质结结构的晶圆1。其中，复合缓冲区12包括依次层叠的成核层121、过渡层122和缓冲层123，请参见图2；复合势垒区14包括依次层叠的隔离层141、核心势垒层142和帽层143，请参见图3。
S2、将复合势垒区14和部分沟道层13去除，形成述凹槽2。
首先，在复合势垒区14表面第一次使用光刻工艺，形成第一掩膜层S1，利用第一掩膜层S1的图案定义凹槽窗口，请参见图4b。
然后，在复合势垒区14表面使用刻蚀工艺，通过凹槽窗口即通过晶圆1没有被第一掩膜层S1遮挡的地方刻蚀去除复合势垒层14和部分沟道层13，形成凹槽2，请参见图4c。
最后，形成凹槽2后，去除复合势垒区14表面的第一掩膜层S1，请参见图4d。
S3、在凹槽2中生长非三族氮化物半导体材料，形成重掺杂半导体接触区3。
首先，使用金属有机化合物化学气相沉淀(Metal-organic Chemical VaporDeposition，MOCVD)技术，在淀积温度为500-800℃条件下，在晶圆1的上表面外延生长一层n型重掺杂半导体材料，并且使得重掺杂半导体材料填充满凹槽2，形成n+半导体外延层，请参见图4e。具体的，n型重掺杂半导体材料为n型重掺杂非三族氮化物材料，且非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV。
然后，使用化学机械抛光技术(Chemical Mechanical Polishing，CMP)对晶圆1上表面进行抛光，去除位于复合势垒区14上的部分n型重掺杂半导体材料，仅保留填充在凹槽2中的n型重掺杂半导体材料，从而形成重掺杂半导体接触区3，请参见图4f。
接着，对形成重掺杂半导体接触区3的晶圆1作退火处理，激活重掺杂半导体接触区3中的掺杂离子。
S4、在重掺杂半导体接触区3上制备欧姆接触电极4。
首先，在晶圆1上表面第二次使用光刻工艺，形成第二掩膜层S2，利用第二掩膜层S2图案定义欧姆接触电极窗口。欧姆接触电极窗口应当位于重掺杂半导体接触区3之内，且宽度小于或等于重掺杂半导体接触区3的宽度，请参见图4g。
然后，在第二掩膜层S2图案定义的欧姆接触电极窗口内沉积金属，形成淀积金属层，请参见图4h。
接着，去除晶圆1表面的第二掩膜层S2及其表面的金属材料，形成欧姆接触电极4，请参见图4i。
对形成欧姆接触电极4后的晶圆1作退火处理，使淀积金属层与n型重掺杂非三族氮化物半导体材料发生合金化反应，形成低阻值的欧姆接触；其中，退火处理的温度为300-900℃，处理时间为10s-300s，处理环境为真空、惰性气体中的一种或者多种组合。
上述制备方法制备得到的异质结结构请参见实施例一，本实施例不再赘述。
本实施例在凹槽中外延生长非三族氮化镓半导体材料的制备方法，选择与GaN的导带底能级Ec相近的非三族氮化物半导体材料，外延生长温度比较低、容易实现n型重掺杂，从而能够使用较低的淀积温度(500-800℃)在GaN异质结结构器件中实现低阻值(Rc<0.1Ω)的欧姆接触电阻；半导体材料较低的淀积温度能够减少改欧姆接触工艺步骤对晶圆的负面影响，提高器件的可靠性，同时能够减少工艺流程对设备高温操作的需求，降低工艺制造成本。
实施例三
在实施例一和实施例二的基础上，请参见图5，图5为本发明实施例提供的一种GaN高电子迁移率异质结的二极管的结构示意图。该GaN高电子迁移率异质结的二极管包括晶圆1、位于晶圆1一端的阴极5和位于晶圆1另一端的阳极6。
晶圆1为具有氮化镓高电子迁移率异质结结构的晶圆，包括自下而上依次层叠的衬底11、复合缓冲区12、沟道层13和复合势垒区14，沟道层13和复合势垒区14之间存在二维电子气沟道。
阴极5包括凹槽2、重掺杂半导体接触区3和欧姆接触电极4。
凹槽2贯穿复合势垒区14且位于沟道层13中，凹槽2中复合势垒区14和部分沟道层13被去除，凹槽2的深度小于复合势垒区14和沟道层13的深度之和。
重掺杂半导体接触区3填充在凹槽2中，形成嵌入晶圆1上表面的结构，且重掺杂半导体接触区3的侧面与沟道层13和复合势垒区14之间的二维电子气沟道接触。具体的，重掺杂半导体接触区3为在凹槽2中填充n型重掺杂非三族氮化物材料形成，非三族氮化物材料的导带底能级与GaN的导带底能级相似，差值范围在0.5～1eV，且非三族氮化物材料的制备温度较低。
欧姆接触电极4位于重掺杂半导体接触区3上，且仅与重掺杂半导体接触区3接触。
阳极6位于复合势垒区14上。
衬底11、复合缓冲区12、沟道层13和复合势垒区14的具体结构请参见实施例一，本实施例不再赘述。
本实施例在凹槽中设置重掺杂半导体接触区，重掺杂半导体接触区的侧面与沟道层和复合势垒区之间的二维电子气沟道接触，重掺杂半导体接触区选择与GaN的导带底能级Ec相近的非三族氮化物半导体材料，容易实现n型重掺杂，从而有利于实现金属电极与GaN结构二维电子气之间较低的欧姆接触阻值，同时能够减少欧姆接触工艺步骤对晶圆的负面影响，提高器件的良率和可靠性。
实施例四
在实施例一和实施例二的基础上，请参见图6，图6为本发明实施例提供的一种具有GaN高电子迁移率异质结的晶体管的结构示意图。该具有GaN高电子迁移率异质结的晶体管包括晶圆1、位于晶圆1一端的源电极7、位于晶圆1另一端的漏电极8以及位于源电极7和漏电极8之间的栅电极9。
晶圆1为具有氮化镓高电子迁移率异质结结构的晶圆，包括自下而上依次层叠的衬底11、复合缓冲区12、沟道层13和复合势垒区14，沟道层13和复合势垒区14之间存在二维电子气沟道。
源电极7和漏电极8均包括凹槽2、重掺杂半导体接触区3和欧姆接触电极4。
凹槽2贯穿复合势垒区14且位于沟道层13中，凹槽2中复合势垒区14和部分沟道层13被去除，凹槽2的深度小于复合势垒区14和沟道层13的深度之和。
重掺杂半导体接触区3填充在凹槽2中，形成嵌入晶圆1上表面的结构，且重掺杂半导体接触区3的侧面与沟道层13和复合势垒区14之间的二维电子气沟道接触。具体的，重掺杂半导体接触区3为在凹槽2中填充n型重掺杂非三族氮化物材料形成，非三族氮化物材料的导带底能级与GaN的导带底能级相似，差值范围在0.5～1eV，且非三族氮化物材料的制备温度较低。
欧姆接触电极4位于重掺杂半导体接触区3上，且仅与重掺杂半导体接触区3接触。
栅电极9位于复合势垒区14上。
进一步的，在复合势垒区14上还设置有介质层，源电极7和漏电极8均贯穿介质层，栅电极4位于复合势垒区14和介质层上。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，包括：衬底(11)、复合缓冲区(12)、沟道层(13)、复合势垒区(14)、凹槽(2)、重掺杂半导体接触区(3)和欧姆接触电极(4)，其中，
所述衬底(11)、所述复合缓冲区(12)、所述沟道层(13)、所述复合势垒区(14)依次层叠；
所述凹槽(2)贯穿所述复合势垒区(14)且位于所述沟道层(13)中；
所述重掺杂半导体接触区(3)填充在所述凹槽(2)中，所述重掺杂半导体接触区(3)的材料为n型重掺杂非三族氮化物材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；
所述欧姆接触电极(4)位于所述重掺杂半导体接触区(3)上。
2.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述复合缓冲区(12)包括依次层叠的成核层(121)、过渡层(122)和核心缓冲层(123)，其中，所述成核层(121)位于所述衬底(11)上。
3.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述复合势垒区(14)包括依次层叠的隔离层(141)、核心势垒层(142)和帽层(143)，其中，所述隔离层(141)位于所述沟道层(13)上。
4.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述重掺杂半导体接触区(3)的材料为二元或者三元三五族化合物，掺杂杂质包括Si、Ge中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。
5.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述重掺杂半导体接触区(3)的材料为四族元素或者四族二元化合物，掺杂杂质包括N、P、As中的一种或多种，掺杂杂质的浓度为1×1018-1×1022cm-3。
6.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述重掺杂半导体接触区(3)与所述凹槽(2)的高度差为-10～200nm。
7.根据权利要求1所述的基于欧姆接触的GaN高电子迁移率异质结结构，其特征在于，所述欧姆接触电极(4)的材料包括钛、铝、氮化钛、金、镍、钽、氮化钽、钼、硅化镍、硅化钛、硅化钴中的一种或多种，厚度为50nm-1μm。
8.一种基于欧姆接触的GaN高电子迁移率异质结结构的制备方法，其特征在于，包括步骤：
S1、在衬底(11)表面依次生长复合缓冲区(12)、沟道层(13)和复合势垒区(14)；
S2、将所述复合势垒区(14)和部分所述沟道层(13)去除，形成述凹槽(2)；
S3、在所述凹槽(2)中生长非三族氮化物半导体材料，形成重掺杂半导体接触区(3)；
S4、在所述重掺杂半导体接触区(3)上制备欧姆接触电极(4)。
9.一种具有GaN高电子迁移率异质结的二极管，其特征在于，包括晶圆(1)、位于所述晶圆(1)一端的阴极(5)和位于所述晶圆(1)另一端的阳极(6)，其中，
所述晶圆(1)包括依次层叠的衬底(11)、复合缓冲区(12)、沟道层(13)和复合势垒区(14)；
所述阴极(5)包括凹槽(2)、重掺杂半导体接触区(3)和欧姆接触电极(4)，所述凹槽(2)贯穿所述复合势垒区(14)且位于所述沟道层(13)中；所述重掺杂半导体接触区(3)填充在所述凹槽(2)中，所述重掺杂半导体接触区(3)的材料为n型重掺杂非三族氮化物半导体材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；所述欧姆接触电极(4)位于所述重掺杂半导体接触区(3)上；
所述阳极(6)位于所述复合势垒区(14)上。
10.一种具有GaN高电子迁移率异质结的晶体管，其特征在于，包括晶圆(1)、位于所述晶圆(1)一端的源电极(7)、位于所述晶圆(1)另一端的漏电极(8)以及位于所述源电极(7)和所述漏电极(8)之间的栅电极(9)，其中，
所述晶圆(1)包括依次层叠的衬底(11)、复合缓冲区(12)、沟道层(13)和复合势垒区(14)；
所述源电极(7)和所述漏电极(8)均包括凹槽(2)、重掺杂半导体接触区(3)和欧姆接触电极(4)，所述凹槽(2)贯穿所述复合势垒区(14)且位于所述沟道层(13)中；所述重掺杂半导体接触区(3)填充在所述凹槽(2)中，所述重掺杂半导体接触区(3)的材料为n型重掺杂非三族氮化物半导体材料，且所述非三族氮化物半导体材料的导带底能级与GaN的导带底能级之间的差值范围为0.5～1eV；所述欧姆接触电极(4)位于所述重掺杂半导体接触区(3)上；
所述栅电极(9)位于所述复合势垒区(14)上。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62213279A (ja) * 1986-03-14 1987-09-19 Fujitsu Ltd 半導体装置
US20050258451A1 (en) * 2004-05-20 2005-11-24 Saxler Adam W Methods of fabricating nitride-based transistors having regrown ohmic contact regions and nitride-based transistors having regrown ohmic contact regions
CN104362181A (zh) * 2014-11-03 2015-02-18 苏州捷芯威半导体有限公司 一种GaN异质结二极管器件及其制备方法
CN108807500A (zh) * 2018-05-30 2018-11-13 东南大学 一种具有高阈值电压的增强型高电子迁移率晶体管
CN109671776A (zh) * 2018-12-24 2019-04-23 广东省半导体产业技术研究院 半导体器件及其制造方法
CN112736131A (zh) * 2021-01-05 2021-04-30 西安电子科技大学 YAlN/GaN高电子迁移率晶体管及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62213279A (ja) * 1986-03-14 1987-09-19 Fujitsu Ltd 半導体装置
US20050258451A1 (en) * 2004-05-20 2005-11-24 Saxler Adam W Methods of fabricating nitride-based transistors having regrown ohmic contact regions and nitride-based transistors having regrown ohmic contact regions
CN104362181A (zh) * 2014-11-03 2015-02-18 苏州捷芯威半导体有限公司 一种GaN异质结二极管器件及其制备方法
CN108807500A (zh) * 2018-05-30 2018-11-13 东南大学 一种具有高阈值电压的增强型高电子迁移率晶体管
CN109671776A (zh) * 2018-12-24 2019-04-23 广东省半导体产业技术研究院 半导体器件及其制造方法
CN112736131A (zh) * 2021-01-05 2021-04-30 西安电子科技大学 YAlN/GaN高电子迁移率晶体管及其制作方法

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