CN116959991A - 场效应晶体管及其制备方法及在其漂移层中制备凹槽结构的方法 - Google Patents
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Abstract
本发明公开一种场效应晶体管及其制备方法及在其漂移层中制备凹槽结构的方法，在场效应晶体管的漂移层中制备凹槽结构的方法包括步骤：提供表面上设置有第一漂移层的衬底；将掩膜版放置在第一漂移层上预形成凹槽结构底部的位置；然后在第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层；利用刻蚀液刻蚀掉掩膜版，在场效应晶体管的第二漂移层中制备得到凹槽结构。本发明采用选区外延的方式，在第一漂移层上非掩膜版覆盖的区域外延第二漂移层，利用刻蚀液刻蚀掉掩膜版，制备得到凹槽结构，避免了干法刻蚀带来的凹槽结构内壁的刻蚀损伤，有效改善了MOS界面质量，对降低器件漏电流、提升器件耐压性能和阈值电压稳定性具有良好的促进作用。
Description
技术领域
本发明涉及场效应晶体管技术领域，尤其涉及一种场效应晶体管及其制备方法及在其漂移层中制备凹槽结构的方法。
背景技术
功率器件的结构一般分为两种：垂直型和水平型。垂直型结构的功率器件的电流是沿着垂直方向移动，而水平型结构的功率器件的电流是沿着水平方向移动。由于垂直型结构的功率器件的击穿电压与漂移层的厚度成正比，因此增加垂直型结构的功率器件的击穿电压并不需要牺牲芯片面积，正因如此可以获得更高功率密度芯片和更小尺寸的垂直型结构的功率器件占据了主流地位。垂直型结构的功率器件主要分为二极管和晶体管两类，晶体管中场效应晶体管(FET)则根据器件导电方式的不同，又分为耗尽型和增强型。增强型的FET阈值电压大于零，因此在不加电压时器件始终处于关闭状态。因此，增强型的FET凭借能耗低、安全的优点受到人们的广泛关注。目前，增强型的FET主要可分为两类：鳍型(FinFETs)和电流阻挡层(CurrentBlockingLayer，CBL)型。虽然FinFETs已经实现了千伏的高击穿电压，但是其制造过程由于线宽很小必须采用电子束光刻设备，大大影响了器件的制备效率，阻碍了器件的量产和器件的良品率。而垂直增强型的CBL型FET，特别是对于一些缺失p型的半导体材料(如Ga2O3等)，其无法形成有效的电流阻挡层，导致器件的性能较差。N离子注入形成的电流阻挡层为制备垂直增强型的CBL型FET提供了理论基础，且经过科研人员的探索，发现利用凹槽结构制备的N离子注入CBL型FET器件的击穿电压和导通电阻有一定的优势，以缺乏p型的半导体材料Ga2O3为例，现有的利用凹槽结构制备CBL型FET器件的具体方法如下：如图1所示，由于目前p型Ga2O3还没有实现，采用N离子注入方式阻断垂直方向的电流，降低漏电流，然后利用干法刻蚀在Ga2O3漂移层中刻蚀凹槽结构，通过栅极加压在N离子注入与栅介质接触区域形成电子积累层，从而控制器件导通，成功制备出垂直增强型的金属氧化物场效应晶体管(MOSFET)器件；如图2所示，利用氧气退火的方式在Ga2O3单晶衬底片上实现电流阻挡层，然后结合干法刻蚀实现凹槽结构，从而利用栅极加压形成电子通道从而实现器件导通，成功制备了垂直增强型的MOSFET器件。
然而现有都是采用干法刻蚀制备凹槽结构，会给凹槽结构内壁(底部和侧壁)带来刻蚀损伤，凹槽结构内壁质量较差，导致沉积栅极介质后形成的金属氧化物半导体(MOS)界面质量较差，从而导致器件的漏电流较大、耐压性能和阈值电压稳定性较差。
因此，现有技术还有待于改进和发展。
发明内容
鉴于上述现有技术的不足，本发明的目的在于提供一种FET及其制备方法及在其漂移层中制备凹槽结构的方法，旨在解决现有采用干法刻蚀制备凹槽结构，会给凹槽内壁带来刻蚀损伤，导致器件性能较差的问题。
本发明的技术方案如下：
本发明的第一方面，提供一种在FET的漂移层中制备凹槽结构的方法，其中，包括步骤：
提供表面上设置有第一漂移层的衬底；
将掩膜版放置在所述第一漂移层上预形成凹槽结构底部的位置；
然后在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层；
利用刻蚀液刻蚀掉所述掩膜版，在所述FET的第二漂移层中制备得到凹槽结构。
可选地，通过等离子体增强化学气相沉积法、金属有机化合物化学气相沉积法、分子束外延法、氢化物气相外延法中的至少一种在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层。
可选地，所述掩膜版的材料包括SiO2、SiN、Al2O3中的至少一种。
可选地，所述刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液主要包括HF和NH4F。
本发明的第二方面，提供一种FET的制备方法，其中，包括本发明如上所述的方法中包括的步骤；
还包括步骤：
在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层；
在所述高导层及所述凹槽结构的底部和侧壁上形成绝缘栅介质层；
在所述高导层上形成与所述绝缘栅介质层间隔设置的源极；
在所述衬底远离所述第一漂移层的一侧形成漏极；
在所述绝缘栅介质层上形成栅极。
可选地，所述第二漂移层包括下层区域、中层区域和上层区域；所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
在所述第二漂移层的中层区域中注入受主离子或利用氧气退火的方法，将所述中层区域制备成电子阻挡层；
在所述第二漂移层的上层区域中注入施主离子，将所述上层区域制备成高导层。
可选地，所述第二漂移层包括下层区域和上层区域；所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
在所述第二漂移层的上层区域中注入受主离子或利用氧气退火的方法，将所述上层区域制备成电子阻挡层；
在所述电子阻挡层上外延生长掺杂有SiH4的半导体材料，形成高导层；所述半导体材料与第二漂移层的材料相同。
可选地，所述受主离子包括N离子、Mg离子中的至少一种。
可选地，所述施主离子包括Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子中的至少一种。
可选地，所述衬底、第一漂移层、第二漂移层的主体材料均为Ga2O3。
本发明的第三方面，提供一种FET，其中，采用本发明如上所述的制备方法制备得到。
有益效果：本发明将掩膜版放置在第一漂移层上预形成凹槽结构底部的位置，然后采用选区外延的方式，在第一漂移层上非掩膜版覆盖的区域外延出第二漂移层，利用刻蚀液刻蚀掉掩膜版后，在FET的第二漂移层中制备得到凹槽结构。本发明采用掩膜结合选区外延的方式实现凹槽结构的制备，避免了干法刻蚀带来的凹槽结构内壁的刻蚀损伤，有效改善了MOS界面质量，对降低器件漏电、提升器件耐压性能和阈值电压稳定性具有良好的促进作用。
附图说明
图1为现有技术中采用干法刻蚀制备凹槽结构从而得到的器件结构示意图。
图2为另一现有技术中采用干法刻蚀制备凹槽结构从而得到的器件结构示意图。
图3为本发明实施例中FET的制备流程示意图，其中(a)为提供表面上设置有第一漂移层的衬底的示意图；(b)为将掩膜版放置在第一漂移层上预形成凹槽结构底部的位置的示意图；(c)为在第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层的示意图；(d)为利用刻蚀液刻蚀掉掩膜版，在FET的第二漂移层中制备得到凹槽结构的示意图；(e)为在第二漂移层的中层区域中注入受主离子或利用氧气退火的方法，将中层区域制备成电子阻挡层的示意图；(f)为在第二漂移层的上层区域注入施主离子，将上层区域制备成高导层的示意图；(g)为在高导层及凹槽结构的底部和侧壁上形成绝缘栅介质层的示意图；(h)为在高导层上形成与绝缘栅介质层间隔设置的源极、在衬底远离第一漂移层的一侧形成漏极的示意图；(i)为在绝缘栅介质层上形成栅极的示意图。
图4中(a)为本发明一实施方式中掩膜版与第一漂移层的位置关系俯视示意图；(b)为本发明又一实施方式中掩膜版与第一漂移层的位置关系俯视示意图；(c)为本发明另一实施方式中掩膜版与第一漂移层的位置关系俯视示意图。
图5中(d)为将第二漂移层分为下层区域和上层区域的示意图；(e)为本发明实施例中在第二漂移层的上层区域中注入受主离子或利用氧气退火的方法，将上层区域制备成电子阻挡层的示意图；(f)为在电子阻挡层上外延生长掺杂有SiH4的半导体材料，形成高导层的示意图。
具体实施方式
本发明提供一种FET及其制备方法及在其漂移层中制备凹槽结构的方法，为使本发明的目的、技术方案及效果更加清楚、明确，以下对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术术语和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
现有技术中采用干法刻蚀在FET的漂移层中实现凹槽结构，此种工艺会导致凹槽结构内壁刻蚀损伤，导致凹槽结构内壁质量较差，沉积栅极介质后形成的MOS界面质量较差，从而导致器件的漏电流较大、耐压性能和阈值电压稳定性较差。并且此种工艺很难获得垂直性高的凹槽侧壁。基于此，本发明实施例提供一种在FET的漂移层中制备凹槽结构的方法，其中，如图3所示，包括步骤：
S1、如图3中(a)所示，提供表面上设置有第一漂移层2的衬底1；
S2、如图3中(b)所示，将掩膜版3放置在所述第一漂移层2上预形成凹槽结构底部的位置；
S3、如图3中(c)所示，然后在所述第一漂移层2上非掩膜版覆盖的区域外延生长出第二漂移层4；
S4、如图3中(d)所示，利用刻蚀液刻蚀掉所述掩膜版3，在所述FET的第二漂移层4中制备得到凹槽结构5。
本发明实施例中，采用掩膜结合选区外延的方式实现凹槽结构的制备。具体地，将掩膜版放置在第一漂移层上预形成凹槽结构底部的位置，采用选区外延的方式，在第一漂移层上非掩膜版覆盖的区域外延出第二漂移层，将器件置于刻蚀液中，利用刻蚀液刻蚀掉掩膜版(刻蚀液与掩膜版反应，而与衬底、第一漂移层和第二漂移层不反应)后，在FET的第二漂移层中制备得到凹槽结构。因此，本发明实施例采用掩膜结合选区外延的方式实现凹槽结构的制备，避免了干法刻蚀带来的凹槽结构内壁的刻蚀损伤，有效改善了MOS界面质量，对降低器件漏电、提升器件耐压性能和阈值电压稳定性具有良好的促进作用。同时，相比干法刻蚀，本发明实施例利用选区外延可轻松获得垂直性高的凹槽侧壁。
在一些实施方式中，通过等离子体增强化学气相沉积(PECVD)法、金属有机化合物化学气相沉积(MOCVD)法、分子束外延(MBE)法、氢化物气相外延(HVPE)法中的至少一种在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层。如图3中(c)所示，通过这些方法在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层时，不可避免地会在掩膜版上也同时生长出与第二漂移层厚度和材料相同的材料层4’，因此，将第二漂移层4的厚度设置为小于掩膜版3的厚度，从而在通过刻蚀液刻蚀掉掩膜版时，材料层4’也与器件本体分离。
可以理解的是，如图4中(a)所示，若想要获得的凹槽结构位于第二漂移层的中心位置(即凹槽结构的底部位于第一漂移层的中心位置)，则掩膜版放置在第一漂移层中心位置，在掩膜版四周的第一漂移层区域外延生长出第二漂移层后，刻蚀液通过掩膜版高出第二漂移层的位置开始进行刻蚀；如图4中(b)和(c)所示，若想要获得的凹槽结构贯穿第二漂移层，以长方形掩膜版为例，其两个长边的长度大于等于第一漂移层(或第二漂移层)相对的两边之间的距离，掩膜版放置在第一漂移层上后，在掩膜版两侧的第一漂移层区域外延生长出第二漂移层，此时刻蚀液通过掩膜版高出第二漂移层的位置和掩膜版裸露的侧边位置开始进行刻蚀。
本实施方式中，第一漂移层的材料与第二漂移层的材料可以相同也可以不同。但优选地，第一漂移层的材料与第二漂移层的材料相同。
本发明中第二漂移层的厚度可根据实际需要进行设置，本发明不做具体限定。示例性地，所述第二漂移层的厚度700～1500nm，例如可以是700、800、900、1000、1100、1200、1300、1400或1500nm等。
在一些实施方式中，掩膜版的厚度根据第二漂移层的厚度进行设置，例如可以是2000nm。
在一些实施方式中，所述掩膜版的材料包括SiO2、SiN、Al2O3中的至少一种，但不限于此。
在一些实施方式中，所述刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液(BOE)主要包括HF和NH4F。所述刻蚀液可以与掩膜版的材料SiO2、SiN、Al2O3进行反应，从而刻蚀掉掩膜版。在一些具体的实施方式中，缓冲氧化物刻蚀液包括体积比为1:6的49％HF水溶液和40％NH4F水溶液。
基于上述凹槽结构的制备方法，本发明实施例还提供一种FET的制备方法，其中，如图3所示，包括步骤：
S1、如图3中(a)所示，提供表面上设置有第一漂移层2的衬底1；
S2、如图3中(b)所示，将掩膜版3放置在所述第一漂移层2上预形成凹槽结构底部的位置；
S3、如图3中(c)所示，然后在所述第一漂移层2上非掩膜版覆盖的区域外延生长出第二漂移层4；
S4、如图3中(d)所示，利用刻蚀液刻蚀掉所述掩膜版，在所述FET的第二漂移层中制备得到凹槽结构5。
还包括步骤：
S5、在所述第二漂移层上形成电子阻挡层；
S6、如图3中(f)所示，在所述电子阻挡层42上形成高导层43；
S7、如图3中(g)所示，在所述高导层43及所述凹槽结构5的底部和侧壁上形成绝缘栅介质层6；
S8、如图3中(h)所示，在所述高导层43上形成与所述绝缘栅介质层6间隔设置的源极7；
S9、如图3中(h)所示，在所述衬底1远离所述第一漂移层2的一侧形成漏极8；
S10、如图3中(i)所示，在所述绝缘栅介质层6上形成栅极9。
本发明实施例采用掩膜结合选区外延的方式实现凹槽结构的制备，避免了干法刻蚀带来的凹槽结构内壁的刻蚀损伤，有效改善了MOS界面质量，使得器件具有较高质量的MOS界面，有助于器件耐压性能和器件阈值电压稳定性的提升，避免了器件提前发生栅击穿而影响器件的耐压性能，即对降低器件漏电、提升器件耐压和阈值电压稳定性具有良好的促进作用；凹槽结构内壁不存在损伤，提供了高质量的导电通道，避免了干法刻蚀因内壁损伤而导致的电子迁移率的降低，能够有效提升器件的饱和电流同时降低器件的比导通电阻，有效提高器件的巴利加优(Baliga’s figure-of-merit，BFOM)值。此外，相比干刻蚀法，本发明实施例利用选区外延可轻松获得垂直性高的凹槽侧壁。本发明提供的制备方法可制备得到漏电流低、电子迁移率高、饱和电流大、比导通电阻低、BFOM值高、器件耐压性能和阈值电压稳定性好的垂直增强型FET，提供了一种制备垂直增强型FET的新方法，对提升功率器件的性能和可靠性具有重要意义。
与窄带隙材料Si和宽带隙材料GaN和SiC相比，禁带宽度大于4eV的超宽禁带半导体可以承受更高的临界场强，从而能够在更小的电阻和电力电子元件尺寸下实现更高的耐压。这主要是因为，超宽禁带抑制了高电场和高温下电子从价带激发到导带的运动。因此，基于超宽禁带材料制备的功率器件在很小的厚度范围和很低的电阻下依然拥有很高的击穿电压。凭借着良好的电子迁移率，超宽禁带半导体材料的BFOM值是宽带隙半导体材料GaN和SiC的数十倍，是窄带隙半导体材料Si的数千倍。在诸多的超宽禁带半导体材料中，Ga2O3材料凭借大尺寸熔融单晶、低缺陷密度衬底和n型材料的可控掺杂成为了高功率、高效率电子器件中最有前途的材料之一。
因此，步骤S1-S3中，在一些实施方式中，所述衬底、第一漂移层、第二漂移层的主体材料均为Ga2O3。此时制备得到的FET可以承受更高的临界场强，能够在更小的电阻和电力电子元件尺寸下实现更高的耐压。虽然限制超宽禁带半导体材料发展的主要问题是能否实现n型和p型的有效掺杂，而Ga2O3无法实现有效的p型掺杂，但采用本发明的方法利用受主离子注入结合凹槽结构克服了无法实现p型Ga2O3进而无法制备有效CBL层的缺陷。此外，由于Ga2O3沿着(010)方向的电子迁移率最高，因此在Ga2O3漂移层上可制备沟道电流沿着(010)方向的器件，从而进一步促进器件饱和电流的提升。
对于Ga2O3材料目前没有较好的方法可以修复干法刻蚀损伤，因此，通过干法刻蚀制备凹槽结构沉积栅极介质后形成的MOS界面质量较差，大大影响了器件的漏电、耐压性能和阈值电压稳定性。本发明通过选区外延结合掩膜版的方式在材料为Ga2O3的第二漂移层中制备凹槽结构，避免了干法刻蚀损伤，实现了良好的MOS界面质量。
在一些具体的实施方式中，所述衬底、第一漂移层、第二漂移层的主体材料各自独立地选自α-Ga2O3、β-Ga2O3、γ-Ga2O3、ε-Ga2O3、δ-Ga2O3中的至少一种。
在一些具体的实施方式中，所述衬底、第一漂移层、第二漂移层的主体材料均选自β-Ga2O3。β-Ga2O3具有超宽带隙(4.9eV)、高临界击穿场强(8MV/cm)和BFOM值(3444)等优点，可以较低的比导通电阻(Ron,sp)为电力开关应用带来更高的击穿电压。
在一些具体的实施方式中，所述衬底的主体材料中掺杂有离子，即衬底的材料选自高掺杂β-Ga2O3，其中的掺杂离子包括Sn、Ge、V、Nb、Ta、Mo、W、Sb中的至少一种。
在一些具体的实施方式中，所述第一漂移层和第二漂移层的主体材料中均掺杂有离子，即第一漂移层和第二漂移层的材料均为低掺杂β-Ga2O3，其中的掺杂离子包括Si、Sn、Ge、V、Nb、Ta中的至少一种。衬底、第一和第二漂移层的掺杂浓度(或电子浓度)可根据实际需要设置，一般要求第一和第二漂移层的电子浓度小于Ga2O3衬底的电子浓度。
在进一步的一些实施方式中，外延生长出第二漂移层采用的Ga源包括但不限于TMGa、TEGa中的至少一种，采用的O源包括但不限于O2、N2O、H2O中的至少一种。其中采用的方法参见上文所述。
本发明中衬底、第一漂移层、第二漂移层的厚度可根据实际需要进行设置。
示例性地，所述衬底的厚度为100～1000μm，所述第一漂移层的厚度为10μm，第二漂移层的厚度为700～1500nm。
步骤S5和S6中，在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层，可通过包括但不限于以下两种方式实现。
在第一种实现方式中，如图3中(d)-(f)所示，所述第二漂移层4包括下层区域41、中层区域42’和上层区域43’，所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
S51、如图3中(e)所示，在所述第二漂移层4的中层区域42’中注入受主离子或利用氧气退火的方法，将所述中层区域42’制备成电子阻挡层42；
S61、如图3中(f)所示，在所述第二漂移层的上层区域43’中注入施主离子，将所述上层区域43’制备成高导层43。
本实施方式中，实现了在第二漂移层4的下层区域41上制备层叠设置的电子阻挡层42和高导层43。
在第二种实现方式中，如图5中(d)-(e)所示，所述第二漂移层4包括下层区域41和上层区域42’，所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
S52、如图5中(d)-(e)所示，在第二漂移层4的上层区域42’中注入受主离子或利用氧气退火的方法，将所述上层区域42’制备成电子阻挡层42；
S62、如图5中(f)所示，在所述电子阻挡层42上外延生长掺杂有SiH4的半导体材料，形成高导层43；所述半导体材料与第二漂移层的材料相同。
本实施方式中，实现了在第二漂移层4的下层区域41上制备层叠设置的电子阻挡层42和高导层43。
步骤S51、S52中注入受主离子后，需要进行退火激活，退火温度为900～1200℃(例如可以是900℃、950℃、1000℃、1050℃、1100℃、1150℃或1200℃等)，退火时间为10～40min(例如可以是10min、20min、30min或40min等)。
步骤S61中注入施主离子后，需要进行退火激活，退火温度为850～1000℃(例如可以是850℃、900℃、950℃或1000℃等)，退火时间为10～40min(例如可以是10min、20min、30min或40min等)。退火温度过高容易导致注入的离子扩散，在此退火温度下即可有效保证离子激活又能够保证离子不容易扩散。
步骤S51、S52、S61中注入受主离子或施主离子时，可采用离子注入机注入。在一些实施方式，所述受主离子包括N离子、Mg离子中的至少一种，但不限于此。
在一些实施方式中，所述施主离子包括Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子中的至少一种，但不限于此。
步骤S7中，在一些实施方式中，所述绝缘栅介质层的材料选自Al2O3、SiO2、AlN中的至少一种，但不限于此。
在一些实施方式中，通过包括但不限于原子层沉积(ALD)法在所述高导层及所述凹槽结构的底部和侧壁上形成绝缘栅介质层。
本实施方式中，所述绝缘栅介质层的厚度可根据实际需要设置，示例性地，所述绝缘栅介质层的厚度为20～100nm，例如可以是20、30、40、50、60、70、80、90或100nm等。
步骤S8中，在一些实施方式中，可采用包括但不限于电子束蒸发法或溅射方法在所述高导层上沉积第一金属材料，形成源极。其中，所述第一金属材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种，但不限于此。
在一些具体的实施方式中，采用电子束蒸发法在所述高导层上先后沉积钛、金，形成钛层(示例性地，其厚度为50nm)和金层(示例性地，其厚度为150nm)，钛层贴合高导层设置，并利用揭开-剥离(Lift-Off)工艺进行金属剥离，形成源极。
步骤S9中，在一些实施方式中，可采用与制备源极相同的方法和材料在所述衬底远离所述第一漂移层的一侧形成漏极。
步骤S9之后，S10之前，还包括退火的步骤，目的是使漏极与衬底形成欧姆接触，源极与高导层形成欧姆接触。
在一些实施方式中，所述退火的温度为450～470℃，例如可以是450℃、455℃、460℃、465℃或470℃等，所述退火的时间为1min。
步骤S10中，在一些实施方式中，可采用包括但不限于电子束蒸发法或溅射方法在所述绝缘栅介质层上沉积第二金属材料，形成栅极。
在一些实施方式中，所述第二金属材料选自镍、金、钛、铝、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。
在一些具体的实施方式中，采用电子束蒸发法在所述绝缘栅介质层上先后沉积镍、金，形成镍层(示例性地，其厚度为50nm)和金层(示例性地，其厚度为150nm)，镍层贴合绝缘栅介质层表面设置，并利用揭开-剥离(Lift-Off)工艺进行金属剥离，形成栅极。
本发明实施例还提供一种FET，其中，采用本发明实施例如上所述的制备方法制备得到。本发明制备得到的FET为垂直增强型，其耐压性能、阈值电压稳定性高，电子迁移率高，饱和电流大，比导通电阻低，BFOM值高。本实施例中，如图3中(i)所示，所述FET包括：
依次层叠设置的漏极8、衬底1、第一漂移层2、第二漂移层的下层区域41、电子阻挡层42、高导层43；
所述高导层43的表面设置有向所述衬底方向凹陷的凹槽结构5，所述凹槽结构5的底部抵至所述第一漂移层2与所述第二漂移层的下层区域41的界面处；
还包括：
设置在所述高导层43及凹槽结构5侧壁和底部上的绝缘栅介质层6；
设置在所述绝缘栅介质层6上的栅极9；
以设置在所述高导层43上并与所述栅极间隔设置的源极7。
其中，高导层42的电子浓度大于第二漂移层的下层区域41的电子浓度，与源极形成欧姆接触。
综上所述，本发明提供一种FET及其制备方法及在其漂移层中制备凹槽结构的方法。本发明利用选区外延，通过二次外延的工艺方法在FET的漂移层中实现凹槽结构的制备，避免了干法刻蚀损伤，改善了器件的MOS界面，使得器件具有较高质量的MOS界面，有助于器件耐压性能和器件阈值电压稳定性的提升，避免了器件提前发生栅击穿而影响器件的耐压性能；凹槽结构内壁不存在损伤，提供了高质量的导电通道，避免了干法刻蚀因内壁损伤而导致的电子迁移率的降低，能够有效提升器件的饱和电流同时降低器件的比导通电阻，有效提高器件的BFOM值；本发明利用选区外延可以轻松获得垂直性高的凹槽结构，促进在Ga2O3漂移层上形成沿着(010)方向的沟道电流，进一步提升器件的饱和电流。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (11)
1.一种在场效应晶体管的漂移层中制备凹槽结构的方法，其特征在于，包括步骤：
提供表面上设置有第一漂移层的衬底；
将掩膜版放置在所述第一漂移层上预形成凹槽结构底部的位置；
然后在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层；
利用刻蚀液刻蚀掉所述掩膜版，在所述场效应晶体管的第二漂移层中制备得到凹槽结构。
2.根据权利要求1所述的方法，其特征在于，通过等离子体增强化学气相沉积法、金属有机化合物化学气相沉积法、分子束外延法、氢化物气相外延法中的至少一种在所述第一漂移层上非掩膜版覆盖的区域外延生长出第二漂移层。
3.根据权利要求1所述的方法，其特征在于，所述掩膜版的材料包括SiO2、SiN、Al2O3中的至少一种。
4.根据权利要求3所述的方法，其特征在于，所述刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液主要包括HF和NH4F。
5.一种场效应晶体管的制备方法，其特征在于，包括权利要求1所述的方法中包括的步骤；
还包括步骤：
在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层；
在所述高导层及所述凹槽结构的底部和侧壁上形成绝缘栅介质层；
在所述高导层上形成与所述绝缘栅介质层间隔设置的源极；
在所述衬底远离所述第一漂移层的一侧形成漏极；
在所述绝缘栅介质层上形成栅极。
6.根据权利要求5所述的制备方法，其特征在于，所述第二漂移层包括下层区域、中层区域和上层区域；所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
在所述第二漂移层的中层区域中注入受主离子或利用氧气退火的方法，将所述中层区域制备成电子阻挡层；
在所述第二漂移层的上层区域中注入施主离子，将所述上层区域制备成高导层。
7.根据权利要求5所述的制备方法，其特征在于，所述第二漂移层包括下层区域和上层区域；所述在所述第二漂移层上形成电子阻挡层，在所述电子阻挡层上形成高导层的步骤具体包括：
在所述第二漂移层的上层区域中注入受主离子或利用氧气退火的方法，将所述上层区域制备成电子阻挡层；
在所述电子阻挡层上外延生长掺杂有SiH4的半导体材料，形成高导层；所述半导体材料与第二漂移层的材料相同。
8.根据权利要求6或7所述的制备方法，其特征在于，所述受主离子包括N离子、Mg离子中的至少一种。
9.根据权利要求6所述的制备方法，其特征在于，所述施主离子包括Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子中的至少一种。
10.根据权利要求6所述的制备方法，其特征在于，所述衬底、第一漂移层、第二漂移层的主体材料均为Ga2O3。
11.一种场效应晶体管，其特征在于，采用权利要求5-10任一项所述的制备方法制备得到。
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|---|---|---|---|---|
| CN117542896A (zh) * | 2024-01-10 | 2024-02-09 | 成都氮矽科技有限公司 | 一种垂直型氮化镓功率晶体管及其制造方法 |
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