CN116053312A - 一种p型栅增强型氧化镓基CAVET器件及其制备方法 - Google Patents

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Abstract

本发明公开一种p型栅增强型氧化镓基CAVET器件及其制备方法，CAVET器件包括从下至上依次层叠设置的漏极、氧化镓衬底、氧化镓漂移层；还包括：电流孔径，设置在氧化镓漂移层上；电流阻挡层，设置在氧化镓漂移层上并设置在电流孔径相对的两侧；沟道层，设置在电流孔径和电流阻挡层上；高导层，设置在电流阻挡层上并设置在沟道层相对的两侧；p型半导体层，设置在沟道层上并与沟道层形成PN结；栅极，设置在p型半导体层上；源极，设置在高导层上。本发明在栅下方设置p型半导体层，形成p型栅结构，利用p型半导体层将沟道层中的电子耗尽的同时又不增加器件导通电阻，实现了垂直增强型氧化镓基CAVET器件。

Description

一种p型栅增强型氧化镓基CAVET器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种p型栅增强型氧化镓基CAVET器件及其制备方法。
背景技术
与硅和现有的宽禁带半导体如GaN、SiC相比，氧化镓(Ga2O3)具有更强的性能优势，可作为适用于高压、高温和辐射性电子产品的候选材料，并提供更高的效率和更强的功能。同时大面积低位错密度(～102cm-2)的大块Ga2O3衬底可通过熔体生长的方法获得，使得Ga2O3具有成本竞争力。因此，Ga2O3已被确定为功率器件应用中最重要的半导体之一。其最稳定的晶体结构—单斜β-Ga2O3具有超宽的禁带宽度(高达4.9eV)、超高的击穿电场(高达8MV/cm)和超高的电子迁移率(高达250cm2/Vs)，使得高电压、高电流和稳定装置即使在严酷的环境下也能稳定操作。目前，对于功率开关器件中的场效应晶体管(Field effecttransistor，FETs)和肖特基二极管(Schottky barrier diode，SBDs)来说，在过去几年里关于Ga2O3基的横向水平型器件和纵向垂直型器件都报导出极佳的性能参数。但从充分发挥Ga2O3材料两大优势方面来说，垂直型器件具有更佳的电场分布，同时利用高掺杂的低阻Ga2O3自支撑衬底，能够实现极高的击穿电压和低导通电阻。但是，由于p型Ga2O3的缺乏，导致Ga2O3漂移层的耗尽是一个巨大的挑战，大大影响了Ga2O3基垂直型场效应晶体管的发展。近些年，部分科研工作者开始利用N离子注入在Ga2O3漂移层中形成高阻层(CBL)阻碍电子的运输，从而成功制备了具有电流孔结构的垂直型场效应晶体管(CAVET)。
目前，为了降低Ga2O3基CAVET器件的导通电阻，一般的方法是提高沟道层载流子浓度，但是由于栅极耗尽能力有限，无法耗尽沟道层电子，导致制备的器件呈现耗尽型，无法实现增强型。如果想要实现增强型就必须降低沟道层电子浓度，而这样又会导致器件导通电阻的增加，影响其功率优值(PFOM)数值。而且，由于栅极金属耗尽能力的限制，即使通过降低沟道层电子浓度实现了增强型，器件的阈值电压也会很低，进而导致器件误开启率增加。
因此，现有技术还有待于改进和发展。
发明内容
鉴于上述现有技术的不足，本发明的目的在于提供一种p型栅增强型氧化镓基CAVET器件及其制备方法，旨在解决现有即使采用降低沟道层电子浓度实现了增强型CAVET器件也存在导通电阻高、器件阈值电压低、误开启率高的问题。
本发明的技术方案如下：
本发明的第一方面，提供一种p型栅增强型氧化镓基CAVET器件，其中，包括从下至上依次层叠设置的漏极、Ga2O3衬底、Ga2O3漂移层；
所述p型栅增强型氧化镓基CAVET器件还包括：
电流孔径，设置在所述Ga2O3漂移层上；
电流阻挡层，设置在所述Ga2O3漂移层上并设置在所述电流孔径相对的两侧；
沟道层，设置在所述电流孔径和所述电流阻挡层上；
高导层，设置在所述电流阻挡层上并设置在所述沟道层相对的两侧；
p型半导体层，设置在所述沟道层上并与所述沟道层形成PN结；
栅极，设置在所述p型半导体层上；
源极，设置在所述高导层上。
可选地，所述p型半导体层的空穴浓度为1×1018～2×1019cm-3。
可选地，所述p型半导体层包括p型NiO、p型Cu2O中的至少一种。
可选地，所述电流阻挡层包括第一Ga2O3基体以及注入在所述第一Ga2O3基体中的受主离子。
可选地，所述沟道层中的电子浓度为1×1017～5×1018cm-3；和/或，所述沟道层包括第二Ga2O3基体以及注入在所述第二Ga2O3基体中的第一施主离子。
可选地，所述高导层中的电子浓度为2×1019～2×1020cm-3；和/或，所述高导层包括第三Ga2O3基体以及注入在所述第三Ga2O3基体中的第二施主离子。
可选地，所述漏极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种；所述源极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种；所述栅极的材料选自镍、金、钛、铝、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种。
可选地，所述沟道层在所述Ga2O3漂移层上的投影完全覆盖所述电流孔径在所述Ga2O3漂移层上的投影。
本发明的第二方面，提供一种本发明如上所述的p型栅增强型氧化镓基CAVET器件的制备方法，其中，包括步骤：
提供Ga2O3衬底；
在所述Ga2O3衬底上形成Ga2O3漂移层；
在所述Ga2O3漂移层上形成电流孔径；
在所述Ga2O3漂移层上且在所述电流孔径相对的两侧形成电流阻挡层；
在所述电流孔径和所述电流阻挡层上形成沟道层；
在所述电流阻挡层上且在所述沟道层相对的两侧形成高导层；
在所述沟道层上形成p型半导体层；
在所述高导层上形成源极；
在所述Ga2O3衬底背离所述Ga2O3漂移层一侧的表面上形成漏极；
在所述p型半导体层上形成栅极。
可选地，通过离子注入法形成电流阻挡层；通过离子注入法形成沟道层；通过离子注入法或外延法形成高导层；在所述沟道层上沉积p型半导体，形成p型半导体层。
有益效果：本发明在栅下方设置p型半导体层，形成p型栅结构，利用p型半导体层将沟道层中的电子耗尽的同时又不增加器件导通电阻，实现了垂直增强型的氧化镓基CAVET器件。本发明利用p型半导体层增强了栅极的耗尽能力，不需要降低沟道层电子浓度即可实现增强型器件，避免了对器件导通电阻的影响，解决了现有采用降低沟道层电子浓度来实现增强型CAVET器件进而导致的导通电阻高、器件阈值电压低、误开启率高的问题。
附图说明
图1为本发明实施例中p型栅增强型氧化镓基CAVET器件的结构示意图。
图2为本发明实施例中p型栅增强型氧化镓基CAVET器件的制备流程示意图；其中(a)为提供Ga2O3衬底并在Ga2O3衬底上形成Ga2O3薄膜的示意图；(b)为在Ga2O3衬底上形成Ga2O3漂移层，在Ga2O3漂移层上形成电流孔径，在Ga2O3漂移层上且在电流孔径相对的两侧形成电流阻挡层的示意图；(c)为在电流孔径和电流阻挡层上形成沟道层的示意图；(d)为在电流阻挡层上且在沟道层相对的两侧形成高导层的示意图；(e)为进行退火的示意图；(f)为在沟道层上形成p型半导体层的示意图；(g)为在高导层上形成源极、在Ga2O3衬底背离Ga2O3漂移层一侧的表面上形成漏极的示意图；(h)为进行快速退火的示意图；(i)为在p型半导体层上形成栅极的示意图。
具体实施方式
本发明提供一种p型栅增强型氧化镓基CAVET器件及其制备方法，为使本发明的目的、技术方案及效果更加清楚、明确，以下对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术术语和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。
现有的Ga2O3基CAVET器件主要是通过在Ga2O3漂移层中进行N离子注入实现CBL用来阻止电子运输，从而实现电流孔径传输，大大降低器件的漏电，从而实现场效应晶体管功能。但现有为了降低Ga2O3基CAVET器件的导通电阻，一般的方法是提高沟道层载流子浓度，但是由于栅极耗尽能力有限，无法耗尽沟道层电子，导致制备的器件呈现耗尽型，无法实现增强型。如果想要实现增强型就必须降低沟道层电子浓度，而这样又会导致器件导通电阻的增加，影响其功率优值(PFOM)数值。而且，由于栅极金属耗尽能力的限制，即使通过降低沟道层电子浓度实现了增强型，器件的阈值电压也会很低，进而导致器件误开启率增加。基于此，本发明实施例提供一种p型栅增强型氧化镓基CAVET器件，其中，如图1所示，包括从下至上依次层叠设置的漏极1、Ga2O3衬底2、Ga2O3漂移层3；
所述p型栅增强型氧化镓基CAVET器件还包括：
电流孔径4，设置在所述Ga2O3漂移层3上；
电流阻挡层5，设置在所述Ga2O3漂移层3上并设置在所述电流孔径4相对的两侧；
沟道层6，设置在所述电流孔径4和所述电流阻挡层5上；
高导层7，设置在所述电流阻挡层5上并设置在所述沟道层6相对的两侧；
p型半导体层8，设置在所述沟道层6上并与所述沟道层6形成PN结；
栅极9，设置在所述p型半导体层8上；
源极10，设置在所述高导层7上。
本发明实施例在栅下方设置p型半导体层，形成p型栅结构，利用p型半导体将沟道层中的电子耗尽形成PN结耗尽区的同时又不增加器件导通电阻，实现了垂直增强型的氧化镓基CAVET器件。本发明实施例利用p型半导体层增强了栅极的耗尽能力，不需要降低沟道层电子浓度即可实现增强型器件，避免了对器件导通电阻的影响，解决了现有采用降低沟道层电子浓度来实现增强型CAVET器件进而导致的导通电阻高、器件阈值电压低、误开启率高的问题。
具体地，在零栅压下，由于栅极下方p型半导体层将沟道层电子耗尽形成PN结耗尽区，即使在源漏极施加电压，也不会有电流通过，器件处于截止状态。在栅极施加正向电压后，耗尽区宽度减小，达到阈值电压以后，源极与漏极间的电子通道打开，此时源漏施加电压，即可产生电流，器件导通。
在一种实施方式中，所述p型栅增强型氧化镓基CAVET器件为轴对称结构，所述轴为竖直方向。
在一种实施方式中，所述漏极的厚度为50～150nm，例如可以是50nm、70nm、90nm、110nm、130nm或150nm等。
在一种实施方式中，所述漏极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。这些金属可保证漏极与Ga2O3衬底形成良好的欧姆接触。作为举例，当所述漏极的材料选自钛和金，所述漏极由层叠的钛层和金层构成(可记作Ti/Au层)，其中，钛层的厚度可为50nm，金层的厚度可为150nm(Ti/Au层的厚度记作50/150nm)，钛层贴合Ga2O3衬底设置。
在一种实施方式中，所述Ga2O3衬底的厚度为100～1000μm，例如可以是100μm、200μm、300μm、400μm、500μm、600μm、700μm、800μm、900μm或1000μm等。
在一种实施方式中，所述Ga2O3衬底中的材料选自n型β-Ga2O3，n型β-Ga2O3具有单斜晶体结构，热稳定性最好。
在进一步的实施方式中，所述n型β-Ga2O3为Si、Sn、Ge、V、Nb、Ta、Mo、W、Sb中的至少一种掺杂的n型β-Ga2O3，掺杂后n型β-Ga2O3的电子浓度为1×1018～2×1019cm-3。
在一种实施方式中，所述Ga2O3漂移层的厚度为4～20μm，例如可以是4μm、5μm、8μm、10μm、13μm、16μm或20μm等。在进一步的实施方式中，所述Ga2O3漂移层的材料为β-Ga2O3或掺杂的β-Ga2O3。在更进一步的实施方式中，所述掺杂的β-Ga2O3可为Si、Sn中的至少一种掺杂的n型β-Ga2O3，其中，Ga2O3漂移层的电子浓度小于Ga2O3衬底的电子浓度，具体为5×1015～1×1017cm-3。
在一种实施方式中，所述电流孔径的厚度(竖直方向)为0.5～3μm，例如可以是0.5μm、1μm、2μm或3μm等，宽度(水平方向)为15～25μm，例如可以是15μm、18μm、20μm、22μm或25μm等。电流孔径的尺寸会对导通电阻以及器件电场分布造成影响，所述的电流孔径尺寸可以允许较低导通电阻下的高击穿电压。
在一种实施方式中，所述电流孔径的材料可以与Ga2O3漂移层相同，即为轻掺杂的β-Ga2O3，电子浓度为5×1015～1×1017cm-3。
在一种实施方式中，所述电流阻挡层的厚度与电流孔径的厚度相同。本实施方式中，利用电流阻挡层来隔绝源漏电流。
在一种实施方式中，所述电流阻挡层包括第一Ga2O3基体以及注入在所述第一Ga2O3基体中的受主离子。
在一种实施方式中，所述第一Ga2O3基体中，所述受主离子的浓度为1×1018～5×1018个/cm3。该浓度的受主离子可有效隔绝源漏电流。
在一种实施方式中，所述受主离子选自N离子、Mg离子中的至少一种，但不限于此。
在一种实施方式中，所述第一Ga2O3基体可为β-Ga2O3或Si、Sn、Ge、V、Nb、Ta、Mo、W、Sb中的至少一种掺杂的β-Ga2O3。即第一Ga2O3基体的材料可与Ga2O3漂移层的材料相同。
本发明中利用p型半导体层增强了栅极的耗尽能力，因此可以适当增加沟道层的厚度，以进一步降低导通电阻。
在一种实施方式中，所述沟道层的厚度为0.1～1μm。例如可以是100nm、150nm、300nm、500nm、700nm或1000nm等。此厚度范围可保证器件具有较低的导通电阻和较高的阈值电压，同时保证其中的电子被p型半导体层耗尽。
在一种实施方式中，所述沟道层中的电子浓度为2×1017～2×1018cm-3。该电子浓度可使得器件具有较低的导通电阻，进而提升器件的阈值电压。同时该电子浓度可被p型半导体层耗尽实现增强型器件。也就是说，本实施方式中，所述沟道层中的电子浓度为2×1017～2×1018cm-3较为合适，沟道层中的电子浓度既不能太高(无法被p型半导体层耗尽，实现增强型)，也不能太低(增加器件导通电阻，降低器件阈值电压)。
在一种实施方式中，所述沟道层在所述Ga2O3漂移层上的投影完全覆盖所述电流孔径在所述Ga2O3漂移层上的投影。
在一种实施方式中，所述沟道层包括第二Ga2O3基体以及注入在所述第二Ga2O3基体中的第一施主离子。
在一种实施方式中，所述第一施主离子选自Si离子，但不限于此。
在一种实施方式中，所述第二Ga2O3基体的材料可为β-Ga2O3或Si、Sn、Ge、V、Nb、Ta、Mo、W、Sb中的至少一种掺杂的β-Ga2O3。即第二Ga2O3基体的材料可与Ga2O3漂移层的材料相同。
在一种实施方式中，所述高导层的厚度与所述沟道层的厚度相同。
在一种实施方式中，所述高导层的电子浓度为2×1019～2×1020cm-3。此电子浓度的高导层可与源极实现高质量的欧姆接触，进一步降低器件的导通电阻、提高器件的耐压性能。
在一种实施方式中，所述高导层包括第三Ga2O3基体以及注入在所述第三Ga2O3基体中的第二施主离子。
在一种实施方式中，第二施主离子选自Si离子、Sn离子、Ge离子、V离子、Nb离子、Ta离子、Mo离子、W离子、Sb离子中的至少一种，但不限于此。
在一种实施方式中，所述第三Ga2O3基体的材料可为β-Ga2O3或Si、Sn、Ge、V、Nb、Ta、Mo、W、Sb中的至少一种掺杂的β-Ga2O3。即第三Ga2O3基体的材料可与Ga2O3漂移层的材料相同。
在一种实施方式中，所述p型半导体层的厚度为100～300nm，例如可以是100nm、150nm、200nm、250nm或300nm等，p型半导体层的厚度太薄不容易耗尽沟道区电子，无法形成增强型器件；p型半导体层的厚度太厚会导致开启电压过高，影响器件性能。所述厚度的p型半导体层可实现耗尽沟道区电子的同时又可避免开启电压过高。
在一种实施方式中，所述p型半导体层的空穴浓度为1×1018～2×1019cm-3。通过提高p型半导体层的空穴浓度可增强电子耗尽能力，从而进一步提高器件阈值电压，降低器件的误开启率。此空穴浓度可保证p型半导体层具有较强的电子耗尽能力，进而保证器件具有较高的阈值电压和较低的误开启率。
在一种实施方式中，p型半导体层包括p型NiO、p型Cu2O中的至少一种，但不限于此。
在一种实施方式中，所述栅极的厚度为50～150nm，例如可以是50nm、70nm、90nm、110nm、130nm、140nm或150nm等。
在一种实施方式中，所述栅极的材料选自镍、金、钛、铝、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。作为举例，当所述栅极的材料选自镍和金时，所述栅极由层叠的镍层和金层构成(可记作Ni/Au层)，其中镍层的厚度可为50nm，金层的厚度可为150nm(Ni/Au层的厚度记作50/150nm)，镍层贴合所述p型半导体层设置。
在一种实施方式中，所述源极的厚度为50～150nm，例如可以是50nm、70nm、90nm、110nm、130nm、140nm或150nm等。
在一种实施方式中，所述源极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。这些金属材料可保证源极与高导层形成良好的欧姆接触。作为举例，当所述源极的材料选自钛和金时，所述源极由层叠的钛层和金层构成(可记作Ti/Au层)，其中钛层的厚度可为50nm，金层的厚度可为150nm(Ti/Au层的厚度记作50/150nm)，钛层贴合高导层设置。
本发明实施例还提供一种p型栅增强型氧化镓基CAVET器件的制备方法，其中，如图2所示，包括步骤：
S1、如图2中(a)所示，提供Ga2O3衬底2；
S2、如图2中(b)-(c)所示，在所述Ga2O3衬底2上形成Ga2O3漂移层3；
S3、如图2中(b)-(c)所示，在所述Ga2O3漂移层3上形成电流孔径4；
S4、如图2中(b)-(c)所示，在所述Ga2O3漂移层3上且在所述电流孔径4相对的两侧形成电流阻挡层5；
S5、如图2中(c)所示，在所述电流孔径4和所述电流阻挡层5上形成沟道层6；
S6、如图2中(d)所示，在所述电流阻挡层5上且在所述沟道层6相对的两侧形成高导层7；
S7、如图2中(f)所示，在所述沟道层6上形成p型半导体层8；
S8、如图2中(g)所示，在所述高导层7上形成源极10；
S9、如图2中(g)所示，在所述Ga2O3衬底2背离所述Ga2O3漂移层3一侧的表面上形成漏极1。
S10、如图2中(i)所示，在所述p型半导体层8上形成栅极9。
本实施方式提供的制备方法简单，在栅下方形成p型半导体层，利用p型半导体与沟道层形成PN结，将沟道层中的电子耗尽的同时又不增加器件导通电阻，实现了垂直增强型的氧化镓基CAVET器件。本发明利用p型半导体层提高了栅极的耗尽能力，不需要降低沟道层电子浓度即可实现增强型器件，避免了对器件导通电阻的影响，解决了现有采用降低沟道层电子浓度来实现增强型CAVET器件进而导致的导通电阻高、器件阈值电压低、误开启率高的问题。
本实施例中，步骤S1-S9不具有顺序限定作用，只是为了方便描述，例如，可先制备栅极，再制备源极和漏极；也可先制备源极和漏极、再制备栅极，也就是说在本发明的制备步骤基础上进行合理的顺序调整均属于本发明的保护范围。
步骤S1和S2中，Ga2O3衬底的厚度及掺杂元素、电子浓度，Ga2O3漂移层的厚度及掺杂元素、电子浓度等如上文所述，此处不再详述。
步骤S1-S4中，在一种实施方式中，在所述Ga2O3衬底2上形成Ga2O3漂移层3，在所述Ga2O3漂移层3上形成电流孔径4，在所述Ga2O3漂移层3上且在所述电流孔径4相对的两侧形成电流阻挡层5的步骤具体包括：
在所述Ga2O3衬底2上外延生长Ga2O3薄膜3’，所述Ga2O3薄膜3’包括下层部分、中层部分和上层部分；
在所述Ga2O3薄膜3’中层部分的两侧分别注入受主离子，且使得两侧的受主离子注入区域不连通，两侧的受主离子注入区域即形成电流阻挡层5，两侧的受主离子注入区域不连通的区域即形成电流孔径4；所述Ga2O3薄膜3’的下层部分(即受主离子注入区域的下面区域)即为Ga2O3漂移层3。
其中，受主离子的具体选择及注入浓度，电流孔径的厚度和宽度，电流阻挡层的厚度参见上文所述，此处不再赘述。
步骤S5中，在一种实施方式中，在所述电流孔径4和所述电流阻挡层5上形成沟道层6的步骤具体包括：
在所述Ga2O3薄膜3’的上层部分的中间区域注入第一施主离子，使得第一施主离子的注入区域位于电流孔径4和电流阻挡层5上，并且第一施主离子的注入区域在Ga2O3漂移层上的投影完全覆盖电流孔径在Ga2O3漂移层上的投影，形成沟道层6。
其中，沟道层的厚度，沟道层的电子浓度，第一施主离子的具体选择等参见上文所述，此处不再赘述。
步骤S6中，在一种实施方式中，在所述电流阻挡层5上且在所述沟道层6相对的两侧形成高导层7的步骤具体包括：
在所述Ga2O3薄膜3’的上层部分且在所述沟道层6相对的两侧注入第二施主离子，形成高导层7。
其中，高导层的厚度，高导层的电子浓度，第二施主离子的具体选择等参见上文所述，此处不再赘述。
在一些实施方式中，还可通过外延法生长高导层。所述外延法包括但不限于金属有机化合物化学气相沉积(MOCVD)、分子束外延(MBE)。具体地，可先将步骤S5得到的器件的电流阻挡层5上且沟道层6相对的两侧的区域刻蚀掉，然后将器件置于MOCVD设备的反应室中，将温度提升至700～950℃，通入TEGa或TMGa作为Ga源，氧气或者H2O或O3作为氧源，SiH4作为掺杂源在电流阻挡层5上且在沟道层6相对的两侧生长载流子浓度在17～18量级的Ga2O3高导层。
步骤S6之后，步骤S7之前，如图2中(e)所示，还包括退火的步骤，以激活第一施主离子和第二施主离子。
在一种实施方式中，所述退火的温度为850～950℃，所述退火的时间为15～30min。
步骤S7中，在一种实施方式中，在所述沟道层6上形成p型半导体层8的步骤具体包括：
在所述沟道层6上沉积p型半导体，形成p型半导体层8。
本实施方式中，p型半导体的具体类型、p型半导体层的厚度选择参见上文所述，此处不再赘述。
在一种实施方式中，通过磁控溅射法，在所述沟道层6上沉积p型半导体，形成p型半导体层8。具体实施时，可先使用光刻法利用光刻胶将非沟道层上表面区域(也即非栅极区域)遮挡住，再在沟道层上沉积p型半导体。
步骤S8中，在一种实施方式中，在所述高导层7上形成源极10的步骤具体包括：
在所述高导层7上沉积第二金属材料，形成源极10。具体地，可采用包括但不限于电子束蒸发法或溅射方法在所述高导层7上沉积第二金属材料，形成源极。本实施方式中，所述源极的厚度参见上文所述。
在一种实施方式中，所述第二金属材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。
在一些具体的实施方式中，采用电子束蒸发法在所述高导层7上先后沉积Ti、Au，形成Ti/Au源极，Ti层贴合所述高导层7设置，并利用揭开-剥离(Lift-Off)工艺进行金属剥离，形成源极。
步骤S9中，在一种实施方式中，在所述Ga2O3衬底2背离所述Ga2O3漂移层3一侧的表面上形成漏极1的步骤具体包括：
在所述Ga2O3衬底2背离所述Ga2O3漂移层3一侧的表面上沉积第三金属材料，形成漏极1。具体地，可采用包括但不限于电子束蒸发法或溅射方法在所述Ga2O3衬底背离所述Ga2O3漂移层一侧的表面上沉积第三金属材料。本实施方式中，漏极的厚度参见上文所述，此处不再赘述。
步骤S9之后，步骤S10在之前，如图2中(h)所示，还包括快速退火的步骤。目的是使漏极与Ga2O3衬底形成欧姆接触，高导层与源极形成欧姆接触。具体地，可将制备的器件放置在快速热处理(RTP)炉中进行快速退火。
步骤S10中，在一种实施方式中，在所述p型半导体层8上形成栅极9的步骤具体包括：
在所述p型半导体层上沉积第一金属材料，形成栅极。具体地，可采用包括但不限于电子束蒸发法或溅射方法在所述p型半导体层上沉积第一金属材料。本实施方式中，所述栅极的厚度参见上文所述。
在一种实施方式中，所述第一金属选自镍、金、钛、铝、铂、铱、钼、钽、铌、钴、锆、钨中的至少一种，但不限于此。
在一些具体的实施方式中，采用电子束蒸发法在所述p型半导体上沉积先后沉积Ni、Au，形成Ni/Au栅极，Ni层贴合所述p型半导体层设置，并利用揭开-剥离(Lift-Off)工艺进行金属剥离，形成栅极。
下面通过具体的实施例进行详细说明。
实施例1
p型栅增强型氧化镓基CAVET器件的制备，包括如下步骤：
(1)如图2中(a)所示，取氧化镓同质外延片，然后依次用丙酮、异丙醇各超声清洗5min，再用大量去离子水冲洗，之后用氮气吹干，吹干后的氧化镓同质外延片即为含有n型β-Ga2O3薄膜3’的n型β-Ga2O3衬底2，其中n型β-Ga2O3衬底2为Sn掺杂，厚度为650μm，电子浓度为1×1019cm-3，n型β-Ga2O3薄膜3’的厚度为10μm,其为Si掺杂，电子浓度为1×1016cm-3；n型β-Ga2O3薄膜3’包括上层部分(厚度为0.3μm)、中层部分(厚度为2μm)和下层部分(厚度为7.7μm)，n型β-Ga2O3薄膜3’的下层部分即为n型β-Ga2O3漂移层3；
(2)如图2中(b)所示，在所述n型β-Ga2O3薄膜3’中层部分的两侧注入N离子(N离子的注入浓度为1×1018个/cm3)，且使得两侧的N离子注入区域不连通，两侧的N离子注入区域即形成电流阻挡层5(厚度为2μm)，两侧的N离子注入区域不连通的区域即形成电流孔径4(厚度为2μm，宽度为20μm)；
(3)如图2中(c)所示，在n型β-Ga2O3薄膜3’上层部分的中间区域注入Si离子，使得Si离子的注入区域位于电流孔径4和电流阻挡层5上，并且Si离子的注入区域在β-Ga2O3漂移层3上的投影完全覆盖电流孔径4在β-Ga2O3漂移层3上的投影，形成沟道层6，其厚度为0.3μm，电子浓度为1×1018cm-3；
(4)如图2中(d)所示，在n型β-Ga2O3薄膜3’上层部分且在沟道层6相对的两侧注入Si离子，形成高导层7，其厚度为0.3μm，电子浓度为1×1020cm-3；
(5)如图2中(e)所示，将步骤(4)制备的器件置于管式退火炉中850℃、N2氛围下退火30min激活Si离子；
(6)如图2中(f)所示，通过光刻法利用光刻胶将非栅极区域遮挡住，只露出沟道层6，然后置于超高真空磁控溅射镀膜机中，以NiO陶瓷靶为靶材，在沟道层6上沉积p型NiO，形成厚度为100nm的p型半导体层8；
(7)如图2中(g)所示，利用电子束蒸发法，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上先后沉积Ti和Au，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上得到厚度为50/150nm的Ti/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成源极10和漏极1；
(8)如图2中(h)所示，将步骤(7)制备的器件放置在快速热处理炉内，在N2环境中，470℃退火1min以形成良好的欧姆接触；
(9)如图2中(i)所示，利用电子束蒸发法在p型半导体层8上先后沉积Ni和Au，得到厚度为50/150nm的Ni/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成栅极9。
实施例2
p型栅增强型氧化镓基CAVET器件的制备，包括如下步骤：
(1)如图2中(a)所示，取氧化镓同质外延片，然后依次用丙酮、异丙醇各超声清洗5min，再用大量去离子水冲洗，之后用氮气吹干，吹干后的氧化镓同质外延片即为含有n型β-Ga2O3薄膜3’的n型β-Ga2O3衬底2，其中n型β-Ga2O3衬底2为V掺杂，厚度为100μm，电子浓度为1×1018cm-3，n型β-Ga2O3薄膜3’的厚度为5μm,电子浓度为5×1015cm-3；n型β-Ga2O3薄膜3’包括上层部分(厚度为0.1μm)、中层部分(厚度为0.5μm)和下层部分(厚度为4.4μm)，n型β-Ga2O3薄膜3’的下层部分即为n型β-Ga2O3漂移层3；
(2)如图2中(b)所示，在所述n型β-Ga2O3薄膜3’中层部分的两侧注入Mg离子(Mg离子的注入浓度为2.5×1018个/cm3)，且使得两侧的Mg离子注入区域不连通，两侧的Mg离子注入区域即形成电流阻挡层5(厚度为0.5μm)，两侧的Mg离子注入区域不连通的区域即形成电流孔径4(厚度为0.5μm，宽度为15μm)；
(3)如图2中(c)所示，在n型β-Ga2O3薄膜3’上层部分的中间区域注入Si离子，使得Si离子的注入区域位于电流孔径4和电流阻挡层5上，并且Si离子的注入区域在β-Ga2O3漂移层3上的投影完全覆盖电流孔径4在β-Ga2O3漂移层3上的投影，形成沟道层6，其厚度为0.1μm，电子浓度为2×1018cm-3；
(4)如图2中(d)所示，在n型β-Ga2O3薄膜3’上层部分且在沟道层6相对的两侧注入Si离子，形成高导层7，其厚度为0.1μm，电子浓度为2×1020cm-3；
(5)如图2中(e)所示，将步骤(4)制备的器件置于管式退火炉中900℃、N2氛围下退火25min激活Si离子；
(6)如图2中(f)所示，通过光刻法利用光刻胶将非栅极区域遮挡住，只露出沟道层6，然后置于超高真空磁控溅射镀膜机中，以NiO陶瓷靶为靶材，在沟道层6上沉积p型NiO，形成厚度为200nm的p型半导体层8；
(7)如图2中(g)所示，利用电子束蒸发法，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上先后沉积Ti和Au，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上得到厚度为50/150nm的Ti/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成源极10和漏极1；
(8)如图2中(h)所示，将步骤(7)制备的器件放置在快速热处理炉内，在N2环境中，470℃退火1min以形成良好的欧姆接触；
(9)如图2中(i)所示，利用电子束蒸发法在p型半导体层8上先后沉积Ni和Au，得到厚度为50/150nm的Ni/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成栅极9。
实施例3
p型栅增强型氧化镓基CAVET器件的制备，包括如下步骤：
(1)如图2中(a)所示，取氧化镓同质外延片，然后依次用丙酮、异丙醇各超声清洗5min，再用大量去离子水冲洗，之后用氮气吹干，吹干后的氧化镓同质外延片即为含有n型β-Ga2O3薄膜3’的n型β-Ga2O3衬底2，其中n型β-Ga2O3衬底2为Si掺杂，厚度为1000μm，电子浓度为2×1019cm-3，n型β-Ga2O3薄膜3’的厚度为20μm,其为Si掺杂，电子浓度为1×1017cm-3；n型β-Ga2O3薄膜3’包括上层部分(厚度为1μm)、中层部分(厚度为3μm)和下层部分(厚度为16μm)，n型β-Ga2O3薄膜3’的下层部分即为n型β-Ga2O3漂移层3；
(2)如图2中(b)所示，在所述n型β-Ga2O3薄膜3’中层部分的两侧注入N离子(N离子的注入浓度为5×1018个/cm3)，且使得两侧的N离子注入区域不连通，两侧的N离子注入区域即形成电流阻挡层5(厚度为3μm)，两侧的N离子注入区域不连通的区域即形成电流孔径4(厚度为3μm，宽度为25μm)；
(3)如图2中(c)所示，在n型β-Ga2O3薄膜3’上层部分的中间区域注入Si离子，使得Si离子的注入区域位于电流孔径4和电流阻挡层5上，并且Si离子的注入区域在β-Ga2O3漂移层3上的投影完全覆盖电流孔径4在β-Ga2O3漂移层3上的投影，形成沟道层6，其厚度为1μm，电子浓度为2×1017cm-3；
(4)如图2中(d)所示，在n型β-Ga2O3薄膜3’上层部分且在沟道层6相对的两侧注入Si离子，形成高导层7，其厚度为1μm，电子浓度为2×1019cm-3；
(5)如图2中(e)所示，将步骤(4)制备的器件置于管式退火炉中950℃、N2氛围下退火15min激活Si离子；
(6)如图2中(f)所示，通过光刻法利用光刻胶将非栅极区域遮挡住，只露出沟道层6，然后置于超高真空磁控溅射镀膜机中，以Cu为靶材，本底真空抽至4×10-4Pa，以高纯(99.999％)氩气作为溅射工作气体，在沟道层6上沉积p型Cu2O，形成厚度为300nm的p型半导体层8；
(7)如图2中(g)所示，利用电子束蒸发法，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上先后沉积Ti和Au，分别在高导层7上和Ga2O3衬底2背离Ga2O3漂移层3一侧的表面上得到厚度为50/150nm的Ti/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成源极10和漏极1；
(8)如图2中(h)所示，将步骤(7)制备的器件放置在快速热处理炉内，在N2环境中，470℃退火1min以形成良好的欧姆接触；
(9)如图2中(i)所示，利用电子束蒸发法在p型半导体层8上先后沉积Ni和Au，得到厚度为50/150nm的Ni/Au层，并放入剥离液中利用lift-off剥离工艺进行剥离后，形成栅极9。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种p型栅增强型氧化镓基CAVET器件，其特征在于，包括从下至上依次层叠设置的漏极、Ga2O3衬底、Ga2O3漂移层；
所述p型栅增强型氧化镓基CAVET器件还包括：
电流孔径，设置在所述Ga2O3漂移层上；
电流阻挡层，设置在所述Ga2O3漂移层上并设置在所述电流孔径相对的两侧；
沟道层，设置在所述电流孔径和所述电流阻挡层上；
高导层，设置在所述电流阻挡层上并设置在所述沟道层相对的两侧；
p型半导体层，设置在所述沟道层上并与所述沟道层形成PN结；
栅极，设置在所述p型半导体层上；
源极，设置在所述高导层上。
2.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述p型半导体层的空穴浓度为1×1018～2×1019cm-3。
3.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述p型半导体层包括p型NiO、p型Cu2O中的至少一种。
4.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述电流阻挡层包括第一Ga2O3基体以及注入在所述第一Ga2O3基体中的受主离子。
5.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述沟道层中的电子浓度为2×1017～2×1018cm-3；
和/或，所述沟道层包括第二Ga2O3基体以及注入在所述第二Ga2O3基体中的第一施主离子。
6.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述高导层中的电子浓度为2×1019～2×1020cm-3；
和/或，所述高导层包括第三Ga2O3基体以及注入在所述第三Ga2O3基体中的第二施主离子。
7.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述漏极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种；所述源极的材料选自钛、金、铝、镍、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种；所述栅极的材料选自镍、金、钛、铝、铂、铱、钼、钽、铌、钴、锆、钨中的一种或多种。
8.根据权利要求1所述的p型栅增强型氧化镓基CAVET器件，其特征在于，所述沟道层在所述Ga2O3漂移层上的投影完全覆盖所述电流孔径在所述Ga2O3漂移层上的投影。
9.一种如权利要求1-8任一项所述的p型栅增强型氧化镓基CAVET器件的制备方法，其特征在于，包括步骤：
提供Ga2O3衬底；
在所述Ga2O3衬底上形成Ga2O3漂移层；
在所述Ga2O3漂移层上形成电流孔径；
在所述Ga2O3漂移层上且在所述电流孔径相对的两侧形成电流阻挡层；
在所述电流孔径和所述电流阻挡层上形成沟道层；
在所述电流阻挡层上且在所述沟道层相对的两侧形成高导层；
在所述沟道层上形成p型半导体层；
在所述高导层上形成源极；
在所述Ga2O3衬底背离所述Ga2O3漂移层一侧的表面上形成漏极；
在所述p型半导体层上形成栅极。
10.根据权利要求9所述的制备方法，其特征在于，
通过离子注入法形成电流阻挡层；
通过离子注入法形成沟道层；
通过离子注入法或外延法形成高导层；
在所述沟道层上沉积p型半导体，形成p型半导体层。
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