CN113659013A - p型氧化物介质复合混合阳极的肖特基二极管及制作方法 - Google Patents

p型氧化物介质复合混合阳极的肖特基二极管及制作方法 Download PDF

Info

Publication number
CN113659013A
CN113659013A CN202110731756.3A CN202110731756A CN113659013A CN 113659013 A CN113659013 A CN 113659013A CN 202110731756 A CN202110731756 A CN 202110731756A CN 113659013 A CN113659013 A CN 113659013A
Authority
CN
China
Prior art keywords
type oxide
layer
oxide dielectric
anode
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110731756.3A
Other languages
English (en)
Inventor
王冲
刘凯
马晓华
郑雪峰
何云龙
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202110731756.3A priority Critical patent/CN113659013A/zh
Publication of CN113659013A publication Critical patent/CN113659013A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes
    • H01L29/66212Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/452Ohmic electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种p型氧化物介质复合混合阳极的肖特基二极管及制作方法,制作方法包括步骤:在衬底上依次生长AlGaN背势垒层、本征GaN层和AlGaN势垒层;在AlGaN势垒层表面的一端制备欧姆金属阴极,另一端制备欧姆金属阳极;在AlGaN势垒层上制备钝化层,使钝化层与欧姆金属阴极接触;在AlGaN势垒层上制备p型氧化物介质层,使p型氧化物介质层位于钝化层和欧姆金属阳极之间;在欧姆金属阳极上、p型氧化物介质层上和钝化层的部分表面上制备肖特基金属阳极。该制备方法避免采用刻蚀沟道或注入F离子工艺,不仅保证了器件的温度稳定性,而且可以精确控制p型氧化物的厚度,器件制造的可重复性高,易于制造,有利于实现大规模产业化。

Description

p型氧化物介质复合混合阳极的肖特基二极管及制作方法
技术领域
本发明属于半导体器件结构与制作技术领域,具体涉及一种p型氧化物介质复合混合阳极肖特基二极管及制作方法。
背景技术
继以Si为代表的第一代半导体和以GaAs为代表的第二代半导体之后,以GaN为代表的第三代半导体在高频、大功率应用方面具有极大的潜力。对比材料参数可以发现,相比Si和GaAs,GaN的禁带宽度更大、载流子迁移率更高、电子饱和速度更高,且为直接带隙半导体,这使得GaN在光应用方面也有广阔的前景,更大的禁带宽度可以带来更大的击穿电压,更强的抗辐射和高温性能。在GaN衬底上生长AlGaN,由于极化效应,会在两种材料的界面处形成高浓度、高迁移率的2DEG,这种特性使得以AlGaN/GaN为基底的各种器件得到了广泛的研究。GaN基SBD(肖特基势垒二极管)成为其中一个研究热点。
早在2008年,K.Takatani等人就制造了F处理混合阳极GaN基二极管。器件的阳极是由欧姆金属和肖特基金属复合而成,欧姆金属由Hf/Al/Hf/Au组成,同时在阳极的肖特基金属下方进行了F离子注入,阴极由欧姆金属制造。混合阳极可以通过肖特基金属来控制器件的开启与关断,F离子注入进一步加强了对沟道中载流子的耗尽作用,从而使二极管的开启电压减小,即由肖特基金属和注入的F离子共同控制器件的开关,而载流子在阳极和阴极的欧姆金属之间流动,达到减小开启带电压的作用。该器件的开启电压为0V,且由于30nm的厚AlGaN势垒层的存在,击穿电压超过了200V。虽然器件开启电压极低,但由于注入的F离子并不稳定,所以器件的温度可靠性较差。
2015年,Lee H S等人研究了混合阳极复合凹槽结构的GaN基二极管。该器件阳极同样由欧姆金属和肖特基金属复合而成,肖特基金属淀积在刻蚀形成的凹槽之中且覆盖欧姆金属,其中肖特基金属为Ni/Au,欧姆金属为Ti/Al/Ni/Au;作者通过增加凹槽深度来减小2DEG的密度,从而获得理想的开启电压、减小反向漏电。当一个小的正向偏压作用于阳极时,电子从阴极流向阳极中的欧姆金属,当在阳极上施加一个能打开凹槽阳极区域下的肖特基接触的正向偏压时,电子就会通过肖特基金属,当对阳极施加负向偏压时,沟道被凹槽中的肖特基金属耗尽。所以通过欧姆到欧姆路径的附加电子会产生高正向电流和极低的VT,同时具有较小的反向漏电。最终器件的开启电压为0.34V,阳极偏压为-15V时的漏电为1.82μA/mm。虽然开启电压降低,但器件制造过程中需要进行刻蚀,刻蚀会带来大量损伤,且工艺复杂,刻蚀深度难以精密控制。
综上,现有的混合阳极结构的GaN基二极管,若使用混合阳极结构复合F离子注入,由于F离子不稳定,因此器件的温度稳定性较差;若使用混合阳极结构复合槽栅结构,由于制造过程中需要对器件进行刻蚀,因此在界面处会存在陷阱,导致器件性能变差,同时刻蚀深度不能精确控制,导致器件难以大规模实现。
发明内容
为了解决现有技术中存在的上述问题,本发明提供了一种p型氧化物介质复合混合阳极的肖特基二极管及制作方法。本发明要解决的技术问题通过以下技术方案实现:
本发明实施例提供了一种p型氧化物介质复合混合阳极的肖特基二极管的制作方法,包括步骤:
在衬底上依次生长AlGaN背势垒层、本征GaN层和AlGaN势垒层;
在所述AlGaN势垒层表面的一端制备欧姆金属阴极,另一端制备欧姆金属阳极;
在所述AlGaN势垒层上制备钝化层,使所述钝化层与所述欧姆金属阴极接触;
在所述AlGaN势垒层上制备p型氧化物介质层,使所述p型氧化物介质层位于所述钝化层和所述欧姆金属阳极之间;
在所述欧姆金属阳极上、所述p型氧化物介质层上和所述钝化层的部分表面上制备肖特基金属阳极。
在本发明的一个实施例中,所述AlGaN势垒层的厚度为5~15nm,Al组分含为10%~25%。
在本发明的一个实施例中,所述p型氧化物介质层与所述钝化层和所述欧姆金属阳极均接触。
在本发明的一个实施例中,所述p型氧化物介质层的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。
在本发明的一个实施例中,所述p型氧化物介质层的厚度为10~50nm。
本发明的另一个实施例提供了一种p型氧化物介质复合混合阳极的肖特基二极管,包括:
衬底;
AlGaN背势垒层,位于所述衬底上;
本征GaN层,位于所述AlGaN背势垒层上;
AlGaN势垒层,位于所述本征GaN层上;
欧姆金属阴极,位于所述AlGaN势垒层的一端;
欧姆金属阳极,位于所述AlGaN势垒层的另一端;
钝化层,位于所述AlGaN势垒层上且与所述欧姆金属阴极接触;
p型氧化物介质层,位于所述AlGaN势垒层上,且位于所述钝化层和所述欧姆金属阳极之间;
肖特基金属阳极,覆盖所述欧姆金属阳极和所述p型氧化物介质层,且覆盖所述钝化层的一部分。
在本发明的一个实施例中,所述AlGaN势垒层的厚度为5~15nm,Al组分为10%~25%。
在本发明的一个实施例中,所述p型氧化物介质层与所述钝化层和所述欧姆金属阳极均接触。
在本发明的一个实施例中,所述p型氧化物介质层的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。
在本发明的一个实施例中,所述p型氧化物介质层的厚度为10~50nm。
与现有技术相比,本发明的有益效果:
1、本发明的肖特基二极管的制作过程中在AlGaN势垒层上、钝化层和欧姆金属阳极之间生长p型氧化物介质层,其与由欧姆金属阳极和肖特基金属阳极共同形成的混合阳极结合,在不使反向特性恶化的条件下,减小了肖特基二极管的开启电压,同时避免采用刻蚀沟道或注入F离子工艺,不仅保证了器件的温度稳定性,而且可以精确控制p型氧化物的厚度,器件制造的可重复性高,易于制造,有利于实现大规模产业化。
2、本发明的肖特基二极管中,欧姆金属阳极和肖特基金属阳极共同形成混合阳极,采用混合阳极与p型氧化物介质层结合的结构,可以降低器件的开启电压,提高器件的性能。
附图说明
图1为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的制作方法的流程示意图;
图2a-图2i为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的制备方法的过程示意图;
图3为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述,但本发明的实施方式不限于此。
实施例一
请参见图1和图2a-图2i,图1为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的制作方法的流程示意图,图2a-图2i为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的制备方法的过程示意图。该制作方法包括步骤:
S1、在衬底1上依次生长AlGaN背势垒层2、本征GaN层3和AlGaN势垒层4,请参见图2a和图2b。
具体的,衬底1的材料可以包括蓝宝石或SiC;可以利用金属有机化合物化学气相沉淀工艺(Metal-organic Chemical Vapor Deposition,MOCVD)在衬底上依次生长AlGaN背势垒层2、本征GaN层3和AlGaN势垒层4,其中,在本征GaN层3和AlGaN势垒层4的接触位置形成2DEG。
AlGaN势垒层4的厚度为5~15nm,Al组分为10%~25%。
S2、对器件进行台面隔离,形成电隔离结构,请参见图2c。
刻蚀AlGaN势垒层4和部分本征GaN层3,使得AlGaN势垒层4和本征GaN层3形成2DEG隔断,实现器件的台面隔离,形成电隔离结构。
具体的,首先采用甩胶机在3500转/min的转速下甩胶,得到光刻胶掩模;再采用光刻机进行曝光,形成台面有源区的掩模图形。接着,将做好掩模的基片采用感应耦合等离子体刻蚀机在Cl2等离子体以1nm/s的刻蚀速率进行台面隔离,刻蚀深度为200nm,形成电隔离结构。
S3、在AlGaN势垒层4表面的一端制备欧姆金属阴极5,另一端制备欧姆金属阳极6,请参见图2d。
具体的,首先,采用甩胶机在5000转/min的转速下甩胶,得到光刻胶掩模,其厚度为0.8μm,接着,在温度为80℃的高温烘箱中烘10min,采用光刻机对光刻胶进行曝光,形成阴极、阳极欧姆金属区域掩模图形。然后,采用电子束蒸发台以0.1nm/s的蒸发速率在器件表面蒸发欧姆金属,欧姆金属材料从下至上依次均为Ti/Al/Ni/Au,其中,Ti厚度可以为20nm,Al厚度可以为120nm,Ni厚度可以为45nm,Au厚度可以为55nm;欧姆接触金属蒸发完成后剥离阴极、阳极欧姆金属区域掩模图形以外的欧姆金属,得到完整的欧姆金属阳极和欧姆金属阴极。最后,再用快速热退火炉,在870℃的N2气氛中进行30s的快速热退火,对欧姆接触金属进行合金化,完成阴极、阳极欧姆金属的制作,形成欧姆金属阴极5和欧姆金属阳极6。其中,欧姆金属阴极5位于AlGaN势垒层4表面的一端,欧姆金属阳极6位于AlGaN势垒层4表面的另一端。
S4、在AlGaN势垒层4上制备钝化层7,使钝化层7与欧姆金属阴极5接触。
本实施例中,钝化层7的材料为SiN。
具体的,首先,采用甩胶机在5000转/min的转速下甩胶,得到光刻胶掩模,其厚度为0.8μm。接着,在温度为80℃的高温烘箱中烘10min,采用光刻机对光刻胶进行曝光,形成钝化层区域掩模图形。之后利用等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition,简称PECVD)淀积设备,以NH3为N源,SiH4为Si源,在温度为250℃的条件下,在器件表面即在电隔离结构表面、AlGaN势垒层4表面、欧姆金属阴极5表面和欧姆金属阳极6的表面淀积一层SiN,请参见图2e,其厚度可以为100nm;然后去除电隔离结构表面的钝化层材料、欧姆金属阴极5表面的钝化层材料、欧姆金属阳极6表面的钝化层材料以及AlGaN势垒层4表面靠近欧姆金属阳极6的SiN,形成与欧姆金属阴极5接触的钝化层7,请参见图2f。
S5、在AlGaN势垒层4上制备p型氧化物介质层8,使p型氧化物介质层8位于钝化层7和欧姆金属阳极6之间。
具体的,首先以5000转/min的转速在外延材料表面甩正胶,得到厚度为0.8μm的光刻胶掩模,再在温度为80℃的高温烘箱中烘10min,然后采用光刻机对光刻胶掩模进行光刻,获得p型氧化物介质区域图形。然后,利用溅射工艺,在器件表面上生长一层p型氧化物,如图2g所示。最后,去除p型氧化物介质区域以外的p型氧化物,形成p型氧化物介质层8,如图2h所示。
具体的,p型氧化物介质层8的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。在一个实施例中,利用溅射工艺,在器件表面制备20nm的CuO,然后去除p型氧化物介质区域以外的CuO,形成CuO介质层;在另一个实施例中,利用溅射工艺,在器件表面制备10nm的Cu金属薄膜,然后向腔体中通入10min的氧气,使Cu金属薄膜在氧气氛围中氧化生成CuO,然后去除p型氧化物介质区域以外的CuO,形成CuO介质层,其中,氧化温度为300℃;在又一个实施例中,利用溅射工艺,在器件表面生长40nm的NiO,然后去除p型氧化物介质区域以外的NiO,形成NiO介质层。
进一步的,制备形成的p型氧化物介质层8位于钝化层7和欧姆金属阳极6之间,其侧面与钝化层7和欧姆金属阳极6同时接触。
具体的,p型氧化物介质层8的厚度可以小于钝化层7的厚度,也可以大于钝化层7的厚度,也可以等于钝化层7的厚度;同样,p型氧化物介质层8的厚度可以小于欧姆金属阳极6的厚度,也可以大于欧姆金属阳极6的厚度,也可以等于欧姆金属阳极6的厚度。由于p型氧化物介质层8越厚,肖特基金属就距离沟道越远,对沟道中载流子的控制能力减弱,会增大器件的开启电压,相同电压下的电流变小,因此,p型氧化物介质层8的厚度小于欧姆金属阳极6的厚度并且小于钝化层7的厚度。本实施例中,p型氧化物介质层8的厚度可以通过溅射工艺精确控制,器件制造的可重复性高。
具体的,p型氧化物介质层8的厚度为10~50nm。
S6、在欧姆金属阳极6上、p型氧化物介质层8上和钝化层7的部分表面上制备肖特基金属阳极9,如图2i所示。
首先,采用甩胶机在5000转/min的转速下甩胶,得到光刻胶掩模,其厚度为0.8μm;接着,在温度为80℃的高温烘箱中烘10min,采用光刻机对光刻胶掩模进行曝光,形成肖特基金属掩模图形;最后,采用电子束蒸发台在器件表面以0.1nm/s的蒸发速率进行肖特基金属的蒸发,肖特基金属依次选用Ni/Au,其中Ni厚度为30nm,Au厚度为300nm;蒸发完成后剥离肖特基金属掩模图形以外的肖特基金属,得到完整的肖特基金属阳极9。
S7、制作互联引线。
先采用甩胶机以5000转/min的转速在器件表面甩正胶;再采用光刻机进行曝光,形成电极引线掩模图形;接着采用电子束蒸发台以0.3nm/s的蒸发速率在制作好掩模的基片表面进行引线电极金属蒸发,金属选用Ti/Au,Ti厚度为20nm,Au厚度为200nm;最后剥离电极引线掩模图形以外的引线电极金属,得到完整的引线电极。
本实施例的制备方法在AlGaN势垒层上、钝化层和欧姆金属阳极之间生长p型氧化物介质层,其与由欧姆金属阳极和肖特基金属阳极共同形成的混合阳极结合,在不使反向特性恶化的条件下,减小了肖特基二极管的开启电压,同时避免采用刻蚀沟道或注入F离子工艺,不仅保证了器件的温度稳定性,而且可以精确控制p型氧化物的厚度,器件制造的可重复性高,另外,在器件制造过程中无额外的复杂工艺,工艺简单,有利于实现大规模产业化。
实施例二
在实施例一的基础上,请参见图3,图3为本发明实施例提供的一种p型氧化物介质复合混合阳极的肖特基二极管的结构示意图,该肖特基二极管包括:衬底1、AlGaN背势垒层2、本征GaN层3、AlGaN势垒层4、欧姆金属阴极5、欧姆金属阳极6、钝化层7、p型氧化物介质层8、肖特基金属阳极9。
具体的,衬底1的材料包括蓝宝石或SiC。
AlGaN背势垒层2位于衬底1上,本征GaN层3位于AlGaN背势垒层2上,AlGaN势垒层4位于本征GaN层3上。其中,本征GaN层3和AlGaN势垒层4接触位置形成2DEG;AlGaN势垒层4的厚度为5~15nm,Al组分为10%~25%。
本实施例中,在衬底上设置AlGaN背势垒层,AlGaN背势垒层的存在提高了能带,提升了器件的限域性,增大了载流子迁移率,同时,增大的势垒高度减小了漏电,提高了击穿电压。
欧姆金属阴极5位于AlGaN势垒层4的一端,欧姆金属阳极6,位于AlGaN势垒层4的另一端。具体的,欧姆金属阴极5和欧姆金属阳极6的材料均从下至上依次为Ti/Al/Ni/Au,其中,Ti厚度可以为20nm,Al厚度可以为120nm,Ni厚度可以为45nm,Au厚度可以为55nm。
钝化层7位于AlGaN势垒层4上且与欧姆金属阴极5接触。具体的,钝化层7的材料可以为SiN,厚度为100nm。
p型氧化物介质层8位于AlGaN势垒层4上,且位于钝化层7和欧姆金属阳极6之间。
进一步的,p型氧化物介质层8的侧面与钝化层7和欧姆金属阳极6同时接触。
p型氧化物介质层8的厚度可以小于钝化层7的厚度,也可以大于钝化层7的厚度,也可以等于钝化层7的厚度;同样,p型氧化物介质层8的厚度可以小于欧姆金属阳极6的厚度,也可以大于欧姆金属阳极6的厚度,也可以等于欧姆金属阳极6的厚度。由于p型氧化物介质层8越厚,肖特基金属就距离沟道越远,对沟道中载流子的控制能力减弱,会增大器件的开启电压,相同电压下的电流变小,因此,p型氧化物介质层8的厚度小于欧姆金属阳极6的厚度并且小于钝化层7的厚度。在一个具体实施例中,p型氧化物介质层8的厚度为10~50nm。
进一步的,本实施例的肖特基二极管可以通过调控AlGaN势垒层厚度、AlGaN势垒层的Al组分以及P型氧化物厚度来有效的调控开启电压;当势垒层厚度与Al组分提高时,可以通过提高P型氧化物厚度,同时实现低开启电压与高电流密度。
p型氧化物介质层8的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。
肖特基金属阳极9覆盖欧姆金属阳极6和p型氧化物介质层8,且覆盖钝化层7的一部分。具体的,肖特基金属阳极9的材料从下至上依次为Ni/Au,其中Ni厚度为30nm,Au厚度为300nm。
本实施例中,欧姆金属阳极6和肖特基金属阳极9共同形成混合阳极,而p型氧化物介质层8与混合阳极复合,p型氧化物可以拉升AlGaN势垒层4的能带,从而对异质结界面处的二维电子气起到耗尽作用,进而降低肖特基二极管的开启电压,提高器件的性能。具体的,在阳极未加电压时,利用p型氧化物耗尽肖特基金属下方沟道中的载流子,器件导电通路关断;当二极管阳极施加正向偏压时,沟道开启,器件导通,实现二极管整流特性。而在反向偏置情况下,P型氧化物会存在类似PN结对反向电流的抑制作用,在保证较小开启电压的前提下有效的抑制反向漏电。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (10)

1.一种p型氧化物介质复合混合阳极的肖特基二极管的制作方法,其特征在于,包括步骤:
在衬底(1)上依次生长AlGaN背势垒层(2)、本征GaN层(3)和AlGaN势垒层(4);
在所述AlGaN势垒层(4)表面的一端制备欧姆金属阴极(5),另一端制备欧姆金属阳极(6);
在所述AlGaN势垒层(4)上制备钝化层(7),使所述钝化层(7)与所述欧姆金属阴极(5)接触;
在所述AlGaN势垒层(4)上制备p型氧化物介质层(8),使所述p型氧化物介质层(8)位于所述钝化层(7)和所述欧姆金属阳极(6)之间;
在所述欧姆金属阳极(6)上、所述p型氧化物介质层(8)上和所述钝化层(7)的部分表面上制备肖特基金属阳极(9)。
2.如权利要求1所述的p型氧化物介质复合混合阳极的肖特基二极管的制作方法,其特征在于,所述AlGaN势垒层(4)的厚度为5~15nm,Al组分为10%~25%。
3.如权利要求1所述的p型氧化物介质复合混合阳极的肖特基二极管的制作方法,其特征在于,所述p型氧化物介质层(8)与所述钝化层(7)和所述欧姆金属阳极(6)均接触。
4.如权利要求1所述的p型氧化物介质复合混合阳极的肖特基二极管的制作方法,其特征在于,所述p型氧化物介质层(8)的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。
5.如权利要求1所述的p型氧化物介质复合混合阳极的肖特基二极管的制作方法,其特征在于,所述p型氧化物介质层(8)的厚度为10~50nm。
6.一种p型氧化物介质复合混合阳极的肖特基二极管,其特征在于,包括:
衬底(1);
AlGaN背势垒层(2),位于所述衬底(1)上;
本征GaN层(3),位于所述AlGaN背势垒层(2)上;
AlGaN势垒层(4),位于所述本征GaN层(3)上;
欧姆金属阴极(5),位于所述AlGaN势垒层(4)的一端;
欧姆金属阳极(6),位于所述AlGaN势垒层(4)的另一端;
钝化层(7),位于所述AlGaN势垒层(4)上且与所述欧姆金属阴极(5)接触;
p型氧化物介质层(8),位于所述AlGaN势垒层(4)上,且位于所述钝化层(7)和所述欧姆金属阳极(6)之间;
肖特基金属阳极(9),覆盖所述欧姆金属阳极(6)和所述p型氧化物介质层(8),且覆盖所述钝化层(7)的一部分。
7.如权利要求6所述的p型氧化物介质复合混合阳极的肖特基二极管,其特征在于,所述AlGaN势垒层(4)的厚度为5~15nm,Al组分为10%~25%。
8.如权利要求6所述的p型氧化物介质复合混合阳极的肖特基二极管,其特征在于,所述p型氧化物介质层(8)与所述钝化层(7)和所述欧姆金属阳极(6)均接触。
9.如权利要求6所述的p型氧化物介质复合混合阳极的肖特基二极管,其特征在于,所述p型氧化物介质层(8)的材料包括CuO、NiO、Cu2O、SnO、CuBO2中的一种或多种。
10.如权利要求6所述的p型氧化物介质复合混合阳极的肖特基二极管,其特征在于,所述p型氧化物介质层(8)的厚度为10~50nm。
CN202110731756.3A 2021-06-29 2021-06-29 p型氧化物介质复合混合阳极的肖特基二极管及制作方法 Pending CN113659013A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110731756.3A CN113659013A (zh) 2021-06-29 2021-06-29 p型氧化物介质复合混合阳极的肖特基二极管及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110731756.3A CN113659013A (zh) 2021-06-29 2021-06-29 p型氧化物介质复合混合阳极的肖特基二极管及制作方法

Publications (1)

Publication Number Publication Date
CN113659013A true CN113659013A (zh) 2021-11-16

Family

ID=78489198

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110731756.3A Pending CN113659013A (zh) 2021-06-29 2021-06-29 p型氧化物介质复合混合阳极的肖特基二极管及制作方法

Country Status (1)

Country Link
CN (1) CN113659013A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115376919A (zh) * 2022-10-24 2022-11-22 江苏能华微电子科技发展有限公司 一种增强型GaN功率器件及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938413A (zh) * 2012-11-21 2013-02-20 西安电子科技大学 AlGaN/GaN异质结增强型器件及其制作方法
CN103904134A (zh) * 2014-03-25 2014-07-02 中国科学院半导体研究所 基于GaN基异质结构的二极管结构及制作方法
CN104091835A (zh) * 2014-06-17 2014-10-08 中国科学院半导体研究所 一种氮化镓异质结肖特基二极管及其制备方法
CN104362181A (zh) * 2014-11-03 2015-02-18 苏州捷芯威半导体有限公司 一种GaN异质结二极管器件及其制备方法
CN104882491A (zh) * 2015-02-12 2015-09-02 苏州捷芯威半导体有限公司 一种肖特基二极管及其制作方法
CN107978642A (zh) * 2017-12-14 2018-05-01 中国科学院半导体研究所 一种GaN基异质结二极管及其制备方法
CN109950324A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 p型阳极的Ⅲ族氮化物二极管器件及其制作方法
CN109950323A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 极化超结的ⅲ族氮化物二极管器件及其制作方法
CN111477690A (zh) * 2020-04-02 2020-07-31 西安电子科技大学 基于P-GaN帽层和叉指结构的横向肖特基二极管及其制备方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102938413A (zh) * 2012-11-21 2013-02-20 西安电子科技大学 AlGaN/GaN异质结增强型器件及其制作方法
CN103904134A (zh) * 2014-03-25 2014-07-02 中国科学院半导体研究所 基于GaN基异质结构的二极管结构及制作方法
CN104091835A (zh) * 2014-06-17 2014-10-08 中国科学院半导体研究所 一种氮化镓异质结肖特基二极管及其制备方法
CN104362181A (zh) * 2014-11-03 2015-02-18 苏州捷芯威半导体有限公司 一种GaN异质结二极管器件及其制备方法
CN104882491A (zh) * 2015-02-12 2015-09-02 苏州捷芯威半导体有限公司 一种肖特基二极管及其制作方法
CN107978642A (zh) * 2017-12-14 2018-05-01 中国科学院半导体研究所 一种GaN基异质结二极管及其制备方法
CN109950324A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 p型阳极的Ⅲ族氮化物二极管器件及其制作方法
CN109950323A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 极化超结的ⅲ族氮化物二极管器件及其制作方法
CN111477690A (zh) * 2020-04-02 2020-07-31 西安电子科技大学 基于P-GaN帽层和叉指结构的横向肖特基二极管及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115376919A (zh) * 2022-10-24 2022-11-22 江苏能华微电子科技发展有限公司 一种增强型GaN功率器件及其制备方法

Similar Documents

Publication Publication Date Title
CN102938413B (zh) AlGaN/GaN异质结增强型器件及其制作方法
CN109004017B (zh) 具有极化结纵向泄漏电流阻挡层结构的hemt器件及其制备方法
CN102945860B (zh) 原位SiN帽层AlGaN/GaN异质结增强型器件及其制作方法
CN108281491B (zh) 一种具有台阶结构的碳化硅功率器件及其制备方法
CN106024914A (zh) 混合阳极电极结构的GaN基肖特基二极管及其制备方法
CN107978642B (zh) 一种GaN基异质结二极管及其制备方法
CN108711578A (zh) 一种部分P型GaN帽层RESURF GaN基肖特基势垒二极管
CN111048580A (zh) 一种碳化硅绝缘栅双极晶体管及其制作方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN113659013A (zh) p型氧化物介质复合混合阳极的肖特基二极管及制作方法
CN116504805A (zh) 具有垂直AlGaN/GaN结构的高电子迁移率晶体管及其制备方法
CN116230750A (zh) 一种垂直阶梯场板高压GaN基二极管及其制作方法
CN110752260A (zh) 新型GaN结势垒肖特基二极管及其制备方法
CN116053312A (zh) 一种p型栅增强型氧化镓基CAVET器件及其制备方法
CN106876471B (zh) 双槽umosfet器件
CN115458596A (zh) 基于Fin-JFET栅结构HEMT及其制作方法
CN115939183A (zh) 一种氧化镓基mosfet器件及其制备方法
CN209766426U (zh) 一种沉积多晶AlN的常关型HEMT器件
CN110676166B (zh) P-GaN帽层的FinFET增强型器件及制作方法
CN111415998A (zh) 一种GaN基肖特基二极管及其制备方法
CN205911315U (zh) 混合阳极电极结构的GaN基肖特基二极管
CN109166930A (zh) 一种GaN基肖特基势垒二极管
CN116581151B (zh) 一种低开启电压氧化镓肖特基二极管及其制备方法
CN114122125B (zh) 一种混合栅控结构的碳化硅晶闸管及其制备方法
CN115274845B (zh) 一种凹陷式Fin-MESFET栅结构HEMT及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20211116