CN115458596A - 基于Fin-JFET栅结构HEMT及其制作方法 - Google Patents
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Abstract
本发明公开了基于Fin‑JFET栅结构HEMT及其制作方法，属于微电子与固体电子学技术领域，包括由下至上生长的衬底、缓冲层、沟道层、势垒层、P‑GaN层和栅电极，沟道层两侧生长有源电极和漏电极；通过p‑GaN层部分刻蚀与栅介质淀积，在由栅电极与P‑GaN层构成的肖特基二极管两端并联一由栅电极电压控制的常开型Fin‑JFET，Fin‑JFET一端通过欧姆接触与源电极连接。通过在p‑GaN栅结构中引入Fin‑JFET，栅电极利用Fin‑JFET开关调控p‑GaN层的电位进而改变沟道电位，使得器件的阈值电压不单纯依赖外延层结构，改善了传统P‑GaN HEMT阈值电压低的问题。
Description
技术领域
本发明涉及微电子与固体电子学技术领域，尤其涉及一种基于Fin-JFET栅结构HEMT及其制作方法。
背景技术
III族氮化物属于第三代半导体材料，具有禁带宽度大、电子饱和速度高、且耐高温、耐高压、抗辐射等优良特性，是制备电力电子器件的理想材料。GaN基高电子迁移率晶体管(HEMT)相较于基于Si、GaAs材料的电力电子器件在高温、高频、大功率领域具有更广阔的应用前景。异质结是GaN基HEMT器件的基本结构，由于GaN材料独特的自发极化和压电极化效应，GaN基HEMT器件沟道处天然存在高浓度的二维电子气。P型栅技术是通过在势垒层上生长一层p-GaN来耗尽沟道处的二维电子气，此种方法工艺可控性强，能够大规模重复生产，是极有发展前景的一种增强型制作方法。
商用p-GaN HEMT器件最常见栅极结构如图1所示，由上至下依次为栅金属/p-GaN/AlGaN/GaN的叠层结构，栅金属与p-GaN之间通常采用肖特基接触，等效电学模型如图1所示，为一个由栅金属和p-GaN构成的肖特基二极管DSJ和一个由p-GaN/AlGaN/GaN构成的p-i-n二极管Dpin背向串联，存在阈值电压低(<2V)，栅压摆幅小，阈值电压易发生漂移等问题。
发明内容
本发明的目的在于克服现有技术的问题，提供基于Fin-JFET栅结构HEMT及其制作方法。
本发明的目的是通过以下技术方案来实现的：一种基于Fin-JFET栅结构的HEMT，包括沿器件垂直方向由下至上层叠生长的衬底、缓冲层、沟道层、势垒层、P-GaN层和栅电极，沟道层与势垒层形成异质结，势垒层具有宽于沟道层的带隙，且异质结界面存在大量二维电子气(2DEG)。沟道层两侧相对生长有源电极和漏电极，源电极、漏电极在垂直方向到达势垒层并贯穿P-GaN层，且源电极、漏电极均为欧姆接触电极。其中，衬底的材质为Si、金刚石、SiC、蓝宝石、GaN中的任意一种；缓冲层为含AlN、AlGaN、GaN、SiN的任意一种或组合；异质结为III族-氮化物系材料，如GaN、AlGaN、InN、AlN、InGaN、InAlGa中的两种或者多种的组合，如AlGaN/GaN、AlInN/GaN、AlGaN/InGaN/GaN或AlGaN/AlN/GaN。
进一步地，在p-GaN层中通过离子注入形成n-GaN区域，将由栅电极与P-GaN层构成的肖特基二极管等效为pn二极管Dpn，得到在二极管Dpn两端并联一由栅极电压控制的常开型Fin-JFET，Fin-JFET一端通过欧姆接触与源电极连接。需要进一步说明的是，本申请在p-GaN层引入了常开型Fin-JFET，即P-GaN层为鳍式结构P-GaN层。
在一示例中，所述P-GaN层为鳍式结构P-GaN层；在P-GaN层中通过离子注入形成n-GaN区域，n-GaN区域上生长有栅电极，栅电极为n-GaN欧姆接触电极；P-GaN层表面生长有欧姆接触金属电极，该欧姆接触金属电极与源电极相连。本示例中在P-GaN层两侧通过离子注入形成n-GaN区域，两个n-GaN区域上均生长有栅电极。优选地，n-GaN区域深度为60nm-400nm。
在一示例中，源电极和栅电极之间的区域、栅电极和漏电极之间的区域、以及栅电极、源电极、漏电极表面均淀积有钝化层。
在一示例中，鳍式结构的长度为60nm-1500nm，高度为60nm-400nm。
在一示例中，所述欧姆接触金属电极为由第一导电材料、第二导电材料制备的合金层，第一导电材料为Ti、Al、Ni、Au、Pd中的一种或多种的组合；第二导电材料为Ti、Al、Ni、Au、Pd中的一种或多种的组合。需要说明的是，欧姆接触金属电极为合金层，因此第一导电材料与第二导电材料的材质不同。
需要进一步说明的是，上述基于Fin-JFET栅结构的HEMT中各示例对应的技术特征可以相互组合或替换构成新的技术方案。
本发明还包括一种基于Fin-JFET栅结构的HEMT的制作方法，包括以下步骤：
S1”：在衬底上依次生长缓冲层、沟道层、势垒层；其中，缓冲层为1μm-3μm；沟道层厚300nm；势垒层为10nm-15nm。
S2”：在势垒层上生长P-GaN层；具体地，在势垒层上生长一层掺杂Mg的GaN层，并对掺杂Mg的GaN帽层进行退火处理，进而实现P-GaN层制作。
S3”：在P-GaN层表面制作欧姆接触金属电极；具体地，先在P-GaN层表面形成P-GaN欧姆接触区域掩模图形，并通过蒸发方式进行P-GaN欧姆接触电极制作，蒸发完成后进行金属剥离，再进行退火处理，完成欧姆接触金属电极制作。
S4”：在P-GaN层通过离子注入形成n-GaN区域；先形成n-GaN离子注入区域掩模图形，再经过离子注入处理得到60nm-400nm的n-GaN区域。
S5”：对P-GaN层进行鳍刻蚀，形成鳍式结构P-GaN层；具体地，先制备宽栅鳍的掩模图形，并对P-GaN层进行台面隔离以及栅鳍刻蚀，得到鳍式结构P-GaN层。
S6”：制作栅电极；具体地，在鳍式结构P-GaN层上(非n-GaN区域)制作栅电极，先制备覆盖整个栅电极区域的掩模图形，再进行栅金属蒸发，蒸发完成后进行金属剥离，得到完整的栅电极。
S7”：在势垒层上制作源电极和漏电极。具体地，先形成源电极区域掩模图形以及漏电极区域掩模图形，蒸发金属进行源电极、漏电极制作，蒸发完成后进行金属剥离，并进行退火处理，完成源电极、漏电极的制作。
在一示例中，所述方法还包括钝化保护步骤：
在势垒层上淀积钝化层，钝化层覆盖在源电极和栅电极之间、栅电极和漏电极之间的区域、以及栅电极、源电极、漏电极表面。
在一示例中，所述方法还包括电极引线制作步骤：
制作电极图形；
去除电极区域的钝化层，形成互联开孔；
制作电极引线掩模图形；
对制作好掩模的基片进行引线电极金属蒸发，最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
需要进一步说明的是，上述基于Fin-JFET栅结构的HEMT的制作方法中各示例对应的技术特征可以相互组合或替换构成新的技术方案。
与现有技术相比，本发明有益效果是：
1.在一示例中，通过在p-GaN栅结构中引入Fin-JFET，栅电极通过控制Fin-JFET开关调控p-GaN层的电位、改变沟道二维电子气的浓度，使得器件的阈值电压不单独依赖外延层结构(缓冲层、沟道层、势垒层、P-GaN层)，能够通过鳍式结构横向尺寸设计以及掺杂浓度进行调节，进而改善传统P-GaN HEMT阈值电压小的问题。同时，FET区域下方存在二维电子气，能够作为导电沟道，不影响开态时栅电极下方二维电子气浓度，即对开态电阻无影响，栅极级联FET结构的引入不以牺牲芯片面积为代价，不额外增加量产成本。进一步地，本申请中Fin-JFET栅结构中p-GaN通过欧姆接触与源极相连，p-GaN层中因栅压应力或关态应力积累的电荷能够在应力撤去后通过欧姆接触得到快速补充，因此能够抑制阈值电压漂移现象，提高器件工作的稳定性。
2.在一示例中，Fin-JFET的欧姆接触分布于鳍的整个上表面，即P-GaN层与与源极相连的欧姆接触金属电极接触面积足够大，对阈值电压漂移的抑制效果更加显著。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的说明，此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，在这些附图中使用相同的参考标号来表示相同或相似的部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为传统p-GaN栅结构HEMT结构及其等效电路模型示意图；
图2为本发明基于Fin-JFET栅结构的p-GaN HEMT器件结构示意图；
图3为本发明Fin-JFET结构及其等效电路模型示意图。
图中：衬底-1、缓冲层-2、沟道层-3、势垒层-4、欧姆接触金属电极-5、P-GaN层-6、栅电极-8、源电极-9、漏电极-10、二维电子气-11、n-GaN区域-12。
具体实施方式
下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，使用序数词(例如，“第一和第二”、“第一至第四”等)是为了对物体进行区分，并不限于该顺序，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明一种基于Fin-JFET栅结构的HEMT，如图2-图3所示，包括沿器件垂直方向由下至上层叠生长的Si衬底1、AlN缓冲层2、i-GaN沟道层3、AlGaN势垒层4，沟道层3两侧相对生长有源电极9和漏电极10，源电极9、漏电极10均为欧姆接触电极，其中欧姆接触金属包括Ti、Al、Ni、Au一种或多种，本示例中源电极9、漏电极10均依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm。更为具体地，缓冲层2为2μm；GaN沟道层3为300nm；AlGaN势垒层4为12nm，Al组份占比为25％。在GaN层与AlGaN势垒层4的接触位置形成二维电子气11，得到AlGaN/GaN异质结，异质结上生长有P型掺杂浓度为1×1018cm-3的鳍式结构P-GaN层6，鳍高度为200nm，长度为1μm。
进一步地，在P-GaN层6两侧通过离子注入形成100nm的n-GaN区域12，两个n-GaN区域12上均生长有200nm的Ni/Au栅电极8，栅电极为n-GaN欧姆接触电极；P-GaN层6表面生长有欧姆接触金属电极5，该欧姆接触金属电极5与源电极9相连，以此在p-GaN栅结构中引入Fin-JFET，Fin-JFET与HEMT共用一个栅极，且Fin-JFET一端连接至等效pn二极管DPN、pin二极管Dpin之间，另一端通过欧姆接触电极与源电极9连接。其中，欧姆接触金属电极5材质为Ni/Au，其中Ni厚度为20nm，Au厚度为20nm。更为具体地，源电极9和栅电极8之间、栅电极8和漏电极10之间的区域，以及栅电极8、源电极9、漏电极10表面还淀积厚度为50nm的SiN钝化层。
本申请通过在p-GaN栅结构中引入常开型Fin-JFET，一方面能够加强栅极对级联晶体管的控制能力，在相同栅压下，鳍式场效应晶体管更容易夹断，从而更易对器件沟道产生控制，提高器件整体的栅控能力；另一方面，栅电极8通过控制Fin-JFET开关调控P-GaN层6的电位、改变沟道二维电子气11的浓度，从而达到控制HEMT器件开关的目的。因此，HEMT器件的阈值电压可以通过改变JFET器件性能调控，通过合理的尺寸设计(P-GaN层6鳍的宽度等)以及掺杂浓度设计，得到较高的HEMT阈值电压，同时沟道区的电子仍保持较高迁移率，非沟道区的二维电子气11浓度不受影响，保证器件的开态特性。
同时，本申请引入的Fin-JFET区域下方存在二维电子气11，能够作为导电沟通，不影响开态时栅电极8下方二维电子气11浓度，即对开态电阻无影响，栅极级联FET结构的引入不以牺牲芯片面积为代价，不增加额外量产成本。
进一步地，本申请中Fin-JFET栅结构中p-GaN通过欧姆接触与源极相连，P-GaN层6中因栅压应力或关态应力积累的电荷能够在应力撤去后通过欧姆接触得到快速补充，因此能够抑制阈值电压漂移现象。
进一步地，本申请引入常开型Fin-JFET，在不加栅压时，FET处于开态，整个p-GaN层与欧姆接触电极同一电位，即与源极相连，电压为0V，因此器件反向导通开启电压VDS与该器件正向导通阈值电压无关联。综上，本申请HEMT处于关态时，常开型Fin-JFET将p-GaN电位钳制在0V，HEMT器件的反向导通压降与正向导通阈值电压无关，不因正向导通阈值电压的增大而增大，因此该器件在获得高的阈值电压的同时也能实现小的反向导通损耗。
基于与上述基于Fin-JFET栅结构的HEMT示例相同的发明构思，本发明还包括一种基于Fin-JFET栅结构的HEMT的制作方法，包括以下步骤：
S1”：在衬底1上依次生长缓冲层2、GaN沟道层3、AlGaN势垒层4，形成AlGaN/GaN异质结；具体地，在蓝宝石衬底1基片上生长厚度为2μm的缓冲层2；在缓冲层2上生长300nm厚的GaN层；在GaN层上生长12nmAlGaN势垒层4，其中Al组份占比为25％。
S2”：在AlGaN/GaN异质结上生长P-GaN层6；具体地，利用MOCVD工艺，在AlGaN势垒层4上生长一层掺Mg的200nm的GaN层；在900℃的N2气氛中进行20分钟的热退火以激活掺杂的Mg，得到P型掺杂浓度为1×1018cm-3的P-GaN层6。
S3”：在P-GaN层6表面制作欧姆接触金属电极5；具体地，先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成P-GaN欧姆接触区域掩模图形；采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行P-GaN欧姆接触电极制作，欧姆接触金属电极5选用Ni/Au，其中Ni厚度为20nm，Au厚度为20nm；蒸发完成后进行金属剥离；再用RTP500快速热退火炉，在550℃的O2气氛中进行5min的快速热退火，对欧姆接触金属进行合金，完成欧姆接触金属电极5的制作。
S4”：在P-GaN层6通过离子注入形成n-GaN区域12；具体地，先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成n-GaN离子注入区域掩模图形；再采用高能离子注入设备，进行Si离子注入，在900℃的N2气氛中进行20分钟的热退火以激活掺杂的Si，得到N型掺杂浓度为1×1018cm-3，深度约为100nm的n-GaN区域12。
S5”：对P-GaN层6进行鳍刻蚀，形成鳍式结构P-GaN层6；具体地，先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用NSR1755I7A光刻机进行曝光，形成p-GaN有源区，采用电子束E-beam光刻机形成1μm宽栅鳍的掩模图形；将做好掩模的基片采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为200nm。
S6”：制作栅电极8；具体地，采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅极的栅区域掩模图形；采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使栅金属覆盖整个介质层7以及P-GaN层6表面，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极8。
S7”：在AlGaN/GaN异质结上制作源电极9和漏电极10。具体地，采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源电极9、漏电极10制作，源、漏金属均依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源、漏金属蒸发完成后进行金属剥离；再采用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源电极9、漏电极10的制作。
S8”：钝化保护；具体地，采用PECVD790淀积设备以NH3为N源，SiH4为Si源，淀积温度为250℃，在最上层AlGaN势垒层4上淀积厚度为50nm的SiN层，以此在源电极9、栅电极8之间和漏电极10、栅电极8之间进行SiN层淀积形成钝化，同时SiN层淀积在源电极9、漏电极10、栅电极8表面形成钝化层，完成钝化处理。
S9”：制作电极引线，包括互联开孔和互联引线制作步骤。具体地，互联开孔包括：以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得电极图形；采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除电极区域50nm厚的SiN层，形成互联开孔。互联引线制作包括：采用甩胶机在5000转/min的转速下甩正胶；采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
以上具体实施方式是对本发明的详细说明，不能认定本发明的具体实施方式只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本发明的保护范围。
Claims (9)
1.基于Fin-JFET栅结构HEMT，包括沿器件垂直方向由下至上层叠生长的衬底、缓冲层、沟道层、势垒层、P-GaN层和栅电极，沟道层两侧相对生长有源电极和漏电极，源电极、漏电极均为欧姆接触电极，其特征在于：所述P-GaN层为鳍式结构P-GaN层；在鳍式结构P-GaN层两侧通过离子注入形成n-GaN区域，将由栅电极与P-GaN层构成的肖特基二极管等效为pn二极管Dpn，并在二极管Dpn两端并联一由栅极电压控制的常开型Fin-JFET，Fin-JFET与HEMT共用一个栅极，且Fin-JFET一端连接至pn二极管DPN、pin二极管Dpin之间，另一端通过欧姆接触电极与源电极连接；所述pin二极管Dpin由P-GaN层、势垒层、沟道层构成。
2.根据权利要求1所述的基于Fin-JFET栅结构HEMT，其特征在于：所述n-GaN区域上生长有栅电极，栅电极为n-GaN欧姆接触电极；P-GaN层表面生长有欧姆接触金属电极，欧姆接触金属电极与源电极相连。
3.根据权利要求2所述的基于Fin-JFET栅结构HEMT，其特征在于：所述n-GaN区域深度为60nm-400nm。
4.根据权利要求2所述的基于Fin-JFET栅结构HEMT，其特征在于：所述源电极和栅电极之间的区域、栅电极和漏电极之间的区域、以及栅电极、源电极、漏电极表面均淀积有钝化层。
5.根据权利要求2所述的基于Fin-JFET栅结构HEMT，其特征在于：鳍式结构的长度为60nm-1500nm，高度为60nm-400nm。
6.根据权利要求2所述的基于Fin-JFET栅结构HEMT，其特征在于：所述欧姆接触金属电极为由第一导电材料、第二导电材料制备的合金层，第一导电材料为Ti、Al、Ni、Au、Pd中的一种或多种的组合；第二导电材料为Ti、Al、Ni、Au、Pd中的一种或多种的组合。
7.根据权利要求1-6任一项所述的基于Fin-JFET栅结构HEMT的制作方法，其特征在于：包括以下步骤：
在衬底上依次生长缓冲层、沟道层、势垒层；
在势垒层上生长P-GaN层；
在P-GaN层表面制作欧姆接触金属电极；
在P-GaN层通过离子注入形成n-GaN区域；
对P-GaN层进行鳍刻蚀，形成鳍式结构P-GaN层；
制作栅电极；
在势垒层上制作源电极和漏电极。
8.根据权利要求7所述的基于Fin-JFET栅结构HEMT的制作方法，其特征在于：所述方法还包括钝化保护步骤：
在势垒层上淀积钝化层，钝化层覆盖在源电极和栅电极之间、栅电极和漏电极之间的区域、以及栅电极、源电极、漏电极表面。
9.根据权利要求8所述的基于Fin-JFET栅结构HEMT的制作方法，其特征在于：所述方法还包括电极引线制作步骤：
制作电极图形；
去除电极区域的钝化层，形成互联开孔；
制作电极引线掩模图形；
对制作好掩模的基片进行引线电极金属蒸发，最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
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