CN107680998A - 一种GaN基p型栅HFET器件及其制备方法 - Google Patents

Abstract

本发明公开了一种GaN基p型栅HFET器件及其制备方法，器件结构从下至上依次包括：硅衬底、AlN成核层、AlGaN缓冲层、GaN高阻层、GaN沟道层、AlN空间层、AlGaN势垒层、p‑GaN层、p⁺‑GaN/n⁺‑InGaN隧穿层。AlGaN势垒层上形成源极和漏极，p⁺‑GaN/n⁺‑InGaN隧穿层上形成栅极，且栅极位于源和漏之间，源栅和源漏之间AlGaN势垒层上生长SiN层。本发明通过生长p⁺‑GaN/n⁺‑InGaN隧穿层使源、栅、漏电极可以通过一次性蒸镀同样的电极材料实现器件电极的制备，简化器件工艺流程，提高器件性能。

Description

一种GaN基p型栅HFET器件及其制备方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种GaN基p型栅HFET器件及其制备方法。

背景技术

相比于第一、二代半导体材料，第三代半导体材料氮化镓(GaN)材料具有宽禁带宽度(3.4eV)、高击穿场强(3.0MV/cm)、高电子饱和速度(2.5×10⁷cm/s)的优点。由其三元化合物AlGaN与二元化合物GaN形成的AlGaN/GaN异质结构在极化效应的作用下可以产生高浓度的二维电子气(2DEG)，使得GaN基异质结场效应晶体管(HFET)具有电流密度大、功率密度高、击穿电压高、导通电阻低、工作频率高、器件体积小等一系列优点，在大电流、低功耗、高压开关器件等领域极具应用前景，是当前半导体功率电子器件领域研发的热点。

常规技术制作GaN HFET器件，其源、栅、漏电极通常采用金属电极，其中栅极要形成有整流特性的n型肖特基接触，而源极和漏极要形成n型欧姆接触。肖特基接触制备的质量好坏是AlGaN/GaN HFET特性的决定性因素之一，通常采用具有高功函数的金属制备肖特基接触型栅极，常用的是Ni/Au金属；而欧姆接触性能的优劣将直接影响器件的饱和输出电流、导通电阻、击穿电压等关键指标，同时影响器件的高频性能和高温可靠性，通常是采用具有低功函数的金属制备欧姆接触型源极和漏极。一般来讲,由于AlGaN/GaN异质电子界面处的高浓度2DEG的存在，HFET在零偏压下处于导通状态,属于耗尽型(常开型)。由于耗尽型器件在电路系统应用中需要对栅极加负偏置电压以实现开光特性，不仅增加了电路的复杂度，也增大了成本；同时，由于耗尽型器件在异常断电情况下仍然是导通状态，也会使整体系统存在安全性的问题。为此，GaN基功率电子器件需采用增强型(常关型)器件来简化电路系统、降低功耗、提升安全性。目前，实现增强型AlGaN/GaN HFET的技术途径主要有凹槽绝缘栅和p型栅两种。其中，凹槽绝缘栅是在栅极处刻蚀凹槽，然后再依次沉积绝缘介质层、肖特基型栅极电极，通过刻蚀凹槽截断2DEG，通过肖特基、绝缘介质增大栅极下方耗尽层(栅极势垒)，从而实现常关、增强栅控；而p型栅则是在栅极金属与AlGaN势垒层之间插入一层p型GaN，通过p-GaN/n-AlGaN这一PN结的内建电场提高异质结界面处2DEG的势阱，使其处于费米能级之上，在零栅压下即可耗尽2DEG，实现常关特性，同时还可以通过注入空穴调控2DEG通道的电导，改善常关特性。

在实现AlGaN/GaN增强型HFET器件的两种技术途径中，不论是凹槽绝缘栅，还是p型栅结构，其源极、漏极的n型欧姆接触通常采用Ti/Al/Ni(Ti,Mo,Pt)/Au金属体系，其优点是可以获得较低的欧姆接触电阻率，但是需要800℃或更高的高温退火合金，导致欧姆接触表面粗糙度较大，不够平整，这一方面影响后续工艺中的光刻套准，另一方面其高温下工作的可靠性也将受到影响；此外，其中所采用的Au金属与Si基CMOS工艺不兼容，不利于利用CMOS工艺进行规模化生产。对于栅极，凹槽绝缘栅需采用具有较高功函数的、肖特基特性的金属电极，且无需合金热处理；而p型栅则需采用具有高功函数的金属组合以形成p型欧姆接触(如Ni/Au),需要通过合金热处理形成欧姆接触。因此，在两种技术途径中，栅极与源漏极需要分别通过光刻、蒸镀工艺来进行制备。

发明内容

有鉴于此，本发明的目的是提出一种超结器件的制造方法及超结器件，以简化制程过程、节省制程时间、降低制造成本及提高超结器件的良率。

本发明主要是在上述已有技术的基础上，提出一种适用于Si基CMOS工艺且步骤简化、可降低成本、增强可靠性GaN基p型栅HFET器件及其制备方法。

本发明的技术方案如下：

一种GaN基p型栅HFET器件，其特征在于，器件结构从下至上依次包括：单晶硅衬底、AlN成核层、高温AlN缓冲层、AlGaN缓冲层、GaN高阻层、GaN沟道层、AlN空间层、AlGaN势垒层、p-GaN层、p⁺-GaN/n⁺-InGaN隧穿层。AlGaN势垒层上形成源极和漏极，p⁺-GaN/n⁺-InGaN隧穿层上形成栅极，且栅极位于源和漏之间，源栅和源漏之间AlGaN势垒层上生长钝化层。上述器件外延结构的各层采用金属有机化学气相沉积(MOCVD)方法制备。

进一步的，形成于所述硅衬底上的AlN成核层，生长温度为800℃-1000℃，厚度为10nm-50nm。

进一步的，形成于所述硅衬底上的AlN成核层，温度为1000℃-1300℃，厚度为100nm-500nm。

进一步的，AlGaN缓冲层是由一到四种不同Al组分的AlGaN层组合而成，且由下至上各层Al组分是逐渐减小的，其摩尔浓度范围在20％-85％；三层厚度范围是300nm-2000nm，且厚度由下至上是依次增加的。

进一步的，沉积高阻GaN层，以提高器件耐压水平，其厚度为1μm-4μm，生长温度为850℃-1200℃，采用故意或非故意受主掺杂，由杂质补偿机制形成高阻，受主掺杂杂质包括C、Fe等元素原子。

进一步的，GaN沟道层厚度为10nm-500nm，所述GaN沟道层为非故意掺杂GaN层，要求晶体质量好，载流子浓度和迁移率高。

进一步的，在AlGaN势垒层和GaN沟道层之间插入非掺杂AlN空间层，以提高2DEG浓度和迁移率；

进一步的，AlGaN势垒层为非故意或低n型掺杂AlGaN层，厚度为5nm-50nm，Al组分的范围为10％-50％。

进一步的，p-GaN层厚度为50-300nm，受主杂质Mg的掺杂浓度为1×1019cm^-3-1×1020cm^-3。

进一步的，p⁺-GaN/n⁺-InGaN隧穿层厚度为2-10nm/2-10nm，所述的p⁺-GaN层种Mg掺杂浓度为1×10²⁰cm^-3-2×10²⁰cm^-3，n⁺-InGaN层Si掺杂浓度为3×10¹⁸cm^-3-1×10¹⁹cm^-3，In组分范围为0-30％。

进一步的，n⁺-InGaN层上依次涂胶、曝光、显影、坚膜、刻蚀，除栅极区域外，刻蚀至AlGaN势垒层，并去除栅极处残余的胶形成器件图形。

进一步的，在所得的器件图形上沉积SiO₂或SiN，再一次通过涂胶、曝光、显影、坚膜、干法刻蚀，刻蚀出栅极、源极和漏极图形窗口，并蒸镀Ti/Al/Ti/TiN合金，退火温度在400℃左右。

相比于现有技术，本发明有以下优点：

(1)该器件采用Ti/Al/Ti/TiN合金作为源栅漏电极，采用低温退火温度使之形成欧姆接触，从而能够避免高温退火对GaN器件带来晶格损伤，可以提高器件的性能和可靠性；(2)通过引入p⁺-GaN/n⁺-InGaN隧穿层，器件的源、栅、漏电极可以通过一次性蒸镀同样的电极材料实现器件电极的制备，简化器件工艺流程，，简化工艺流程，提高工艺可控性和可重复性；(3)可以实现与CMOS兼容的GaN基HFET电子器件工艺。

附图说明

图1是本发明实施例的一种GaN基p型栅HFET器件结构图。

图2(a)-2(e)是图1所示GaN基p型栅HFET器件的制备工艺流程图。

图中的1是(111)晶面p型单晶硅衬底，2是AlN成核层，3是高温AlN缓冲层，4是AlGaN缓冲层，5是GaN高阻层，6是GaN沟道层，7是AlN空间层，8是AlGaN势垒层，9是p-GaN层，10是p⁺-GaN层，11是n⁺-InGaN层，12是钝化层SiN层，13是源极，14是漏极，15是栅极，16是光刻胶。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。

具体实施方式

为使本发明申请的目的、特征和优点能够更加明显易懂，下面结合附图对本发明的技术方案做详细的说明。

参阅图1、图2(a)-2(e)，本实施例所涉及的一种GaN基p型栅HFET器件的制备方法包括如下步骤：

器件结构从下至上依次包括：(111)晶面p型单晶硅衬底1、AlN成核层2、高温AlN缓冲层3、AlGaN缓冲层4、GaN高阻层5、GaN沟道层6、AlN空间层7、AlGaN势垒层8、p-GaN层9、p⁺-GaN/n⁺-InGaN隧穿层分别是10和11。AlGaN势垒层上形成源极13和漏极14，p⁺-GaN/n⁺-InGaN隧穿层上形成栅极15，且栅极位于源和漏之间，源栅和源漏之间AlGaN势垒层上生长钝化层12。

形成于所述p型(111)硅衬底1上的AlN成核层2；在AlN成核层2上生长高温AlN缓冲层3和AlGaN缓冲层4，缓解由于硅衬底1与各外延层间的晶格和热膨胀系数不匹配所引起的应力，所述AlGaN缓冲层4是由三组不同Al组分和厚度的AlGaN层组成，由下至上分别为300nm Al_0.75Ga_0.25N、400nmAl_0.5Ga_0.5N、600nm Al_0.2Ga_0.8N；在所述AlGaN缓冲层4上可获得晶格匹配较好的受主C掺杂GaN高阻层5，随着高阻层的厚度增加，外延片整体的压应力逐渐增大，以弥补降温时引起的张应力，GaN高阻层5的厚度与AlGaN缓冲层4厚度匹配并优选为2μm；在GaN高阻层5上生长GaN沟道层6，优选厚度为200nm；在GaN沟道层6上生长非掺杂AlN空间层7，优选厚度为1nm；在AlN空间层7上生长AlGaN势垒层8，优选厚度为25nm，且Al组分为26％；在AlGaN势垒层8上生长受主Mg掺杂p-GaN层9，优选厚度为100nm，实现常关型器件；在p-GaN层9上生长p⁺-GaN/n⁺-InGaN隧穿层分别是10和11，优选厚度分别为5nm/3nm，所述的p⁺-GaN层Mg掺杂浓度为1×10²⁰cm^-3，n⁺-InGaN层Si掺杂浓度为1×10²⁰cm^-3，In组分为0(即n⁺-GaN)，用于形成n型欧姆接触栅电极；在n⁺-InGaN层上依次涂胶、曝光、显影、坚膜、刻蚀，除栅极区域外，刻蚀至AlGaN势垒层，并去除栅极处残余的胶形成器件图形；进一步的，在所得的器件图形上用低气压化学气相沉积(LPCVD)方法沉积120nm氮化硅(SiN)层12，再一次通过涂胶、曝光、显影、坚膜、干法刻蚀和湿法处理，刻蚀出栅极、源极和漏极图形窗口，并蒸镀Ti/Al/Ti/TiN合金，在纯氮气氛围环境下400℃左右进行合金退火，形成源极13、栅极15、漏极14的欧姆接触合金。

上述描述仅是对本发明较佳实施例的描述，并不用于限制本发明。本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种GaN基p型栅HFET器件，其特征在于，器件结构从下至上依次包括：单晶硅衬底(1)、AlN成核层(2)、高温AlN缓冲层(3)、AlGaN缓冲层(4)、GaN高阻层(5)、GaN沟道层(6)、AlN空间层(7)、AlGaN势垒层(8)、p-GaN层(9)、p⁺-GaN/n⁺-GaN隧穿层(10)和(11)。AlGaN势垒层上形成源极(13)和漏极(14)，p⁺-GaN/n⁺-InGaN隧穿层上形成栅极(15)，且栅极位于源和漏之间，源栅和源漏之间AlGaN势垒层上生长钝化层(12)，上述器件外延结构的各层采用金属有机化学气相沉积(MOCVD)方法制备。

2.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，AlN成核层生长温度为800℃-1000℃，厚度在10-50nm；高温AlN缓冲层生长温度为1000℃-1300℃之间，厚度为100nm-500nm。

3.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，AlGaN缓冲层是由三种不同Al组分的AlGaN层组合而成，且由下至上各层Al组分是逐渐减小的，其摩尔浓度范围在20％-85％，其厚度是逐渐增加的。

4.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，高阻GaN层由受主掺杂形成，受主掺杂杂质包括C、Fe元素原子等，厚度为1μm-4μm。

5.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，GaN沟道层为非故意掺杂GaN层，厚度为10nm-500nm；AlN空间层为非故意掺杂AlN薄层，厚度为0.5nm-3nm。

6.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，AlGaN势垒层为非故意掺杂或低n型掺杂AlN层，厚度为5nm-50nm，其Al的组分为10％-50％。

7.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，p-GaN层厚度为50-300nm，Mg掺杂浓度为1×10¹⁹cm^-3-1×10²⁰cm^-3。

8.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，p⁺-GaN/n⁺-InGaN隧穿层厚度为2-10nm/2-10nm，所述的p⁺-GaN层种Mg掺杂浓度为1×10²⁰cm^-3-2×10²⁰cm^-3，n⁺-InGaN层Si掺杂浓度为3×10¹⁸cm^-3-1×10¹⁹cm^-3，In组分范围为0～30％。

9.如权利要求1所述的一种GaN基p型栅HFET器件，其特征在于，钝化层的制作材料为氧化硅SiOx或氮化硅SiN，厚度为5nm-200nm；源、栅、漏电极金属是无金体系金属，所述栅极、源极和漏极为Ti/Al/Ti/TiN合金。

10.一种GaN基p型栅HFET器件的制备方法，其特征在于，所述方法包括以下步骤：

步骤1，在衬底上生长AlN成核层；

步骤2，在所述AlN成核层上生长AlN缓冲层；

步骤3，在所述AlN缓冲核层上生长AlGaN缓冲层；

步骤4，在所述AlGaN缓冲层上生长高阻GaN层；

步骤5，在所述高阻GaN层上生长GaN沟道层；

步骤6，在所述GaN沟道层上生长AlN空间层；

步骤7，在所述AlN空间层上生长AlGaN势垒层；

步骤8，在所述AlGaN势垒层上生长p-GaN层；

步骤9，在所述p-GaN层上生长p⁺-GaN层；

步骤10，在所述p⁺-GaN层上生长n⁺-InGaN层；

步骤11，在所述n⁺-InGaN层上一次涂胶、曝光、显影、坚膜、刻蚀，除栅极区域刻蚀至AlGaN势垒层，并去除栅极处残余的胶形成器件图形；

步骤12，在步骤11所得的器件图形上沉积SiOx或SiN，再一次通过涂胶、曝光、显影、坚膜、干法刻蚀与湿法处理，刻蚀出栅极、源极和漏极图形窗口。

步骤13，在步骤12所得的器件图形上蒸镀Ti/Al/Ti/TiN合金。