TW201431080A - 半導體結構及其形成方法、化合物半導體結構 - Google Patents

半導體結構及其形成方法、化合物半導體結構 Download PDF

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Abstract

本發明提供一種半導體結構，前述半導體結構包括位於基板上之一緩衝層、位於緩衝層上之一漸變式氮化鋁鎵層、位於漸變式氮化鋁鎵層上之一氮化鎵層、位於氮化鎵層上之一第二氮化鋁鎵層、及位於第二氮化鋁鎵層上之一閘極堆疊。前述閘極堆疊包括一三-五族化合物p型摻雜層、一三-五族化合物n型摻雜層、介於三-五族化合物p型摻雜層與三-五族化合物n型摻雜層之間的一氮化鋁層、及形成於前述三-五族化合物p型摻雜層、三-五族化合物n型摻雜層、及氮化鋁層上的一金屬層中的一個或多個。於前述金屬層下亦可設置一介電層。

Description

半導體結構及其形成方法、化合物半導體結構
本發明係有關於半導體結構及其形成方法，且特別是關於一種三-五族化合物半導體結構及其形成方法。
在半導體技術中，氮化鎵(GaN)可用以形成各種積體電路裝置，例如高功率場效電晶體(high power field-effect transistors)、金屬-絕緣體-半導體場效電晶體(metal insulator semiconductor field effect transistors，MISFETs)、高頻電晶體、及高電子遷移率電晶體(high electron mobility transistors，HEMTs)。
在傳統半導體裝置中，可使用氟離子電漿處理技術形成閘極結構。然而，這種技術對具有整合增強式(enhancedmode，E-mode)電晶體或空乏式(depletion mode，D-mode)電晶體的單一裝置、或位於不同電路的整合裝置會有控制的問題。因此，亟需一種化合物半導體閘極結構及其形成方法。
本發明一實施例提供一種半導體結構，包括：一氮化鎵層，位於基板上；一氮化鋁鎵層，位於氮化鎵層上；以及一第一閘極堆疊，位於氮化鋁鎵層上，第一閘極堆疊包括： 一三-五族化合物p型摻雜層，鄰接於氮化鋁鎵層；一氮化鋁層，位於三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於氮化鋁層上；以及一金屬層，位於三-五族化合物n型摻雜層上。
本發明另一實施例提供一種化合物半導體結構， 包括：一氮化鎵層，位於一基板上；一氮化鋁鎵層，位於氮化鎵層上；以及一第一閘極堆疊，位於氮化鋁鎵層上且介於一第一組源極及汲極接觸窗之間，以形成一高臨界電壓之增強式裝置，第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於氮化鋁鎵層；一氮化鋁層，位於三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於氮化鋁層上；以及一金屬層，位於三-五族化合物n型摻雜層上；一第二閘極堆疊，位於氮化鋁鎵層上且介於一第二組源極與汲極接觸窗之間，以形成一低臨界電壓之增強式裝置，第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於氮化鋁鎵層；一氮化鋁層，位於三-五族化合物p型摻雜層上；以及一金屬層，位於三-五族化合物n型摻雜層上；以及一第三閘極堆疊，位於氮化鋁鎵層上且介於一第三組源極與汲極接觸窗之間，以形成一空乏式裝置，第三閘極堆疊鄰接於氮化鋁鎵層，其中，第一閘極堆疊、第二閘極堆疊、第三閘極堆疊及各自對應之源極及汲極接觸窗組彼此電性隔離。
本發明又一實施例提供一種半導體結構之形成方 法，包括以下步驟：於一基板上形成一氮化鎵層；於氮化鎵層上形成一氮化鋁鎵層；以及於氮化鋁鎵層上形成一第一閘極堆 疊，第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於氮化鋁鎵層；一氮化鋁層，位於三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於氮化鋁層上；以及一金屬層，位於三-五族化合物n型摻雜層上。
100‧‧‧半導體結構
110‧‧‧基板
111‧‧‧緩衝層
112‧‧‧第一三-五族化合物層/氮化鎵層
113‧‧‧漸變氮化鋁鎵層
114‧‧‧第二三-五族化合物層/氮化鋁鎵層
115‧‧‧AxXGa1-xN層
116‧‧‧薄層/二維電子氣通道
120a、120b、120c‧‧‧閘極堆疊
122‧‧‧p型摻雜半導體層/p型氮化鎵層
124‧‧‧氮化鋁層
126‧‧‧n型摻雜半導體層/n型氮化鎵層
127‧‧‧介電層/介電材料之犧牲層或虛設層/二氧化矽層
128‧‧‧金屬層
130‧‧‧源極及汲極特徵部件/接觸窗
132、139‧‧‧光阻材料
135‧‧‧連接區域
136‧‧‧第一氮化矽層
138‧‧‧第二氮化矽層
140、142、144‧‧‧區塊
146‧‧‧高電阻率區域
150‧‧‧歐姆接觸窗
160‧‧‧介電(材料)層
162‧‧‧閘極金屬
164‧‧‧電性絕緣材料層
166‧‧‧插塞
第1A~1D圖為一半導體結構之一實施例的剖面圖；
第2~9圖為依據各實施例所作之半導體結構的剖面圖；
第10~12圖為一化合物半導體結構的剖面圖，其具有一高
臨界電壓增強式高電子遷移率電晶體、一低臨界電壓增強
式高電子遷移率電晶體、及一空乏式高電子遷移率電晶體；
第13~15圖為一化合物半導體結構的剖面圖，其具有一高
臨界電壓增強式金屬-絕緣體-半導體場效電晶體、一低
臨界電壓增強式金屬-絕緣體-半導體場效電晶體、及一
空乏式金屬-絕緣體-半導體場效電晶體。
可知曉的是，以下揭露內容提供了許多用以實施各種實施例之不同特徵的不同實施方式或實施例。以下所述之構件及排列方式的具體例係用以簡化本揭露內容，僅作為例示之用，而非用以限定本發明。本揭露內容在各種實施例中可能重複使用標示代號及/或文字，這樣的重複係為了使本揭露內容簡單明確，並非代表所討論之各種實施例及/或配置之間具有關係。
第1A~1D圖為一半導體結構之一實施例的剖面 圖。參照第1A~1D圖，半導體結構100包括一矽基板110。此外，前述基板可為一碳化矽(SiC)基板、一藍寶石基板、或其他本行業所使用之基板。在一實施例中，半導體結構100包括形成於基板110上的一第一三-五族化合物層112，以及形成於第一三-五族化合物層112上的一第二三-五族化合物層114。第一三-五族化合物層112及第二三-五族化合物層114係由元素週期表之三-五族元素所組成的化合物。然而，第一三-五族化合物層112及第二三-五族化合物層114彼此的成份不同。在半導體結構100之一實施例中，第一三-五族化合物層112包括一氮化鎵層(亦可視為氮化鎵層112)。可藉由數道製程磊晶成長氮化鎵層112，包括(但不限於)使用適當含氮及鎵之前驅物的有機金屬化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)，其亦稱為有機金屬氣相磊晶法(metal organic vapor phase epitaxy，MOVPE)。舉例而言，含鎵前驅物可為例如三甲基鎵(trimethlgallium，TMG)、三乙基鎵(triethylgallium，TEG)、或其它適當化學前驅物。 含氮前驅物可包括例如(但不限於)苯肼(phenyl hydrazine)、二甲基肼(dimethylhydrazine)、叔丁胺(tertiarybutylamine)、氨、或其它適當化學前驅物。
在所述之實施例中，第二三-五族化合物層114包 括一氮化鋁鎵(AlGaN)層(亦可視為氮化鋁鎵層114)。可藉由使用適當含鋁、氮及鎵之前驅物的有機金屬化學氣相沉積法磊晶成長氮化鋁鎵層114。含鋁前驅物可包括三甲基鋁(trimethylaluminum，TMA)、三乙基鋁(triethylaluminum， TEA)、或其它適當化學前驅物。含鎵前驅物可包括例如三甲基鎵、三乙基鎵、或其它適當化學前驅物。含氮前驅物可包括例如(但不限於)苯肼、二甲基肼、叔丁胺、氨、或其它適當化學前驅物。第二三-五族化合物層114亦可視為一阻障層。 氮化鎵層112及氮化鋁鎵層114彼此直接接觸。在基板110與第一三-五族化合物層112之間通常存在一過渡層(未繪示)。氮化鎵層112與氮化鋁鎵層114之間的能隙不連續伴隨著壓電效應，在氮化鎵層112中產生了高遷移率之傳導電子的一極薄層116。前述薄層116可視為一種二維電子氣(two-dimensional electron gas，2-DEG)並可形成一載子通道。二維電子氣之薄層116位於氮化鎵層112與氮化鋁鎵層114的界面。在一實施例中，氮化鋁鎵層為一AlxGa1-xN層115，如第1D圖所示。
半導體結構100亦可包括形成於基板110上之源極 及汲極特徵部件(或接觸窗)130，其被配置為電性耦接至前述通道。源極及汲極接觸窗130可包括一種或多種導電材料，例如鈦、鋁、鎳、金、或鈦、鋁、及氮化鈦之組合、或其它導電材料。源極及汲極接觸窗130可藉由例如(但不限於)物理氣相沉積技術或其它適當技術形成。此外，可對源極及汲極接觸窗130實施一熱退火處理，使源極及汲極接觸窗130與氮化鋁鎵層114反應而形成合金，以將接觸窗130有效電性耦接至通道。舉例而言(但不限於此)，熱退火可使用一快速熱退火(rapid thermal annealing，RTA)製程。
可於氮化鋁鎵層114上形成一閘極堆疊120a~c，且 其介於源極與汲極接觸窗130之間。閘極堆疊120a~c包括一導 電材料層，例如作為閘極電極之一金屬層128，其配置係用於施加偏壓並與通道電性耦接。舉例而言(但不限於此)，金屬層128可包括鈦、鉬、鉑、鉻、鎢、鎳、或金。閘極堆疊120a~c可包括設置於金屬層128下的一個或多個接面隔離特徵部件。在閘極堆疊120a的一實施例中，接面隔離特徵部件可包括一n型摻雜半導體層126、鄰接於氮化鋁鎵層114的一p型摻雜半導體層122、及位於n型摻雜半導體層126與p型摻雜半導體層122之間的一氮化鋁層124，前述膜層係配置成一二極體。在一實施例中，可藉由有機金屬化學氣相沉積法或其它適當技術形成氮化鋁層124。在另一實施例中，氮化鋁層124的厚度範圍介於約0.7奈米(nm)至約3奈米之間。在一實施例中，閘極堆疊120a可使裝置構成一增強式裝置。在本實施例中，n型摻雜半導體層126及p型摻雜半導體層122可分別為一n型摻雜之三-五族化合物層及一p型摻雜之三-五族化合物層。在另一實施例中，n型摻雜之三-五族化合物層可為一n型摻雜之氮化鎵層(n型氮化鎵層)，p型摻雜之三-五族化合物層可為一p型摻雜之氮化鎵層(p型氮化鎵層)。n型氮化鎵層126係以一n型摻雜物進行摻雜，例如(但不限於)矽、氧、或前述之組合。在一實施例中，可藉由有機金屬化學氣相沉積法或其它適當技術形成n型氮化鎵層126。在另一實施例中，n型氮化鎵層126的厚度範圍可介於約1奈米至約100奈米之間。p型氮化鎵層122可使用p型摻雜物進行摻雜，例如(但不限於)鎂、鈣、鋅、鈹、碳、及前述之組合。在一實施例中，可藉由有機金屬化學氣相沉積法或其它適當技術形成p型氮化鎵層122。在另一實施例中，p 型氮化鎵層122的厚度範圍可介於約1奈米至約100奈米之間。在第1A圖所繪示之實施例中，閘極堆疊120a、源極及汲極接觸窗130、及氮化鎵層112中之二維電子氣通道116係配置成一增強式電晶體，其中在為了形成正向偏壓而施加於閘極堆疊的一正電壓夠大時，可導通前述增強式電晶體。這種配置的電晶體亦可視為一增強式高電子遷移率電晶體。
在第1B圖所繪示之另一實施例中，若閘極堆疊120b的金屬層128與位於鄰接於氮化鋁鎵層114之p型摻雜層122上的氮化鋁層124直接接觸，則所得之裝置可形成一蕭特基障壁二極體(shottky barrier diode)或一低臨界電壓增強式裝置。在一實施例中，可藉由有機金屬化學氣相沉積法或其它適當技術形成氮化鋁層124。在另一實施例中，氮化鋁層124的厚度範圍可介於約0.7奈米至約3奈米。在一實施例中，p型摻雜層122可為一p型氮化鎵層。可藉由一p型摻雜物摻雜p型氮化鎵層122，例如(但不限於)鎂、鈣、鋅、鈹、碳、及前述之組合。在一實施例中，可藉由有機金屬化學氣相沉積法或其它適當技術形成p型氮化鎵層122。在另一實施例中，p型氮化鎵層122的厚度範圍可介於約1奈米至約100奈米之間。
在第1C圖所繪示之另一實施例中，若閘極堆疊120c的金屬層128與氮化鋁鎵層114直接接觸，則所得之裝置可形成一空乏式裝置。在第1C圖所繪示之實施例中，閘極堆疊120c、源極及汲極特徵部件130、及氮化鎵層112中之二維電子氣通道116係配置成一空乏式電晶體，其中前述裝置在零閘極-源極電壓時為常導通(normally on)狀態。因此，藉由對閘 極施加一負電壓，可關閉空乏式電晶體。這樣的配置亦可視為一空乏式高電子遷移率電晶體。
在第1D圖所繪示之另一實施例中，半導體結構100包括形成於基板110上之一緩衝層111及形成於緩衝層111上之一漸變氮化鋁鎵層113。一氮化鎵層112形成於前述漸變氮化鋁鎵層113上，一AlxGa1-xN層115形成於前述氮化鎵層112上。具有上述組成及結構的任一個或多個閘極堆疊的120a~c可形成於第1D圖所繪示之半導體結構上。不同的實施例可存在其它不同優點，雖然此處並未進行具體討論。例如，可藉由改變各個半導體層的摻雜及/或厚度來調整對應之增強式裝置的臨界電壓。因此，本案所附之申請專利範圍並不限於此處所述之實施例。在本揭露內容的一些實施例中，相較於具有n型氮化鎵層、p型氮化鎵層、及氮化鋁鎵層之一閘極堆疊的閘極障壁高度，在具有n型氮化鎵層、氮化鋁層、p型氮化鎵層、及氮化鋁鎵層之一例示性閘極堆疊中的氮化鋁薄層可增加閘極障壁高度。在本揭露內容的其它實施例中，閘極堆疊包括一氮化鋁層，其相較於具有氮化鋁鎵層之閘極堆疊可造成較大的蝕刻選擇比。
第2~9圖為依據各實施例所作之半導體結構的剖面圖。參照第2~9圖，半導體結構100及半導體結構100之形成方法包括於基板110上形成一緩衝層111，以及於緩衝層111上形成一漸變式氮化鋁鎵層113。隨後於漸變式氮化鋁鎵層113上形成一氮化鎵層112，並於氮化鎵層112上形成一AlxGa1-xN層115。如上所述，這些膜層每層皆可藉由磊晶形成。半導體結構100可包括第1A~1D圖所繪示之任一個或多個膜層，且第2 ~9圖所繪示之實施例並非用以限定本案之申請專利範圍。需注意的是，第2~9圖係繪示形成半導體結構100的各個階段，為簡單起見，使各圖中具有三個獨立的區塊：用於一高臨界電壓增強式裝置(例如一高臨界電壓增強式電晶體)的區塊140、用於一低臨界電壓增強式裝置142(例如一蕭特基障壁二極體或一低臨界電壓增強式高電子遷移率電晶體)的區塊142、用於一空乏式裝置144(例如一空乏式高電子遷移率電晶體)的區塊144。然而，依據此處實施例所作之半導體裝置可包括前述半導體區塊140、142、144中的任何一個或其組合，且第2~9圖所繪示之三個裝置及其形成方法並非用以限定本案所附之申請專利範圍。
請繼續參照第2圖，p型摻雜半導體層122鄰接於AlxGa1-xN層115而形成，氮化鋁層124設置於p型摻雜半導體層122上，n型摻雜半導體層126形成於氮化鋁層124上。在第2~9圖所繪示之實施例中，n型摻雜半導體層126為一n型氮化鎵層且p型摻雜半導體層122為一p型氮化鎵層。可於n型氮化鎵層126上形成一介電層127，以便一例示性閘極結構的形成。在一實施例中，前述介電層可為二氧化矽(SiO2)層。前述二氧化矽層127可在隨後的平坦化步驟之前用以作為習知介電材料之犧牲層或虛設層，以形成虛設填充結構。這樣的絕緣虛設填充結構或膜層可允許使用較不精確的微影及蝕刻方法，有助於化學金屬平坦化製程。由介電質而非導電材料形成虛設層可減低在不同金屬化層之間及在主動裝置與金屬導線之間的短路發生機率。在沉積介電層127之後，可於介電層127中之一個或多 個選定的部份沉積或塗佈光阻材料132，以定義所得之半導體裝置的各個閘極區域102a~c，如第1A~1D圖所示。
參考第3圖，將半導體結構100中未受保護或未受屏蔽的部分向下蝕刻至AlxGa1-xN層115，以形成出入區域(access region)135及一個或多個閘極堆疊120a~c。再者，可適當地剝離光阻。適當蝕刻技術可包括濺射蝕刻法、反應性氣體蝕刻法、化學蝕刻法、及離子研磨法(ion milling)。在一實施例中，蝕刻技術可包括將未受保護之材料露出而受離子轟擊，以將材料由露出且未受保護的表面移除或蝕刻。前述離子可包括例如反應性氣體的電漿，例如氟化物系電漿、氯化物系電漿、及其它氣體的電漿。這樣的蝕刻技術可藉由使用真空腔體、氣體輸送系統、射頻(radio frequency，RF)產生器、及抽氣系統完成。參照第4圖，於半導體結構100上沉積第一層氮化矽136。氮化矽可包括例如非晶態氮化矽(amorphous SiN)、四氮化三矽(trisilicon tetranitride)、氮化二矽(disilicon mononitride)、及氮化矽(silicon mononitride)。可使用一低壓化學氣相沉積法(low pressure chemical vapor deposition)或其它適當製程來沉積第一氮化矽層136，隨後可使用適當製程使第一氮化矽層136平滑，例如化學機械研磨法(chemical mechanical planarization，CMP)或其它製程。化學機械研磨製程可採用例如彼此黏結之膠體，配合拋光墊及固定環，以移除半導體表面上的材料及不規則區域，而確保在隨後製程中具有平坦表面。亦可對第一氮化矽層136進行一適當乾式回蝕技術，以選擇性減低第一氮化矽層136的厚度。
參考第5圖，可藉由在第一矽氮化物層136中定義一個或多個歐姆區域並在所定義之歐姆區域中沉積適當歐姆材料，以製作半導體結構100之歐姆接觸窗150。在一實施例中，可選擇性蝕刻及清洗第一氮化矽層136，以形成適當的歐姆區域。蝕刻製程例如可包括濺射蝕刻法、反應性氣體蝕刻法、化學蝕刻法、及離子研磨法。隨後可藉由濺射沉積法、蒸鍍法、或化學氣相沉積法(chemical vapor deposition，CVD)在歐姆區域沉積適當的歐姆金屬。歐姆金屬例如可包括(但不限於)鈦、鋁、及氮化鈦。隨後對歐姆金屬進行一沉積後退火，以誘發歐姆金屬與鄰接之AlxGa1-xN層115之間任何需要的反應。在一實施例中，歐姆接觸窗150可藉由退火溫度範圍介於約800℃至約900℃之快速熱退火形成。在另一實施例中，可在850℃之退火溫度進行快速熱退火。
參照第6圖，於歐姆接觸窗150、閘極結構120a~c、及第一氮化矽層136之露出部分上沉積一第二氮化矽層138。在一實施例中，第二層氮化矽層138可使用一適當氣相沉積製程(例如，化學氣相沈積法)或其它方法來沉積。氮化矽的例子可包括非晶態氮化矽、四氮化三矽、氮化二矽、及氮化矽。在另一實施例中，將第二層氮化矽層138沉積為厚度範圍介於400埃(Å)至600埃之間。在一實施例中，第二層氮化矽層138的厚度為500埃。在沉積第二氮化矽層138之後，於第二氮化矽層138的選定部分沉積或塗佈光阻材料139。
在包含二個以上區塊140、142、144之積體或化合物半導體結構100的實施例中，可產生高電阻率區域146以隔離 相鄰之裝置。例如，在具有一增強式高電子遷移率電晶體140、一蕭特基障壁二極體142、及一空乏式高電子遷移率電晶體144的一實施例中，佈植形成高電阻率區域(或佈植隔離區域)146以將每個裝置彼此隔離。在一實施例中，這些佈植隔離區域146可藉由使用一中性物質(例如氧、氮、或氬)的離子轟擊來產生，前述離子轟擊可在AlxGa1-xN層115及/或氮化鎵層112中造成損傷相關之深能階(damage-related deep levels)。藉由使用離子轟擊，可藉由誘發的晶格損傷形成相鄰裝置之間的隔離，且前述隔離係與多種參數相關，例如佈植製程中的離子質量、劑量、能量、及基板溫度。在另一實施例中，可藉由在半導體材料中佈植化學物質而產生這些佈植隔離區域146，前述佈植係藉由化學物質本身或其與先前已存在於半導體材料中的雜質(impurities)或摻雜物(dopants)之組合而產生化學活性的深能階能態(deep-level state)。
參照第7圖，可藉由選擇性蝕刻光阻材料139、第二氮化矽層138、及介電材料之犧牲層(或虛設層)127以形成一例示性高臨界電壓增強式裝置的閘極堆疊120a。適當蝕刻技術可包括將未受保護之材料露出而受離子轟擊及/或使用一第一罩幕由露出且未受保護的表面移除或蝕刻材料。為了積體或化合物半導體結構100中後續的蝕刻製程，隨後可在閘極堆疊120a上沉積額外光阻材料139。參照第8圖，可使用適當蝕刻技術及一第二罩幕選擇性蝕刻光阻材料139、第二氮化矽層138、介電材料之犧牲層(或虛設層)127、及n型氮化鎵層126，以形成一例示性低臨界電壓增強式裝置的閘極堆疊120b。為了積 體或化合物半導體結構100中後續的蝕刻製程，隨後可在閘極堆疊120b上沉積額外光阻材料139。參照第9圖，可使用適當蝕刻技術及一第三罩幕選擇性蝕刻光阻材料139、第二氮化矽層138、介電材料之犧牲層(或虛設層)127、n型氮化鎵層126、氮化鋁層124、及p型氮化鎵層122，以形成一例示性低臨界電壓增強式裝置的閘極堆疊120c。可依需求剝離任何的光阻材料139。
第10~12圖為一化合物半導體結構的剖面圖，其具有一高臨界電壓增強式高電子遷移率電晶體、一低臨界電壓增強式高電子遷移率電晶體、及一空乏式高電子遷移率電晶體。參照第10~12圖，其所繪示之半導體結構100與第1A~1D圖所繪示之半導體結構100相似，但其更包括形成於裝置上的一介電材料層(或絕緣層)160。例如，一例示性半導體結構100之形成方法可更包括於半導體結構100露出的表面上沉積一介電層160，及在介電層160之選定部分上沉積一光阻材料139，如第10圖所示。介電材料層160可藉由任何適當製作技術形成，例如金屬有機化學氣相沉積法、化學氣相沉積法、物理氣相沉積法、原子層沉積法(atomic layer deposition，ALD)、或熱氧化法。介電層160可包括一介電材料，例如(但不限於)矽、二氧化矽(SiO2)、氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化鉭(Ta2O5)、二氧化鈦(TiO2)、氧化鋅(ZnO2)、氧化鉿(HfO2)、及前述之組合。在一實施例中，介電材料層160的厚度範圍可介於約3奈米至約100奈米之間。
可使用適當蝕刻技術選擇性蝕刻介電層160中任 何未受保護的區塊，以留下半導體結構100中相鄰區塊140、142、144之間的介電材料層160。在一實施例中，可利用氧化鋁濕蝕刻技術以移除露出的介電材料。隨後，可剝離任何剩餘的光阻材料139。參照第11圖，可使用濺射沉積法、蒸鍍法、或化學氣相沉積製程於半導體結構100之露出表面上沉積一層適當的閘極金屬162，並於部分閘極金屬層162上形成一光阻材料層139。適當閘極金屬可包括例如(但不限於)鈦、鉬、鉑、鉻、鎢、鎳、或金。可藉由一適當蝕刻技術選擇性蝕刻閘極金屬層162中任何未受保護的區塊。隨後，可剝離任何剩餘的光阻材料139。參照第12圖，在具有導電體或半導體之膜層的實施例中，可在半導體結構100上沉積一層電性絕緣材料164。在一實施例中，電性絕緣材料層164為一介電材料。在電性絕緣材料層164中，可使用任何適當內層介電材料。隨後，可藉由與歐姆接觸窗150接觸之電性絕緣材料層164提供適當的頂蓋層(cap)及/或插塞(plug)166，因而將半導體結構100與鄰接之導體或半導體(未繪示於圖中)分隔及/或對齊。
第13~15圖為一化合物半導體結構的剖面圖，其具有一高臨界電壓增強式金屬-絕緣體-半導體場效電晶體、一低臨界電壓增強式金屬-絕緣體-半導體場效電晶體、及一空乏式金屬-絕緣體-半導體場效電晶體。參照第13~15圖，半導體結構100及半導體結構100之形成方法可更包括於半導體結構100露出的表面上沉積一介電層160。介電材料層160可由任何適當製作技術形成，例如金屬有機化學氣相沉積法、化學氣相沉積法、物理氣相沉積法、原子層沉積法、或熱氧化 法。介電層160可包括一介電材料，例如(但不限於)矽、二氧化矽、氮化矽、氧化鋁、氧化鉭、二氧化鈦、氧化鋅、氧化鉿、及前述之組合。在一實施例中，介電材料層160的厚度範圍可介於約3奈米至約100奈米之間。
參照第14圖，可使用濺射沉積法、蒸鍍法、或化學氣相沉積製程於半導體結構100之露出表面上沉積一層適當的閘極金屬162，並於部分閘極金屬層162上形成一光阻材料層139。適當閘極金屬可包括例如(但不限於)鈦、鉬、鉑、鉻、鎢、鎳、或金。可藉由一適當蝕刻技術選擇性蝕刻閘極金屬層162中任何未受保護的區塊。隨後，可剝離任何剩餘的光阻材料139。參照第15圖，在具有導電體或半導體之膜層的實施例中，可在半導體結構100上沉積一層電性絕緣材料164。在一實施例中，電性絕緣材料層164為一介電材料。在電性絕緣材料層164中，可使用任何適當內層介電材料。隨後，可藉由與歐姆接觸窗150接觸之電性絕緣材料層164提供適當的頂蓋層及/或插塞166，因而將半導體結構100與鄰接之導體或半導體(未繪示於圖中)分隔及/或對齊。
本發明一實施例提供一種半導體結構，其具有一氮化鎵層，位於基板上；一氮化鋁鎵層，位於前述氮化鎵層上；以及一第一閘極堆疊，位於前述氮化鋁鎵層上。前述第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於前述氮化鋁層上；以及一金屬層，位於前述三-五族化合物n型摻雜層上。在另一實施 例中，三-五族化合物p型摻雜層為一p型摻雜之氮化鎵層，三-五族化合物n型摻雜層為一n型摻雜之氮化鎵層。在又一實施例中，三-五族化合物p型摻雜層係以一摻雜物來摻雜，其選自鎂、鈣、鋅、鈹、碳、及前述之組合所組成之族群，且三-五族化合物n型摻雜層係以另一摻雜物來摻雜，其選自矽及氧所組成之族群。本發明一實施例可包括一介電層，其位於金屬層下且位於三-五族化合物n型摻雜層上。前述介電層可包括一化合物，其選自二氧化矽、氮化矽、氧化鋁、氧化鉭、二氧化鈦、氧化鋅、氧化鉿、及前述之組合所組成之族群。在又一實施例中，半導體結構可包括一組源極及汲極接觸窗，其與前述第一閘極堆疊配置以形成一增強式裝置。本發明另一實施例可包括一第二閘極堆疊，位於氮化鋁鎵層上且與第一閘極堆疊分隔，前述第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述三-五族化合物p型摻雜層上；以及一金屬層，位於前述氮化鋁層上。一第三閘極堆疊可設置於氮化鋁鎵層上且與第一閘極堆疊及第二閘極堆疊分隔，前述第三閘極堆疊可包括一金屬層，鄰接於前述氮化鋁鎵層。
在本發明另一實施例中，提供一種化合物半導體結構，其具有一氮化鎵層，位於一基板上；一氮化鋁鎵層，位於前述氮化鎵層上；以及一第一閘極堆疊，位於前述氮化鋁鎵層上且介於一第一組源極及汲極接觸窗之間，以形成一高臨界電壓之增強式裝置。前述第一閘極堆疊包括一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述 三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於前述氮化鋁層上；以及一金屬層，位於前述三-五族化合物n型摻雜層上。前述化合物半導體結構亦可包括一第二閘極堆疊，位於前述氮化鋁鎵層上且介於一第二組源極與汲極接觸窗之間，以形成一低臨界電壓之增強式裝置。前述第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述三-五族化合物p型摻雜層上；以及一金屬層，位於前述三-五族化合物n型摻雜層上。前述化合物半導體結構亦可包括一第三閘極堆疊，位於前述氮化鋁鎵層上且介於一第三組源極與汲極接觸窗之間，以形成一空乏式裝置，其中前述第三閘極堆疊可包括一金屬層，鄰接於前述氮化鋁鎵層。前述第一閘極堆疊、第二閘極堆疊、第三閘極堆疊及各自對應之源極及汲極接觸窗組彼此電性隔離。在又一實施例中，前述第一閘極堆疊、第二閘極堆疊、及第三閘極堆疊各自更包括一介電層，位於前述金屬層下。
本發明一實施例包括半導體結構之形成方法。前述方法包括：於一基板上形成一氮化鎵層；於前述氮化鎵層上形成一氮化鋁鎵層；以及於前述氮化鋁鎵層上形成一第一閘極堆疊。前述第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於前述氮化鋁層上；以及一金屬層，位於前述三-五族化合物n型摻雜層上。在另一實施例中，前述半導體結構之形成方法可包括：於前述氮化鋁鎵層上形成一第二閘極堆疊。前述第二閘極堆疊包 括：一三-五族化合物p型摻雜層，鄰接於前述氮化鋁鎵層；一氮化鋁層，位於前述三-五族化合物p型摻雜層上；以及一金屬層，位於前述氮化鋁層上。隨後，將前述第二閘極堆疊與前述第一閘極堆疊分隔。在又一實施例中，前述半導體結構之形成方法可包括：於前述氮化鋁鎵層上形成一第三閘極堆疊，前述第三閘極堆疊包括一金屬層，隨後將前述第三閘極堆疊與前述第一閘極堆疊及前述第二閘極堆疊分隔。本發明又一實施例則包括於前述第一閘極堆疊、前述第二閘極堆疊及前述第三閘極堆疊中的一個或多個的前述金屬層下形成一介電層之步驟。
需強調的是，上述實施例(特別是「較佳」實施例)僅為本發明實施方式可能的範例，以使本揭露內容之主旨明確易懂。在不背離本揭露內容的精神及原則下，可對本揭露內容之上述實施例進行各種變化及修改，前述所有修改及變化皆包括於本發明之範疇，並受到後述申請專利範圍所保護。
此外，上述內容已概述數個實施例之特徵，使本發明所屬技術領域中具有通常知識者可進一步了解本案發明之詳細說明。本發明所屬技術領域中具有通常知識者應理解可輕易以本發明作為設計或修改其他製程及結構的基礎，以實現相同目的及/或實現此處所介紹之實施例的優點。本發明所屬技術領域中具有通常知識者亦應理解這些等效的構造並未背離本揭露內容的精神和範圍，且可在不背離本揭露內容之精神及範圍的情況下對本發明進行各種改變、替換及變更。
同樣地，儘管本發明之流程在圖式中被繪示為以 特定的順序進行，但不應認為需依照這些依特定順序或程序進行操作或進行所有經描述的操作才能得到所需的結果。在某些情況下，多工(multitasking)及並列處理(parallel processing)可能較為有利。
如本案第1~15圖所示之各種配置及實施例，本揭露內容之標的係描述一種具有氮化鎵閘極結構之化合物半導體裝置。
雖然本發明已以數個實施例揭露如上，應知前述實施例僅用以說明，本發明之保護範圍當視後附之申請專利範圍所界定者為準，並包括本技術領域中具有通常知識者經閱讀本揭露內容後所得之各種等效結構、變化及修改。
100‧‧‧半導體結構
110‧‧‧基板
111‧‧‧緩衝層
112‧‧‧第一三-五族化合物層/氮化鎵層
113‧‧‧漸變氮化鋁鎵層
115‧‧‧AlxGa1-xN層
116‧‧‧薄層/二維電子氣通道
120a‧‧‧閘極堆疊
122‧‧‧p型摻雜半導體層/p型氮化鎵層
124‧‧‧氮化鋁層
126‧‧‧n型摻雜半導體層/n型氮化鎵層
128‧‧‧金屬層
130‧‧‧源極及汲極接觸窗

Claims (10)

  1. 一種半導體結構，包括：一氮化鎵層，位於基板上；一氮化鋁鎵層，位於該氮化鎵層上；以及一第一閘極堆疊，位於該氮化鋁鎵層上，該第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於該氮化鋁層上；以及一金屬層，位於該三-五族化合物n型摻雜層上。
  2. 如申請專利範圍第1項所述之半導體結構，更包括一組源極及汲極接觸窗，其與該第一閘極堆疊配置形成一增強式裝置。
  3. 如申請專利範圍第1項所述之半導體結構，更包括：一第二閘極堆疊，位於該氮化鋁鎵層上且與該第一閘極堆疊分隔，該第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；以及一金屬層，位於該氮化鋁層上；以及一組源極及汲極接觸窗，其與該第二閘極堆疊配置形成一增強式裝置。
  4. 如申請專利範圍第3項所述之半導體結構，更包括：一第三閘極堆疊，位於該氮化鋁鎵層上且與該第一閘極堆疊及該第二閘極堆疊分隔，該第三閘極堆疊包括一金 屬層，鄰接於該氮化鋁鎵層；以及一第二組源極及汲極接觸窗，其與該第三閘極堆疊配置形成一空乏式裝置。
  5. 如申請專利範圍第1項所述之半導體結構，更包括一第二閘極堆疊，位於該氮化鋁鎵層上且與該第一閘極堆疊分隔，該第二閘極堆疊包括一金屬層，鄰接於該氮化鋁鎵層。
  6. 一種化合物半導體結構，包括：一氮化鎵層，位於一基板上；一氮化鋁鎵層，位於該氮化鎵層上；以及一第一閘極堆疊，位於該氮化鋁鎵層上且介於一第一組源極及汲極接觸窗之間，以形成一高臨界電壓之增強式裝置，該第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於該氮化鋁層上；以及一金屬層，位於該三-五族化合物n型摻雜層上；一第二閘極堆疊，位於該氮化鋁鎵層上且介於一第二組源極與汲極接觸窗之間，以形成一低臨界電壓之增強式裝置，該第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；以及一金屬層，位於該三-五族化合物n型摻雜層上；以及一第三閘極堆疊，位於該氮化鋁鎵層上且介於一第三組 源極與汲極接觸窗之間，以形成一空乏式裝置，該第三閘極堆疊鄰接於該氮化鋁鎵層，其中，該第一閘極堆疊、該第二閘極堆疊、該第三閘極堆疊及各自對應之源極及汲極接觸窗組彼此電性隔離。
  7. 如申請專利範圍第6項所述之化合物半導體結構，其中該第一閘極堆疊、該第二閘極堆疊、及該第三閘極堆疊各自更包括一介電層，位於該金屬層下。
  8. 一種半導體結構之形成方法，包括以下步驟：於一基板上形成一氮化鎵層；於該氮化鎵層上形成一氮化鋁鎵層；以及於該氮化鋁鎵層上形成一第一閘極堆疊，該第一閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；一三-五族化合物n型摻雜層，位於該氮化鋁層上；以及一金屬層，位於該三-五族化合物n型摻雜層上。
  9. 如申請專利範圍第8項所述之半導體結構之形成方法，更包括以下步驟：於該氮化鋁鎵層上形成一第二閘極堆疊，該第二閘極堆疊包括：一三-五族化合物p型摻雜層，鄰接於該氮化鋁鎵層；一氮化鋁層，位於該三-五族化合物p型摻雜層上；以及一金屬層，位於該氮化鋁層上；以及將該第二閘極堆疊與該第一閘極堆疊分隔。
  10. 如申請專利範圍第9項所述之半導體結構之形成方法，更包括以下步驟：於該氮化鋁鎵層上形成一第三閘極堆疊，該第三閘極堆疊包括一金屬層，鄰接於該氮化鋁鎵層；以及將該第三閘極堆疊與該第一閘極堆疊及該第二閘極堆疊分隔。
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