CN110875383B - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体装置及其制造方法，其包含通道层，设置于衬底上方；阻挡层，设置于通道层上方；化合物半导体层和掺质保持层，设置于阻挡层上方；一对源极/漏极，设置于衬底上方且位于化合物半导体层的两侧；以及栅极，设置于化合物半导体层上。本发明在半导体装置设置掺质保持层，以避免化合物半导体层中的掺质扩散至周围的组件，同时避免例如腐蚀工艺等后续工艺影响掺质保持层以内的区域，提升半导体装置的良品率。
Description
技术领域
本发明实施例是关于半导体制造技术，特别是有关于半导体装置及其制造方法。
背景技术
高电子迁移率电晶体(high electron mobility transistor，HEMT)，又称为异质结构场效电晶体(heterostructure FET，HFET)或调制掺杂场效电晶体(modulation-dopedFET，MODFET)，为一种场效电晶体(field effect transistor，FET)，其由具有不同能隙(energy gap)的半导体材料组成。在邻近不同半导体材料的所形成界面处会产生二维电子气(two dimensional electron gas，2 DEG)层。由于二维电子气的高电子移动性，高电子迁移率电晶体可以具有高崩溃电压、高电子迁移率、低导通电阻与低输入电容等优点，因而适合用于高功率元件上。
为了提升效能，通常会对高电子迁移率电晶体进行掺杂。然而，这个掺杂的过程可能会伴随缺陷产生，甚至可能损坏高电子迁移率电晶体。因此需要持续开发改良的高电子迁移率电晶体，以在提升效能的同时，改善良品率，并有更广泛的应用。
发明内容
根据本发明的一些实施例，提供半导体装置。此半导体装置包含通道层，设置于衬底上方；阻挡层，设置于通道层上方；化合物半导体层和掺质保持层，设置于阻挡层上方；一对源极/漏极，设置于衬底上方且位于化合物半导体层的两侧；以及栅极，设置于化合物半导体层上。
在一些实施例中，在掺质保持层内的掺质含量大于在掺质保持层外的掺质含量。
在一些实施例中，掺质保持层包含氮化铝、氮化铝镓、氮化铟镓其中之一或组合。
在一些实施例中，掺质保持层的厚度在0.5nm至5nm的范围。
在一些实施例中，掺质保持层包含第一掺质保持层，设置于化合物半导体层顶部、内部或底部；及/或第二掺质保持层，覆盖化合物半导体层的侧壁并在此对源极/漏极与阻挡层之间延伸。
在一些实施例中，半导体装置更包含此对源极/漏极穿过阻挡层且延伸至通道层中，且第二掺质保持层在此对源极/漏极与通道层之间延伸。
在一些实施例中，第二掺质保持层具有开口，设置于化合物半导体层上，且栅极设置于该开口处。
在一些实施例中，半导体装置更包含二维电子气回复层，覆盖化合物半导体层的侧壁且在此对源极/漏极与阻挡层之间延伸。
在一些实施例中，半导体装置更包含此对源极/漏极穿过阻挡层且延伸至通道层中，且二维电子气回复层在此对源极/漏极与通道层之间延伸。
在一些实施例中，二维电子气回复层包含六方晶系(hexagonal crystal)的二元化合物半导体、石墨烯(graphene)其中之一或组合。
根据本发明的另一些实施例，提供半导体装置的制造方法。此方法包含在衬底上方形成通道层；在通道层上方形成阻挡层；在阻挡层上方形成化合物半导体层和掺质保持层；在衬底上方且在化合物半导体层的两侧形成一对源极/漏极；以及在化合物半导体层上方形成栅极。
在一些实施例中，掺质保持层的形成包含使用有机金属化学气相沉积、原子层沉积、分子束外延、液相外延其中之一或组合。
在一些实施例中，掺质保持层包含氮化铝、氮化铝镓、氮化铟镓其中之一或组合。
在一些实施例中，掺质保持层的厚度在0.5nm至5nm的范围。
在一些实施例中，掺质保持层的形成包含：在形成化合物半导体层期间，在化合物半导体层的顶部、内部或底部原位形成第一掺质保持层；及/或在化合物半导体层的侧壁上形成第二掺质保持层，且第二掺质保持层在此对源极/漏极与阻挡层之间延伸。
在一些实施例中，此对源极/漏极更延伸至通道层中，且第二掺质保持层在此对源极/漏极与通道层之间延伸。
在一些实施例中，第二掺质保持层具有开口形成于化合物半导体层上方，且栅极设置于开口处。
在一些实施例中，半导体装置的制造方法更包含在化合物半导体层的侧壁上形成二维电子气回复层，且二维电子气回复层在此对源极/漏极与阻挡层之间延伸。
在一些实施例中，此对源极/漏极更穿过阻挡层且延伸至通道层中，且二维电子气回复层在此对源极/漏极与通道层之间延伸。
在一些实施例中，二维电子气回复层包含六方晶系的二元化合物半导体、石墨烯其中之一或组合。
本发明在半导体装置设置掺质保持层，以避免化合物半导体层中的掺质扩散至周围的组件，同时避免例如腐蚀工艺等后续工艺影响掺质保持层以内的区域，提升半导体装置的良品率。
附图说明
以下将配合附图详述本揭露的实施例。应注意的是，依据产业上的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本揭露的特征。
图1A-图1C是根据本发明一些实施例绘示在制造半导体装置的各个阶段的剖面示意图。
图2-图4是根据本发明一些其他实施例绘示半导体装置的剖面示意图。
附图标记：
100、200、300、400～半导体装置；
110～衬底；
120～成核层；
130～缓冲层；
140～通道层；
150～阻挡层；
160～化合物半导体层；
170～第一掺质保持层；
180～源极/漏极；
190～栅极；
210～第二掺质保持层；
220、420～开口；
410～二维电子气回复层；
T1、T2、T3～厚度。
具体实施方式
以下概述一些实施例，以使得本发明所属技术领域中技术人员可以更容易理解本发明。然而，这些实施例只是范例，并非用于限制本发明。可以理解的是，本发明所属技术领域中技术人员可以根据需求调整以下描述的实施例，例如改变工艺顺序及/或包含比在此描述的更多或更少步骤。
此外，可以在以下叙述的实施例的基础上添加其他元件。举例来说，「在第一元件上形成第二元件」的描述可能包含第一元件与第二元件直接接触的实施例，也可能包含第一元件与第二元件之间具有其他元件，使得第一元件与第二元件不直接接触的实施例，并且第一元件与第二元件的上下关系可能随着装置在不同方位操作或使用而改变。
以下根据本发明的一些实施例，描述半导体装置及其制造方法，且特别适用于高电子迁移率电晶体(HEMT)。本发明在半导体装置设置掺质保持层，以避免化合物半导体层中的掺质扩散至周围的组件，同时避免例如腐蚀工艺等后续工艺影响掺质保持层以内的区域，提升半导体装置的良品率。
图1A-图1C是根据一些实施例绘示在制造半导体装置100的各个阶段的剖面示意图。如图1A所示，半导体装置100包含衬底110。可以使用任何适用于半导体装置的衬底材料。衬底110可以是整块的(bulk)半导体衬底或包含由不同材料形成的复合衬底，并且可以将衬底110掺杂(例如使用p型或n型掺质)或不掺杂。在一些实施例中，衬底110可以包含半导体衬底、玻璃衬底或陶瓷衬底，例如硅衬底、硅锗衬底、碳化硅(Silicon Carbide，SiC)、氮化铝(Aluminium Nitride，AlN)衬底、蓝宝石(Sapphire)衬底、前述的组合或类似的材料。在一些实施例中，衬底110可以包含绝缘体上覆半导体(semiconductor-on-insulator，SOI)衬底，其经由在绝缘层上设置半导体材料所形成。
在一些实施例中，在衬底110上方形成成核层120，以缓解衬底110与上方成长的膜层之间的晶格差异，提升结晶品质。成核层120的形成可以包含沉积工艺，例如有机金属化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)、原子层沉积(AtomicLayer Deposition，ALD)、分子束外延(Molecular Beam Epitaxy，MBE)、液相外延(LiquidPhase Epitaxy，LPE)、类似的工艺其中之一或组合。在一些实施例中，成核层120的厚度可以是在约1纳米(nanometer，nm)至约500nm的范围，例如约200nm。
在一些实施例中，在成核层120上方形成缓冲层130，以缓解不同膜层之间的晶格差异，提升结晶品质。成核层120是选择性的。在另一些实施例中，可以不设置成核层120，直接在衬底上方形成缓冲层130，降低工艺步骤亦可达到改善的效果。在一些实施例中，缓冲层130的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，缓冲层130的材料可以包含氮化镓(Gallium Nitride，GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、类似的材料其中之一或组合。在一些实施例中，缓冲层130的形成可以包含沉积工艺，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。
接着在缓冲层130上方形成通道层140。在一些实施例中，通道层140的材料可以包含一或多种III-V族化合物半导体材料，例如III族氮化物。在一些实施例中，通道层140的材料例如为GaN、AlGaN、InGaN、InAlGaN、类似的材料其中之一或组合。此外，可以将通道层140掺杂或不掺杂。根据一些实施例，通道层140的形成可以包含沉积工艺，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。在一些实施例中，通道层140的厚度在约0.05微米(micrometer，μm)和约1μm之间的范围，例如约0.2μm。
然后在通道层140上方形成阻挡层150，以在通道层140和阻挡层150之间的界面产生二维电子气。阻挡层150的形成可以包含沉积工艺，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。在一些实施例中，阻挡层150的材料可以包含III-V族化合物半导体材料，例如III族氮化物。举例来说，阻挡层150可以包含AlN、AlGaN、AlInN、AlGaInN、类似的材料其中之一或组合。阻挡层150可以包含单层或多层结构，且阻挡层150可以是掺杂或不掺杂的。在一些实施例中，阻挡层150的厚度可以在约1nm和约30nm之间的范围内，例如约20nm。
接着如图1B所示，根据一些实施例，在阻挡层150上方设置化合物半导体层160，以空乏栅极下方的二维电子气，达成半导体装置的常关(normally-off)状态。在一些实施例中，化合物半导体层160包含u型、n型或p型掺杂的氮化镓。在一些实施例中，化合物半导体层160的厚度可在约30nm和约150nm之间的范围内，例如约80nm。
在一些实施例中，化合物半导体层160的形成可以包含沉积工艺以及图案化工艺。举例来说，沉积工艺包含有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。在一些实施例中，图案化工艺包含在沉积的材料层上形成图案化遮罩层(未绘示)，然后腐蚀沉积的材料层未被图案化遮罩层覆盖的部分，并且形成化合物半导体层160。化合物半导体层160的位置根据预定设置栅极的位置调整。
在一些实施例中，图案化遮罩层可以是光刻胶，例如正型光刻胶或负型光刻胶。在另一些实施例中，图案化遮罩层可以是硬遮罩，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料其中之一或组合。在一些实施例中，图案化遮罩层的形成可以包含旋转涂布(spin-on coating)、物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)、类似的工艺其中之一或组合。
在一些实施例中，沉积的材料层的腐蚀可以使用干法腐蚀工艺、湿法腐蚀工艺其中之一或组合。举例来说，沉积的材料层的腐蚀包含反应性离子腐蚀(Reactive Ion Etch，RIE)、感应耦合式等离子体(Inductively-Coupled Plasma，ICP)腐蚀、中子束腐蚀(Neutral Beam Etch，NBE)、电子回旋共振式(Electron Cyclotron Resonance，ERC)腐蚀、类似的腐蚀工艺其中之一或组合。
此外，虽然附图中化合物半导体层160具有大致上垂直的侧壁和平坦的上表面，但本发明不限于此，化合物半导体层160也可以是其他形状，例如倾斜的侧壁及/或不平坦的上表面。
在一些实施例中，化合物半导体层160的形成还包含使用掺质进行掺杂。举例来说，对化合物半导体层160的材料为p型掺杂的氮化镓而言，掺质可以包含镁。然而，在半导体装置100的工艺期间，通常会进行多次热处理，使得掺质热扩散至化合物半导体层160之外，进入其他组件，影响半导体装置100的性能，例如降低临界电压(threshold voltage，Vth)。
根据一些实施例，如图1B所示，在化合物半导体层160中设置第一掺质保持层170，以与掺质形成稳定的合金，避免掺质向外扩散至其他组件。在一些实施例中，第一掺质保持层170的形成可以包含沉积工艺，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。并且可以在形成化合物半导体层160期间，原位(insitu)形成第一掺质保持层170。在一些实施例中，第一掺质保持层170的厚度T1在约0.5nm至约5nm的范围，例如约4nm。
在一些实施例中，第一掺质保持层170的材料可以包含氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铟镓其中之一或组合。由于第一掺质保持层170选用的材料可以与掺质形成合金，例如镁铝合金，可以将掺质固定在第一掺质保持层170的位置。因此，在第一掺质保持层170内的掺质含量大于在第一掺质保持层170外的掺质含量。
虽然在绘示的实施例中，第一掺质保持层170位于化合物半导体层160内部，但本发明不限于此，可以调整第一掺质保持层170的位置，例如第一掺质保持层170可以设置于化合物半导体层160的顶部或底部。在一些实施例中，将第一掺质保持层170设置于化合物半导体层160的内部，相较于第一掺质保持层170位于化合物半导体层160的顶部或底部，由于第一掺质保持层170与其他组件(例如阻挡层150)间隔一段距离，可以将掺质保持在离其他组件较远处，更降低掺质影响其他组件的可能。
接着如图1C所示，根据一些实施例，设置一对源极/漏极180和栅极190，形成半导体装置100。此对源极/漏极180在衬底上方分别位于化合物半导体层160的两侧。在一些实施例中，此对源极/漏极180和栅极190的形成包含执行图案化工艺，以在化合物半导体层160的两侧凹蚀阻挡层150和通道层140，形成穿过阻挡层150并延伸至通道层140中的一对凹陷，然后在此对凹陷和化合物半导体层160上方沉积导电材料，并对沉积的导电材料执行图案化工艺，以在预期的位置形成此对源极/漏极180和栅极190。
在一些实施例中，导电材料的沉积工艺可以包含物理气相沉积、化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。在一些实施例中，导电材料可以包含金属、金属硅化物、半导体材料、类似的材料其中之一或组合。举例来说，金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、类似的材料、前述的合金、前述的多层结构其中之一或组合，并且半导体材料可以包含多晶硅(poly-Si)或多晶锗(poly-Ge)。
虽然在图1C绘示的实施例中，此对源极/漏极170位于阻挡层150上，并延伸至阻挡层150和通道层140内，但本发明不限于此，可以依据实际产品所需的特性调整此对源极/漏极170延伸的深度。举例来说，此对源极/漏极170也可以只延伸至部分阻挡层150内，或不延伸至阻挡层150内，以避免此对源极/漏极170穿过二维电子气，进而维持通道层140和阻挡层150之间的界面的二维电子气。
虽然在此描述在同一步骤中形成源极/漏极180和栅极190，但本发明不限于此。举例来说，可以在形成源极/漏极180之后形成栅极190。并且，源极/漏极180和栅极190的形成可以独立地包含相同或不同的工艺和材料。此外，源极/漏极180和栅极190的形状不限于附图中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌。
根据本发明的一些实施例，在半导体装置100设置第一掺质保持层170，除了可以与化合物半导体层160内的掺质形成稳定的合金，提升掺质的热稳定性，以避免掺质向周围的组件扩散，还可以在后续工艺期间保护其下方的区域，提升半导体装置100的良品率。此外，设置于化合物半导体层160内部的第一掺质保持层170可使掺质与第一掺质保持层170形成的合金与其他组件之间具有间距，进一步降低掺质可能的不良影响。
图2是根据另一些实施例绘示半导体装置200的剖面示意图。在一些实施例中，可以设置第二掺质保持层210覆盖化合物半导体层160的侧壁且延伸至这对源极/漏极180与阻挡层150之间，以防止掺质的向外扩散并保护其下方的元件。
在一些实施例中，第二掺质保持层210的形成可以选用如前所述第一掺质保持层170的工艺和材料。由于第二掺质保持层210选用的材料可以与掺质形成对热稳定的合金，可以将掺质固定在第二掺质保持层210的位置。因此，在第二掺质保持层210内的掺质含量大于在第二掺质保持层210外的掺质含量。在一些实施例中，第二掺质保持层210的厚度T2在约0.5nm至约5nm的范围，例如约4nm。
在形成第二掺质保持层210之后，在第二掺质保持层210中形成开口220，且开口420位于化合物半导体层160上方。开口220的位置根据预定设置栅极190的位置调整。在一些实施例中，开口220的形成可以使用图案化遮罩层(未绘示)，腐蚀被图案化遮罩层露出的一部分的第二掺质保持层210，以移除这部分的第二掺质保持层210。形成图案化遮罩层的材料和方法如前所述，在此不重复描述。
在一些实施例中，第二掺质保持层210的腐蚀可以使用干法腐蚀工艺、湿法腐蚀工艺其中之一或组合。举例来说，第二掺质保持层210的腐蚀包含反应性离子腐蚀(RIE)、感应耦合式等离子体(ICP)腐蚀、中子束腐蚀(NBE)、电子回旋共振式(ERC)腐蚀、类似的腐蚀工艺其中之一或组合。
接着沉积导电材料于开口220和此对凹槽中，以在阻挡层150上方设置一对源极/漏极180，其分别位于化合物半导体层160的两侧，并且在开口220中设置栅极190，以形成半导体装置200。虽然在此描述同时形成源极/漏极180和栅极190，但本发明不限于此。举例来说，可以在形成源极/漏极180之后形成开口220，然后使用与开口220相同的图案化遮罩层形成栅极190。并且，源极/漏极180和栅极190的形成可以独立地包含相同或不同的工艺和材料。此外，源极/漏极180和栅极190的形状不限于附图中的垂直侧壁，也可以是倾斜的侧壁或具有其他形貌。虽然在图2绘示的实施例中，开口220与栅极190的底面大致上具有相同面积，但本发明不限于此。
如前所述，可以调整此对源极/漏极180延伸至膜层的深度，因此亦可因应调整第二掺质保持层210的位置。举例来说，在一些实施例中，对于此对源极/漏极180只延伸至部分阻挡层150内，或不延伸至阻挡层150内的情况，第二掺质保持层210设置延伸至这对源极/漏极180与阻挡层150之间。另一方面，对于此对源极/漏极180进一步延伸至通道层140内的情况，第二掺质保持层210更设置在此对源极/漏极180与通道层140之间。
根据本发明的一些实施例，在半导体装置200设置第二掺质保持层210覆盖化合物半导体层160的侧壁且延伸至源极/漏极180与阻挡层150之间，可以与化合物半导体层160内的掺质形成稳定的合金，提升掺质的热稳定性，以避免掺质向外扩散。此外，第二掺质保持层210可以在后续工艺期间保护其下方的区域并且抑制漏电，提升半导体装置200的良品率和可靠性。
图3是根据一些实施例绘示半导体装置300的剖面示意图。在一些实施例中，如图3所示，可以同时设置第一掺质保持层170和第二掺质保持层210，以进一步提升掺质的热稳定性，还可以更完整保护第一掺质保持层170和第二掺质保持层210下方的区域，并且可以减少漏电。第一掺质保持层170和第二掺质保持层210的位置、材料与工艺如前所述，在此不重复说明。
为了方便绘示，第一掺质保持层170的厚度T1和第二掺质保持层210的厚度T2大致上相同，但本发明不限于此，可以使厚度T1大于、等于或小于厚度T2。此外，第一掺质保持层170和第二掺质保持层210的形成可以选用相同或不同的工艺和材料，并且可以调整第一掺质保持层170和第二掺质保持层210的位置。
图4是根据一些实施例绘示半导体装置400的剖面示意图。在一些实施例中，如图4所示，半导体装置400更包含二维电子气回复层410，覆盖化合物半导体层160的侧壁且延伸至源极/漏极180与阻挡层150之间，以回复源极/漏极180周围的二维电子气的通道。
在一些实施例中，二维电子气回复层410的形成包含沉积工艺，例如有机金属化学气相沉积、原子层沉积、分子束外延、液相外延、类似的工艺其中之一或组合。二维电子气回复层410的材料可以包含六方晶系(hexagonal crystal)的二元化合物半导体、石墨烯(graphene)、类似的材料其中之一或组合。在一些实施例中，二维电子气回复层410的材料可以包含氮化铝(AlN)、氧化锌(Zinc Oxide，ZnO)、氮化铟(Indium Nitride，InN)、类似的材料其中之一或组合。
如前所述，可以调整此对源极/漏极180延伸至膜层的深度，因此亦可因应调整二维电子气回复层410的位置。此外，二维电子气回复层410可以具有设置栅极190的开口420。二维电子气回复层410的开口420的形成方式可以选用如前所述第二掺质保持层210的开口220的形成方式，在此不重复叙述。
此外，虽然在图4中绘示半导体装置400具有第一掺质保持层170和二维电子气回复层410，但本发明不限于此。举例来说，可以仅设置二维电子气回复层410。
在一些实施例中，二维电子气回复层410的厚度T3在约0.5nm至约5nm的范围，例如约4nm。为了方便绘示，第一掺质保持层170的厚度T1和二维电子气回复层610的厚度T3大致上相同，但本发明不限于此，可以使厚度T1大于、等于或小于厚度T3。此外，第一掺质保持层170和二维电子气回复层410的位置不限于说明用的附图，例如第一掺质保持层170可以设置于化合物半导体层160的底部。
根据本发明的一些实施例，在半导体装置400设置二维电子气回复层410，除了可以降低结电阻(RC)、改善导通电阻(RON)，还可以保护下方的膜层不受到后续工艺的影响，提升半导体装置400的效能和良品率。
根据一些实施例，本发明在化合物半导体层顶部、内部、底部及/或侧壁上设置一或多层掺质保持层，其组成可以与掺质形成稳定的合金，可避免化合物半导体层内的掺质向外扩散。另外，一或多层掺质保持层还可对其下方的区域提供保护，免于例如腐蚀工艺等后续工艺的影响，减少缺陷并提升良品率。此外，可以根据一些实施例，调整一或多层掺质保持层的位置，进一步降低掺质对其他组件的影响，并且设置于特定区域的一或多层掺质保持层还可以抑制漏电，改善半导体装置的可靠性。
此外，本发明根据另一些实施例，在半导体装置设置二维电子气回复层，其覆盖化合物半导体层的侧壁且延伸至源极/漏极与阻挡层之间，可以回复源极/漏极周围的二维电子气的通道，以降低结电阻(RC)，藉此改善半导体装置的导通电阻(RON)，同时可以对二维电子气回复层下方的区域提供保护。
虽然本发明已以多个实施例描述如上，但这些实施例并非用于限定本发明。本发明所属技术领域中技术人员应可理解，他们能以本发明实施例为基础，做各式各样的改变、取代和替换，以达到与在此描述的多个实施例相同的目的及/或优点。本发明所属技术领域中技术人员也可理解，此类修改或设计并未悖离本发明的精神和范围。因此，本发明的保护范围当视前附的权利要求所界定者为准。
Claims (19)
1.一种半导体装置，其特征在于，包括：
一通道层，设置于一衬底上方；
一阻挡层，设置于该通道层上方；
一化合物半导体层和一掺质保持层，设置于该阻挡层上方，其中该掺质保持层包括设置在该化合物半导体层的顶部或内部的一第一掺质保持层，且在该掺质保持层内的掺质含量大于在该掺质保持层外的掺质含量；
一对源极/漏极，设置于该衬底上方且位于该化合物半导体层的两侧；以及
一栅极，设置于该化合物半导体层上。
2.如权利要求1所述的半导体装置，其特征在于，该掺质保持层包括氮化铝、氮化铝镓、氮化铟镓其中之一或组合。
3.如权利要求1所述的半导体装置，其特征在于，该掺质保持层的厚度在0.5nm至5nm的范围。
4.如权利要求1所述的半导体装置，其特征在于，该掺质保持层更包括：
一第二掺质保持层，覆盖该化合物半导体层的侧壁并在该对源极/漏极与该阻挡层之间延伸。
5.如权利要求4所述的半导体装置，其特征在于，更包括该对源极/漏极穿过该阻挡层且延伸至该通道层中，且该第二掺质保持层在该对源极/漏极与该通道层之间延伸。
6.如权利要求4所述的半导体装置，其特征在于，该第二掺质保持层具有一开口，设置于该化合物半导体层上，且该栅极设置于该开口处。
7.如权利要求1所述的半导体装置，其特征在于，更包括一二维电子气回复层，覆盖该化合物半导体层的侧壁，其中该二维电子气回复层在该对源极/漏极与该阻挡层之间延伸。
8.如权利要求7所述的半导体装置，其特征在于，更包括该对源极/漏极穿过该阻挡层且延伸至该通道层中，且该二维电子气回复层在该对源极/漏极与该通道层之间延伸。
9.如权利要求7所述的半导体装置，其特征在于，该二维电子气回复层包括六方晶系的二元化合物半导体、石墨烯其中之一或组合。
10.一种半导体装置的制造方法，其特征在于，包括：
在一衬底上方形成一通道层；
在该通道层上方形成一阻挡层；
在该阻挡层上方形成一化合物半导体层和一掺质保持层，其中在该掺质保持层内的掺质含量大于在该掺质保持层外的掺质含量；
在该衬底上方且在该化合物半导体层的两侧形成一对源极/漏极；以及
在该化合物半导体层上方形成一栅极，其中该掺质保持层包括一第一掺质保持层，且该第一掺质保持层形成于该化合物半导体层的顶部或内部。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，该掺质保持层的形成包括使用有机金属化学气相沉积、原子层沉积、分子束外延、液相外延其中之一或组合。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，该掺质保持层包括氮化铝、氮化铝镓、氮化铟镓其中之一或组合。
13.如权利要求10所述的半导体装置的制造方法，其特征在于，该掺质保持层的厚度在0.5nm至5nm的范围。
14.如权利要求10所述的半导体装置的制造方法，其特征在于，该掺质保持层的形成更包括：
在该化合物半导体层的侧壁上形成一第二掺质保持层，且该第二掺质保持层在该对源极/漏极与该阻挡层之间延伸。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，该对源极/漏极更延伸至该通道层中，且该第二掺质保持层在该对源极/漏极与该通道层之间延伸。
16.如权利要求14所述的半导体装置的制造方法，其特征在于，该第二掺质保持层具有一开口形成于该化合物半导体层上方，且该栅极设置于该开口处。
17.如权利要求10所述的半导体装置的制造方法，其特征在于，更包括在该化合物半导体层的侧壁上形成一二维电子气回复层，且该二维电子气回复层在该对源极/漏极与该阻挡层之间延伸。
18.如权利要求17所述的半导体装置的制造方法，其特征在于，该对源极/漏极更穿过该阻挡层且延伸至该通道层中，且该二维电子气回复层在该对源极/漏极与该通道层之间延伸。
19.如权利要求17所述的半导体装置的制造方法，其特征在于，该二维电子气回复层包括六方晶系的二元化合物半导体、石墨烯其中之一或组合。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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