TWI740058B

TWI740058B - 半導體裝置及其製造方法

Info

Publication number: TWI740058B
Application number: TW107128800A
Authority: TW
Inventors: 陳志諺
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-08-17
Filing date: 2018-08-17
Publication date: 2021-09-21
Also published as: TW202010125A

Abstract

一種半導體裝置，其包含通道層，設置於基底上方；阻障層，設置於通道層上方；化合物半導體層和摻質保持層，設置於阻障層上方；一對源極/汲極，設置於基底上方且位於化合物半導體層的兩側；以及閘極，設置於化合物半導體層上。

Description

半導體裝置及其製造方法

本發明實施例是關於半導體製造技術，特別是有關於半導體裝置及其製造方法。

高電子遷移率電晶體(high electron mobility transistor，HEMT)，又稱為異質結構場效電晶體(heterostructure FET，HFET)或調變摻雜場效電晶體(modulation-doped FET，MODFET)，為一種場效電晶體(field effect transistor，FET)，其由具有不同能隙(energy gap)的半導體材料組成。在鄰近不同半導體材料的所形成界面處會產生二維電子氣(two dimensional electron gas，2 DEG)層。由於二維電子氣的高電子移動性，高電子遷移率電晶體可以具有高崩潰電壓、高電子遷移率、低導通電阻與低輸入電容等優點，因而適合用於高功率元件上。

為了提升效能，通常會對高電子遷移率電晶體進行摻雜。然而，這個摻雜的過程可能會伴隨缺陷產生，甚至可能損壞高電子遷移率電晶體。因此需要持續開發改良的高電子遷移率電晶體，以在提升效能的同時，改善良率，並有更廣泛的應用。

根據本發明的一些實施例，提供半導體裝置。此半導體裝置包含通道層，設置於基底上方；阻障層，設置於通道層上方；化合物半導體層和摻質保持層，設置於阻障層上方；一對源極/汲極，設置於基底上方且位於化合物半導體層的兩側；以及閘極，設置於化合物半導體層上。

在一些實施例中，在摻質保持層內的摻質含量大於在摻質保持層外的摻質含量。

在一些實施例中，摻質保持層包含氮化鋁、氮化鋁鎵、氮化銦鎵或前述之組合。

在一些實施例中，摻質保持層的厚度在0.5nm至5nm的範圍。

在一些實施例中，摻質保持層包含第一摻質保持層，設置於化合物半導體層頂部、內部或底部；及/或第二摻質保持層，覆蓋化合物半導體層的側壁並在此對源極/汲極與阻障層之間延伸。

在一些實施例中，半導體裝置更包含此對源極/汲極穿過阻障層且延伸至通道層中，且第二摻質保持層在此對源極/汲極與通道層之間延伸。

在一些實施例中，第二保持層具有開口，設置於化合物半導體層上，且閘極設置於該開口處。

在一些實施例中，半導體裝置更包含二維電子氣回復層，覆蓋化合物半導體層的側壁且在此對源極/汲極與阻障層之間延伸。

在一些實施例中，半導體裝置更包含此對源極/汲極穿過阻障層且延伸至通道層中，且二維電子氣回復層在此對源極/汲極與通道層之間延伸。

在一些實施例中，二維電子氣回復層包含六方晶系的二元化合物半導體、石墨烯或前述之組合。

根據本發明的另一些實施例，提供半導體裝置的製造方法。此方法包含在基底上方形成通道層；在通道層上方形成阻障層；在阻障層上方形成化合物半導體層和摻質保持層；在基底上方且在化合物半導體層的兩側形成一對源極/汲極；以及在化合物半導體層上方形成閘極。

在一些實施例中，摻質保持層的形成包含使用有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶或前述之組合。

在一些實施例中，摻質保持層的厚度在0.5nm至5nm的範圍。

在一些實施例中，摻質保持層的形成包含：在形成化合物半導體層期間，在化合物半導體層的頂部、內部或底部原位形成第一摻質保持層；及/或在化合物半導體層的側壁上形成第二摻質保持層，且第二摻質保持層在此對源極/汲極與阻障層之間延伸。

在一些實施例中，此對源極/汲極更延伸至通道層中，且第二摻質保持層在此對源極/汲極與通道層之間延伸。

在一些實施例中，第二摻質保持層具有開口形成於化合物半導體層上方，且閘極設置於開口處。

在一些實施例中，半導體裝置的製造方法更包含在化合物半導體層的側壁上形成二維電子氣回復層，且二維電子氣回復層在此對源極/汲極與阻障層之間延伸。

在一些實施例中，此對源極/汲極更穿過阻障層且延伸至通道層中，且二維電子氣回復層在此對源極/汲極與通道層之間延伸。

100、200、300、400‧‧‧半導體裝置

110‧‧‧基底

120‧‧‧成核層

130‧‧‧緩衝層

140‧‧‧通道層

150‧‧‧阻障層

160‧‧‧化合物半導體層

170‧‧‧第一摻質保持層

180‧‧‧源極/汲極

190‧‧‧閘極

210‧‧‧第二摻質保持層

220、420‧‧‧開口

410‧‧‧二維電子氣回復層

T1、T2、T3‧‧‧厚度

以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據產業上的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。

第1A-1C圖是根據一些實施例繪示在製造半導體裝置的各個階段之剖面示意圖。

第2-4圖是根據一些其他實施例繪示半導體裝置的剖面示意圖。

以下概述一些實施例，以使得本發明所屬技術領域中具有通常知識者可以更容易理解本發明。然而，這些實施例只是範例，並非用於限制本發明。可以理解的是，本發明所屬技術領域中具有通常知識者可以根據需求調整以下描述的實施例，例如改變製程順序及/或包含比在此描述的更多或更少步驟。

此外，可以在以下敘述的實施例的基礎上添加其他元件。舉例來說，「在第一元件上形成第二元件」的描述可能包含第一元件與第二元件直接接觸的實施例，也可能包含第一元件與第二元件之間具有其他元件，使得第一元件與第二元件不直接接觸的實施例，並且第一元件與第二元件的上下關係可能隨著裝置在不同方位操作或使用而改變。

以下根據本發明的一些實施例，描述半導體裝置及其製造方法，且特別適用於高電子遷移率電晶體(HEMT)。本發明在半導體裝置設置摻質保持層，以避免化合物半導體層中的摻質擴散至周圍的組件，同時避免例如蝕刻製程等後續製程影響摻質保持層以內的區域，提升半導體裝置的良率。

第1A-1C圖是根據一些實施例繪示在製造半導體裝置100的各個階段之剖面示意圖。如第1A圖所示，半導體裝置100包含基底110。可以使用任何適用於半導體裝置的基底材料。基底110可以是整塊的(bulk)半導體基底或包含由不同材料形成的複合基底，並且可以將基底110摻雜(例如使用p型或n型摻質)或不摻雜。在一些實施例中，基底110可以包含半導體基底、玻璃基底或陶瓷基底，例如矽基底、矽鍺基底、碳化矽(Silicon Carbide，SiC)、氮化鋁(Aluminium Nitride，AlN)基底、藍寶石(Sapphire)基底、前述之組合或類似的材料。在一些實施例中，基底110可以包含絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底，其係經由在絕緣層上設置半導體材料所形成。

在一些實施例中，在基底110上方形成成核層120，以緩解基底110與上方成長的膜層之間的晶格差異，提升結晶品質。成核層120的形成可以包含沉積製程，例如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、類似的製程或前述之組合。在一些實施例中，成核層120的厚度可以是在約1奈米(nanometer，nm)至約500nm的範圍，例如約200nm。

在一些實施例中，在成核層120上方形成緩衝層130，以緩解不同膜層之間的晶格差異，提升結晶品質。成核層120是選擇性的。在另一些實施例中，可以不設置成核層120，直接在基底上方形成緩衝層130，降低製程步驟亦可達到改善的效果。在一些實施例中，緩衝層130的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，緩衝層130的材料可以包含氮化鎵(Gallium Nitride，GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化銦鎵(AlInN)、類似的材料或前述之組合。在一些實施例中，緩衝層130的形成可以包含沉積製程，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。

接著在緩衝層130上方形成通道層140。在一些實施例中，通道層140的材料可以包含一或多種III-V族化合物半導體材料，例如III族氮化物。在一些實施例中，通道層140的材料例如為GaN、AlGaN、InGaN、InAlGaN、類似的材料或前述之組合。此外，可以將通道層140摻雜或不摻雜。根據一些實施例，通道層140的形成可以包含沉積製程，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。在一些實施例中，通道層140的厚度在約0.05微米(micrometer，μm)和約1μm之間的範圍，例如約0.2μm。

然後在通道層140上方形成阻障層150，以在通道層140和阻障層150之間的界面產生二維電子氣。阻障層150的形成可以包含沉積製程，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。在一些實施例中，阻障層150的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，阻障層150可以包含AlN、AlGaN、AlInN、AlGaInN、類似的材料或前述之組合。阻障層150可以包含單層或多層結構，且阻障層150可以是摻雜或不摻雜的。在一些實施例中，阻障層150的厚度可以在約1nm和約30nm之間的範圍內，例如約20nm。

接著如第1B圖所示，根據一些實施例，在阻障層150上方設置化合物半導體層160，以空乏閘極下方的二維電子氣，達成半導體裝置的常關(normally-off)狀態。在一些實施例中，化合物半導體層160包含u型、n型或p型摻雜的氮化鎵。在一些實施例中，化合物半導體層160的厚度可在約30 nm和約150nm之間的範圍內，例如約80nm。

在一些實施例中，化合物半導體層160的形成可以包含沉積製程以及圖案化製程。舉例來說，沉積製程包含有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。在一些實施例中，圖案化製程包含在沉積的材料層上形成圖案化遮罩層(未繪示)，然後蝕刻沉積的材料層未被圖案化遮罩層覆蓋的部分，並且形成化合物半導體層160。化合物半導體層160的位置係根據預定設置閘極的位置調整。

在一些實施例中，圖案化遮罩層可以是光阻，例如正型光阻或負型光阻。在另一些實施例中，圖案化遮罩層可以是硬遮罩，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合。在一些實施例中，圖案化遮罩層的形成可以包含旋轉塗佈(spin-on coating)、物理氣相沉積(Physical Vapor Deposition，PVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、類似的製程或前述之組合。

在一些實施例中，沉積的材料層的蝕刻可以使用乾式蝕刻製程、濕式蝕刻製程或前述之組合。舉例來說，沉積的材料層的蝕刻包含反應性離子蝕刻(Reactive Ion Etch，RIE)、感應耦合式電漿(Inductively-Coupled Plasma，ICP)蝕刻、中子束蝕刻(Neutral Beam Etch，NBE)、電子迴旋共振式(Electron Cyclotron Resonance，ERC)蝕刻、類似的蝕刻製程或前述之組合。

此外，雖然圖式中化合物半導體層160具有大致上垂直的側壁和平坦的上表面，但本發明不限於此，化合物半導體層160也可以是其他形狀，例如傾斜的側壁及/或不平坦的上表面。

在一些實施例中，化合物半導體層160的形成還包含使用摻質進行摻雜。舉例來說，對化合物半導體層160的材料為p型摻雜的氮化鎵而言，摻質可以包含鎂。然而，在半導體裝置100的製程期間，通常會進行多次熱處理，使得摻質熱擴散至化合物半導體層160之外，進入其他組件，影響半導體裝置100的性能，例如降低臨界電壓(threshold voltage，Vth)。

根據一些實施例，如第1B圖所示，在化合物半導體層160中設置第一摻質保持層170，以與摻質形成穩定的合金，避免摻質向外擴散至其他組件。在一些實施例中，第一摻質保持層170的形成可以包含沉積製程，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。並且可以在形成化合物半導體層160期間，原位(in situ)形成第一摻質保持層170。在一些實施例中，第一摻質保持層170的厚度T1在約0.5nm至約5nm的範圍，例如約4nm。

在一些實施例中，第一摻質保持層170的材料可以包含氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化銦鎵、類似的材料或前述之組合。由於第一摻質保持層170選用的材料可以與摻質形成合金，例如鎂鋁合金，可以將摻質固定在第一摻質保持層170的位置。因此，在第一摻質保持層170內的摻質含量大於在第一摻質保持層170外的摻質含量。

雖然在繪示的實施例中，第一摻質保持層170位於化合物半導體層160內部，但本發明不限於此，可以調整第一摻質保持層170的位置，例如第一摻質保持層170可以設置於化合物半導體層160的頂部或底部。在一些實施例中，將第一摻質保持層170設置於化合物半導體層160的內部，相較於第一摻質保持層170位於化合物半導體層160的頂部或底部，由於第一摻質保持層170與其他組件(例如阻障層150)間隔一段距離，可以將摻質保持在離其他組件較遠處，更降低摻質影響其他組件的可能。

接著如第1C圖所示，根據一些實施例，設置一對源極/汲極180和閘極190，形成半導體裝置100。此對源極/汲極180在基底上方分別位於化合物半導體層160的兩側。在一些實施例中，此對源極/汲極180和閘極190的形成包含執行圖案化製程，以在化合物半導體層160的兩側凹蝕阻障層150和通道層140，形成穿過阻障層150並延伸至通道層140中的一對凹陷，然後在此對凹陷和化合物半導體層160上方沉積導電材料，並對沉積的導電材料執行圖案化製程，以在預期的位置形成此對源極/汲極180和閘極190。

在一些實施例中，導電材料的沉積製程可以包含物理氣相沉積、化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。在一些實施例中，導電材料可以包含金屬、金屬矽化物、半導體材料、類似的材料或前述之組合。舉例來說，金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、類似的材料、前述之合金、前述之多層結構或前述之組合，並且半導體材料可以包含多晶矽(poly-Si)或多晶鍺(poly-Ge)。

雖然在第1C圖繪示的實施例中，此對源極/汲極180位於阻障層150上，並延伸至阻障層150和通道層140內，但本發明不限於此，可以依據實際產品所需的特性調整此對源極/汲極180延伸的深度。舉例來說，此對源極/汲極180也可以只延伸至部分阻障層150內，或不延伸至阻障層150內，以避免此對源極/汲極180穿過二維電子氣，進而維持通道層140和阻障層150之間的界面的二維電子氣。

雖然在此描述在同一步驟中形成源極/汲極180和閘極190，但本發明不限於此。舉例來說，可以在形成源極/汲極180之後形成閘極190。並且，源極/汲極180和閘極190的形成可以獨立地包含相同或不同的製程和材料。此外，源極/汲極180和閘極190的形狀不限於圖式中的垂直側壁，也可以是傾斜的側壁或具有其他形貌。

根據本發明的一些實施例，在半導體裝置100設置第一摻質保持層170，除了可以與化合物半導體層160內的摻質形成穩定的合金，提升摻質的熱穩定性，以避免摻質向周圍的組件擴散，還可以在後續製程期間保護其下方的區域，提升半導體裝置100的良率。此外，設置於化合物半導體層160內部的第一摻質保持層170可使摻質與第一摻質保持層 170形成的合金與其他組件之間具有間距，進一步降低摻質可能的不良影響。

第2圖是根據另一些實施例繪示半導體裝置200的剖面示意圖。在一些實施例中，可以設置第二摻質保持層210覆蓋化合物半導體層160的側壁且延伸至這對源極/汲極180與阻障層150之間，以防止摻質的向外擴散並保護其下方的元件。

在一些實施例中，第二摻質保持層210的形成可以選用如前所述第一摻質保持層170的製程和材料。由於第二摻質保持層210選用的材料可以與摻質形成對熱穩定的合金，可以將摻質固定在第二摻質保持層210的位置。因此，在第二摻質保持層210內的摻質含量大於在第二摻質保持層210外的摻質含量。在一些實施例中，第二摻質保持層210的厚度T2在約0.5nm至約5nm的範圍，例如約4nm。

在形成第二摻質保持層210之後，在第二摻質保持層210中形成開口220，且開口220位於化合物半導體層160上方。開口220的位置係根據預定設置閘極190的位置調整。在一些實施例中，開口220的形成可以使用圖案化遮罩層(未繪示)，蝕刻被圖案化遮罩層露出的一部分的第二摻質保持層210，以移除這部分的第二摻質保持層210。形成圖案化遮罩層的材料和方法如前所述，在此不重複描述。

在一些實施例中，第二摻質保持層210的蝕刻可以使用乾式蝕刻製程、濕式蝕刻製程或前述之組合。舉例來說，第二摻質保持層210的蝕刻包含反應性離子蝕刻(RIE)、感應耦合式電漿(ICP)蝕刻、中子束蝕刻(NBE)、電子迴旋共振式(ERC)蝕刻、類似的蝕刻製程或前述之組合。

接著沉積導電材料於開口220和此對凹槽中，以在阻障層150上方設置一對源極/汲極180，其分別位於化合物半導體層160的兩側，並且在開口220中設置閘極190，以形成半導體裝置200。雖然在此描述同時形成源極/汲極180和閘極190，但本發明不限於此。舉例來說，可以在形成源極/汲極180之後形成開口220，然後使用與開口220相同的圖案化遮罩層形成閘極190。並且，源極/汲極180和閘極190的形成可以獨立地包含相同或不同的製程和材料。此外，源極/汲極180和閘極190的形狀不限於圖式中的垂直側壁，也可以是傾斜的側壁或具有其他形貌。雖然在第2圖繪示的實施例中，開口220與閘極190的底面大致上具有相同面積，但本發明不限於此。

如前所述，可以調整此對源極/汲極180延伸至膜層的深度，因此亦可因應調整第二摻質保持層210的位置。舉例來說，在一些實施例中，對於此對源極/汲極180只延伸至部分阻障層150內，或不延伸至阻障層150內的情況，第二摻質保持層210設置延伸至這對源極/汲極180與阻障層150之間。另一方面，對於此對源極/汲極180進一步延伸至通道層140內的情況，第二摻質保持層210更設置在此對源極/汲極180與通道層140之間。

根據本發明的一些實施例，在半導體裝置200設置第二摻質保持層210覆蓋化合物半導體層160的側壁且延伸至源極/汲極180與阻障層150之間，可以與化合物半導體層160內的摻質形成穩定的合金，提升摻質的熱穩定性，以避免摻質向外擴散。此外，第二摻質保持層210可以在後續製程期間保護其下方的區域並且抑制漏電，提升半導體裝置200的良率和可靠性。

第3圖是根據一些實施例繪示半導體裝置300的剖面示意圖。在一些實施例中，如第3圖所示，可以同時設置第一摻質保持層170和第二摻質保持層210，以進一步提升摻質的熱穩定性，還可以更完整保護第一摻質保持層170和第二摻質保持層210下方的區域，並且可以減少漏電。第一摻質保持層170和第二摻質保持層210的位置、材料與製程如前所述，在此不重複說明。

為了方便繪示，第一摻質保持層170的厚度T1和第二摻質保持層210的厚度T2大致上相同，但本發明不限於此，可以使厚度T1大於、等於或小於厚度T2。此外，第一摻質保持層170和第二摻質保持層210的形成可以選用相同或不同的製程和材料，並且可以調整第一摻質保持層170和第二摻質保持層210的位置。

第4圖是根據一些實施例繪示半導體裝置400的剖面示意圖。在一些實施例中，如第4圖所示，半導體裝置400更包含二維電子氣回復層410，覆蓋化合物半導體層160的側壁且延伸至源極/汲極180與阻障層150之間，以回復源極/汲極180周圍的二維電子氣的通道。

在一些實施例中，二維電子氣回復層410的形成包含沉積製程，例如有機金屬化學氣相沉積、原子層沉積、分子束磊晶、液相磊晶、類似的製程或前述之組合。二維電子氣回復層410的材料可以包含六方晶系(hexagonal crystal)的二元化合物半導體、石墨烯(graphene)、類似的材料或前述之組合。在一些實施例中，二維電子氣回復層410的材料可以包含氮化鋁(AlN)、氧化鋅(Zinc Oxide，ZnO)、氮化銦(Indium Nitride，InN)、類似的材料或前述之組合。

如前所述，可以調整此對源極/汲極180延伸至膜層的深度，因此亦可因應調整二維電子氣回復層410的位置。此外，二維電子氣回復層410可以具有設置閘極190的開口420。二維電子氣回復層410的開口420的形成方式可以選用如前所述第二摻質保持層210的開口220的形成方式，在此不重複敘述。

此外，雖然在第4圖中繪示半導體裝置400具有第一摻質保持層170和二維電子氣回復層410，但本發明不限於此。舉例來說，可以僅設置二維電子氣回復層410。

在一些實施例中，二維電子氣回復層410的厚度T3在約0.5nm至約5nm的範圍，例如約4nm。為了方便繪示，第一摻質保持層170的厚度T1和二維電子氣回復層410的厚度T3大致上相同，但本發明不限於此，可以使厚度T1大於、等於或小於厚度T3。此外，第一摻質保持層170和二維電子氣回復層410的位置不限於說明用的圖式，例如第一摻質保持層170可以設置於化合物半導體層160的底部。

根據本發明的一些實施例，在半導體裝置400設置二維電子氣回復層410，除了可以降低接面電阻(R_C)、改善導通電阻(R_ON)，還可以保護下方的膜層不受到後續製程的影響，提升半導體裝置400的效能和良率。

根據一些實施例，本發明在化合物半導體層頂部、內部、底部及/或側壁上設置一或多層摻質保持層，其組成可以與摻質形成穩定的合金，可避免化合物半導體層內的摻質向外擴散。另外，一或多層摻質保持層還可對其下方的區域提供保護，免於例如蝕刻製程等後續製程的影響，減少缺陷並提升良率。此外，可以根據一些實施例，調整一或多層摻質保持層的位置，進一步降低摻質對其他組件的影響，並且設置於特定區域的一或多層摻質保持層還可以抑制漏電，改善半導體裝置的可靠性。

此外，本發明根據另一些實施例，在半導體裝置設置二維電子氣回復層，其覆蓋化合物半導體層的側壁且延伸至源極/汲極與阻障層之間，可以回復源極/汲極周圍的二維電子氣的通道，以降低接面電阻(R_C)，藉此改善半導體裝置的導通電阻(R_ON)，同時可以對二維電子氣回復層下方的區域提供保護。

雖然本發明已以多個實施例描述如上，但這些實施例並非用於限定本發明。本發明所屬技術領域中具有通常知識者應可理解，他們能以本發明實施例為基礎，做各式各樣的改變、取代和替換，以達到與在此描述的多個實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也可理解，此類修改或設計並未悖離本發明的精神和範圍。因此，本發明之保護範圍當視後附的申請專利範圍所界定者為準。