CN111527610A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、p型掺杂III‑V族层、源极、漏极及经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。p型掺杂III‑V族层设置于势垒层上。闸极设置于p型掺杂III‑V族层上。源极及漏极设置于闸极的相对两侧。经掺杂半导体层具有靠近闸极的第一侧及远离闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧。

Description

半导体装置及其制造方法
技术领域
本公开系关于一半导体装置及其制造方法，特别系关于具有经掺杂半导体层之一半导体装置及其制造方法。
背景技术
包括直接能隙(direct bandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。上述半导体组件可包括异质接面双极晶体管(heterojunction bipolar transistor，HBT)、异质接面场效晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，或调变掺杂场效晶体管(modulation-doped FET，MODFET)等。
由于HEMT中的缓冲层会捕获沟道层与势垒层之异质接面处的二维电子气(2DEG)，导致2DEG的电子浓度降低，使得HEMT的导通电阻增加。因此，有必要寻求新的半导体装置。
发明内容
本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、p型掺杂III-V族层、源极、漏极及经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。p型掺杂III-V族层设置于势垒层上。闸极设置于p型掺杂III-V族层上。源极及漏极设置于闸极的相对两侧。经掺杂半导体层具有靠近闸极的第一侧及远离闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧。
本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、第一闸极、第二闸极、漏极、第一源极、第二源极、经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。第一闸极及第二闸极设置于势垒层上。漏极设置于第一闸极及第二闸极之间。第一源极及第二源极分别设置于第一闸极之远离漏极的一侧及第二闸极之远离漏极的一侧。经掺杂半导体层具有靠近第一闸极的第一侧及靠近第二闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧及第二侧。
本公开的一些实施例提供一种半导体装置之制造方法。所述方法包括：提供衬底；形成沟道层于衬底上；形成势垒层于沟道层上；形成p型掺杂III-V族层于势垒层上；形成闸极于p型掺杂III-V族层上；形成经掺杂半导体层于势垒层上；以及形成源极及漏极于闸极的相对两侧，其中漏极覆盖经掺杂半导体层之靠近闸极的一侧。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A所示为根据本案之某些实施例之一半导体装置之截面图；
图1B所示为图1A之半导体装置之等效电路图；
图2所示为根据本案之某些实施例之一半导体装置之截面图；
图3所示为根据本案之某些实施例之一半导体装置之截面图；
图4所示为根据本案之某些实施例之一半导体装置之截面图；
图5所示为根据本案之某些实施例之一半导体装置之截面图；
图6A所示为根据本案之某些实施例之一半导体装置之上视图；
图6B所示为根据本案之某些实施例之一半导体装置之上视图；
图7A所示为根据本案之某些实施例之一半导体装置之截面图；
图7B所示为图7A之半导体装置之等效电路图；
图8所示为比较例之一半导体装置之截面图；
图9A、图9B、图9C及图9D所示为制造根据本案之某些实施例的一半导体装置之若干操作；
图10A、图10B及图10C所示为制造根据本案之某些实施例的一半导体装置之若干操作；
图11A、图11B及图11C所示为制造根据本案之某些实施例的一半导体装置之若干操作；
图12A、图12B、图12C及图12D所示为制造根据本案之某些实施例的一半导体装置之若干操作；
图13A、图13B及图13C所示为制造比较例之一半导体装置之若干操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
图1A所示为根据本案之某些实施例之一半导体装置1a。
如图1A所示，半导体装置1a可包括衬底10、沟道层30、势垒层40、p型掺杂III-V族层50、闸极60、源极71、漏极72及经掺杂半导体层80。
衬底10可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底10可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)或其他适合之材料。
沟道层30设置于衬底10上。沟道层30可包括III-V族层。沟道层30可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。在一些实施例，沟道层30可包括GaN层，GaN可具有约3.4V的能带间隙。在一些实施例，沟道层30的厚度介于，但不限于，约0.5um至约10um间。
势垒层40设置于沟道层30上。势垒层40可包括III-V族层。势垒层40可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。势垒层40可具有较沟道层30相对较大之能带间隙(bandgap)。势垒层40可包括AlGaN，AlGaN可具有约4.0V的能带间隙。势垒层40的厚度T2介于，但不限于，约10nm至约40nm。
势垒层40及沟道层30之间形成异质接面(heterojunction)，不同氮化物的异质接面的极化现象(polarization)在沟道层30中形成2DEG区域35。2DEG区域35通常在能带间隙较小的层(例如GaN)中形成。沟道层30可提供或移除2DEG区域35中的电子，进而可控制半导体装置1a的导通。
在一些实施例，半导体装置1a包括p型掺杂III-V族层50。p型掺杂III-V族层50设置于势垒层40上。p型掺杂III-V族层50可包括，例如但不限于，经掺杂氮化镓(doped GaN)、经掺杂氮化铝镓(doped AlGaN)、经掺杂氮化铟镓(doped InGaN)、及其他经掺杂的III-V族化合物。p型掺杂III-V族层50可包括p型掺杂物(dopant)或其他掺杂物。在一些实施例，例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。在一些实施例，p型掺杂III-V族层50为p型掺杂GaN。在一些实施例，p型掺杂III-V族层50为晶体结构。
闸极60设置于p型掺杂III-V族层50上。闸极60可包括闸极介电层及设置于其上方的闸极金属。闸极介电层可包括一或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料或其他适合的介电材料。闸极金属可包括，例如但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)及其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其他传导性氮化物(conductive nitrides)、或传导性氧化物(conductive oxides))、金属合金(例如铝铜合金(Al-Cu))、或其他适当的材料。
在一些实施例，半导体装置1a为增强型(enhancement mode)装置。增强型装置在当闸极60为零偏压状态下预设是OFF状态。在闸极60上施加电压，会在闸极60下方区域感应出电子或电荷，此区域可称为电子或电荷反转层(inversion layer)。电压增加，则感应出的电子或电荷数目也会增加。能形成反转层所需加上的最小电压被称为阈值电压(threshold voltage)。
在一些实施例，p型掺杂III-V族层50可与势垒层40形成PN接面，PN接面可用于空乏2DEG区域35。由于PN接面空乏2DEG区域35，当闸极60为零偏压状态下，没有电流通过半导体装置1a，即半导体装置1a之阈值电压为正值。p型掺杂III-V族层50可有助于减少漏电流(leakage current)，并且提高阈值电压
源极71设置于势垒层40上。漏极72设置于势垒层40上。在图1A，源极71与漏极72分别地设置在闸极60的两侧，但源极71、漏极72及闸极60可因设计需求而在本公开其他实施例中有不同的配置。此外，在其他实施例，源极71可贯穿势垒层40，且接触沟道层30。在其他实施例，漏极72可贯穿势垒层40，且接触沟道层30。源极71及漏极72是否贯穿势垒层40及/或接触沟道层30可因设计需求而在本公开其他实施例中有不同的配置。
在一些实施例，源极71与漏极72可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(doped crystallinesilicon))或其他合适的导体材料。
经掺杂半导体层80设置于势垒层40上。在一些实施例，经掺杂半导体层80可镶入于漏极72内。在一些实施例，经掺杂半导体层80包括p型掺杂质。在一些实施例，经掺杂半导体层80的材料包括p型掺杂半导体材料。在一些实施例，经掺杂半导体层80的材料包括p-GaN、p-AlGaN、p-Si、pNiOX、p-Cu2O、p-GaAs或上述组合。上述p型掺杂质包括镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)、钙(Ca)、铁(Fe)、碳(C)及氧(O)。经掺杂半导体层80可用于提供空穴(hole)至缓冲层20，与缓冲层20中的负电荷结合。
在一些实施例，经掺杂半导体层80可为晶体结构，例如为单晶结构。在一些实施例，经掺杂半导体层80可为多晶结构。在一些实施例，经掺杂半导体层80可为非晶结构。在一些实施例，经掺杂半导体层80的材料可与p型掺杂III-V族层50的材料不同。
经掺杂半导体层80具有靠近闸极60的侧边80a与远离闸极60的侧边(或侧面)80b。在一些实施例，漏极72覆盖侧边80a。在一些实施例，漏极72完全覆盖侧边80a。在一些实施例，漏极72接触侧边80a。在一些实施例，漏极72直接接触侧边80a。在一些实施例，部分的漏极72可介于侧边72a与侧边80a之间。
在一些实施例，漏极72露出侧边80b。在一些实施例，漏极72的侧边72b可与侧边80b对齐。在一些实施例，侧边72b可位于侧边80a与侧边80b之间，使漏极72露出侧边80b。
漏极72的侧边72a与经掺杂半导体层80的侧边80a之间具有一距离D1。在一些实施例，距离D1介于约100nm至200nm的范围间。在一些实施例，距离D1介于约200nm至1μm的范围间。在一些实施例，距离D1介于约1μm至20μm的范围间。当距离D1介于上述范围，可以确保半导体装置1a的饱和电流不受经掺杂半导体层80的影响。
在一些实施例，上述掺杂质的掺杂浓度为介于约1016cm-3至1020cm-3的范围间。当经掺杂半导体层80的掺杂质的掺杂浓度介于上述范围时，可抑制电流崩塌。然而，若掺杂质的掺杂浓度太高，则掺杂质被激活的浓度会降低，因此，掺杂质的掺杂浓度应小于1020cm-3。
在一些实施例，经掺杂半导体层80的厚度T1介于约1nm至100nm的范围间，此时，经掺杂半导体层80的掺杂质的掺杂浓度介于1018cm-3至1020cm-3的范围间。在一些实施例，经掺杂半导体层80的厚度T1介于约100nm至1um的范围间，此时，经掺杂半导体层80的掺杂质的掺杂浓度介于1016cm-3至1018cm-3的范围间。当经掺杂半导体层80的厚度T1与掺杂质的掺杂浓度介于上述范围时，可确保经掺杂半导体层80能朝向缓冲层20及/或2DEG区域35注入空穴，并抑制电流崩塌。此外，亦避免若厚度T1过厚时，形成经掺杂半导体层80较不易的问题。
半导体装置1a还可包括钝化层90。钝化层90设置势垒层40上。在一些实施例，钝化层90可包括一或多层介电层。上述介电层包括，但不限于，氧化物(oxides)或氮化物(nitrides)，例如氮化硅(SiN)、氧化硅(SiO2)等。钝化层90可包括，例如但不限于，氧化物及氮化物之复合层，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2等。在一些实施例，钝化层90亦可包含一平坦层。平坦层用以提供大抵平坦的上表面，使形成在平坦层上的层或组件(未绘示)能形成此平坦的表面上。
在一些实施例，半导体装置1a还可包括场板100。场板100由漏极72朝向闸极60延伸。在一些实施例，场板100并未延伸至闸极60的上表面60a。亦即，从上视图观看，场板100并未与闸极60重迭。在一些实施例，场板100的下表面高于闸极60的上表面60a。场板100的材料包含导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(doped crystalline silicon))或其他合适的导体材料。
场板100由漏极72朝向闸极60延伸一宽度W1。在一些实施例，W1介于约300nm至约500nm的范围间。在一些实施例，宽度W1介于约500nm至约1μm的范围间。在一些实施例，宽度W1介于约1μm至约10μm的范围间。当宽度W1介于上述范围时，可以降低漏极72的电场，提高半导体装置1a的可靠度。
半导体装置1a还可包括缓冲层20。缓冲层20设置于衬底10与沟道层30之间。在一些实施例，缓冲层20可用以减小衬底10以及之后形成的III-V族层之间晶格错差所造成缺陷。在一些实施例，缓冲层20可包括(但不限于)氮化物(nitrides)，例如氮化铝(AlN)、氮化铝镓(AlGaN)等。
由于缓冲层20内存在缺陷，上述缺陷会捕捉2DEG区域35的电子，而导致半导体装置1a的导通电阻变大。在本公开的实施例，当半导体装置1a为OFF状态时，利用漏极72与衬底10之间的电场，使经掺杂半导体层80朝向缓冲层20及/或2DEG区域35注入空穴，以消除陷入缓冲层20缺陷内的电子，藉此抑制半导体装置1a的电流崩塌。
图1B所示为图1A之半导体装置1a之等效电路图。参阅图1A及图1B，经掺杂半导体层80可作为一二极管。在此实施例，半导体装置1a可包含两个互为并联的电流通路。电流可由漏极72、经由2DEG区域35流向源极71。由于经掺杂半导体层80所形成的二极管是并联于2DEG区域35，故不会影响2DEG区域35的电流。
在此实施例，当半导体装置1a为OFF状态时，经掺杂半导体层80可朝向2DEG区域35注入空穴，进一步空乏2DEG区域35的电子，增加2DEG区域35的电阻，而能减少漏电流，藉此提高半导体装置1a的击穿电压(breakdown voltage)。
图2所示为根据本案之某些实施例之一半导体装置1b。
图2所示的半导体装置1b可与图1所示的半导体装置1a相同或相似，其中之一的不同在于：半导体装置1b的漏极72可覆盖经掺杂半导体层80的侧边80b。在一些实施例，漏极72接触侧边80b。在一些实施例，漏极72直接接触侧边80b。
漏极72之远离闸极60的侧边72b与侧边80b之间具有一距离D2。在一些实施例，距离D2介于约100nm至200nm的范围间。在一些实施例，距离D2介于约200nm至1μm的范围间。在一些实施例，距离D2介于约1μm至20μm的范围间。当距离D2介于上述范围，可以确保半导体装置1b的闸极与漏极之间的二维电子气不会被经掺杂半导体层80所释放的电洞所截断，进而影响半导体装置1b的效能。在一些实施例，距离D1等于距离D2。在一些实施例，距离D1不等于距离D2。
图3所示为根据本案之某些实施例之一半导体装置1c。
图3所示的半导体装置1c可与图1所示的半导体装置1a相同或相似，其中之一的不同在于：半导体装置1c更包括场板110。
场板110由漏极72朝向闸极60延伸。在一些实施例，场板100覆盖场板110。在一些实施例，场板110位于场板100与势垒层40之间。场板110的材料包含导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(dopedcrystalline silicon))或其他合适的导体材料。场板110的材料可与场板100的材料相同或不同。
在一些实施例，场板110由漏极72朝向闸极60延伸一宽度W2。在一些实施例，宽度W2介于约100nm至约300nm的范围间。在一些实施例，宽度W2介于约300nm至约500nm的范围间。在一些实施例，宽度W2介于约500nm至约1μm的范围间。在一些实施例，宽度W2介于约1μm至约5μm的范围间。在一些实施例，宽度W1大于宽度W2。当宽度W2介于上述范围时，可以进一步降低漏极72的电场，提高半导体装置1c的可靠度。
场板100与势垒层40之间具有距离H1。在一些实施例，距离H1介于约50nm至约100nm的范围间。在一些实施例，距离H1介于约100nm至约1μm的范围间。在一些实施例，距离H1介于约1μm至约3μm的范围间。
场板110与势垒层40之间具有距离H2。在一些实施例，距离H2介于约沟道层30nm至约100nm的范围间。在一些实施例，距离H2介于约100nm至约500nm的范围间。在一些实施例，距离H2介于约500nm至约1μm的范围间。
在一些实施例，距离H1大于距离H2。在一些实施例，场板110可介于闸极60的上表面60a与下表面60b之间。场板100及110可以降低半导体装置1c漏极附近的峰值电场，改善半导体装置1c的可靠性。
图4所示为根据本案之某些实施例之一半导体装置1d。
图4所示的半导体装置1d可与图1所示的半导体装置1a相同或相似，其中之一的不同在于：半导体装置1d包括闸极61、闸极62及源极73。
闸极61及闸极62的材料及/或结构可与闸极60相同或相似。源极73的材料及/或结构可与源极71相同或相似。如图4所示，漏极72位于闸极61与闸极62之间。在一些实施例，漏极72可作为一共用漏极。经掺杂半导体层80的侧边80a靠近闸极61，侧边80b靠近闸极62。在一些实施例，漏极72覆盖侧边80a，且覆盖侧边80b。在一些实施例，漏极72接触侧边80a，且接触侧边80b。在一些实施例，漏极72直接接触侧边80a，且直接接触侧边80b。在一些实施例，经掺杂半导体层80镶入于漏极72内。
在一些实施例，半导体装置1d更包括场板101及场板102。场板101及场板102的材料及/或结构可与场板100相同或相似。场板101可由漏极72朝向闸极61延伸。场板102可由漏极72朝向闸极62延伸。在一些实施例，场板101并未延伸至闸极61正上方。在一些实施例，场板101的下表面高于闸极61的上表面。在一些实施例，场板102并未延伸至闸极62正上方。在一些实施例，场板102的下表面高于闸极62的上表面。
图5所示为根据本案之某些实施例之一半导体装置1e。
图5所示的半导体装置1e可与图4所示的半导体装置1d相同或相似，其中之一的不同在于：半导体装置1e包括经掺杂半导体层81及经掺杂半导体层82。经掺杂半导体层81及经掺杂半导体层82的材料及/或结构可与经掺杂半导体层80相同或相似。在一些实施例，经掺杂半导体层81的材料与经掺杂半导体层82相同。在一些实施例，经掺杂半导体层81的材料与经掺杂半导体层82不同。
虽然图5绘示半导体装置1e包括两个分隔的经掺杂半导体层，但半导体装置1e可包括更多个彼此分隔的经掺杂半导体层。如图5所示，经掺杂半导体层81具有靠近闸极61的侧边81a，经掺杂半导体层82具有靠近闸极62的侧边82a。在一些实施例，漏极72覆盖侧边81a，且覆盖侧边82a。在一些实施例，漏极72接触侧边81a，且接触侧边82a。
在一些实施例，半导体装置1e更包括场板111。场板111的材料及/或结构可与场板110相同或相似。在一些实施例，场板111可为环形，其环绕漏极72。
图6A所示为半导体装置1e的上视图。
如图6A所示，经掺杂半导体层81及经掺杂半导体层82可沿一方向，例如Y方向延伸。在一些实施例，场板101与场板102藉由漏极72隔开。场板101的形状可为长条状，且沿Y方向延伸。场板102的形状可为长条状，且沿Y方向延伸。在一些实施例，场板111(以虚线表示)环绕漏极72。部分的场板111并未被场板101及/或场板102覆盖。
图6B所示为半导体装置1f的上视图。
图6B所示的半导体装置1f可与图6A所示的半导体装置1e相同或相似，其中之一的不同在于：经掺杂半导体层81可包括复数个隔开的部分(例如部分811及部分812)。上述经掺杂半导体层81的复数个部分可沿Y方向延伸。经掺杂半导体层82可包括复数个隔开的部分。上述经掺杂半导体层82的复数个部分可沿Y方向排列，但本公开不限于此。
如图6B所示，部分811及部分812之间的区域，其下方的2DEG区域35的电子并不会被经掺杂半导体层81空乏，可藉此降低半导体装置1f的导通电阻。
在一些实施例，经掺杂半导体层81及/或经掺杂半导体层82的形状可为条状、环状、圆形或上述组合。在一些实施例，经掺杂半导体层81的轮廓可与经掺杂半导体层82的轮廓相同或不同。
图7A所示为根据本案之某些实施例之一半导体装置2之截面图。
图7A所示的半导体装置2可与图1A所示的半导体装置1a相同或相似，其不同之处在于：半导体装置1a的经掺杂半导体层80被p型掺杂III-V族层120取代而形成半导体装置2。
半导体装置2的p型掺杂III-V族层120与p型掺杂III-V族层50可藉由同一个外延工艺形成。亦即，p型掺杂III-V族层120的材料与p型掺杂III-V族层50相同。p型掺杂III-V族层120为晶体的p型掺杂GaN。p型掺杂III-V族层120包含靠近闸极60的侧边120a及远离闸极60的侧边120b。在此实施例中，侧边120a并未接触漏极72。侧边120a并未被漏极72覆盖。侧边120b接触漏极72。
图7B所示为图7A之半导体装置之等效电路图。
如图7B所示，p型掺杂III-V族层120可作为一二极管，当半导体装置2导通时电流可由漏极72、经由p型掺杂III-V族层120及2DEG区域35，而流向源极71。在此实施例中，漏极72、p型掺杂III-V族层120、2DEG区域35及源极71可视为一串连之电流通路。因此，相较于图1A与图1B的实施例，图7A与图7B的p型掺杂III-V族层120可能会增加沟道电阻，使得器件的导通电阻增加。
图8所示为比较例之一半导体装置3之截面图。
如图8所示，半导体装置3包含第一漏极721及第二漏极722。第一漏极721电性连接至第二漏极722。半导体装置3亦包含p型掺杂III-V族层140及p型掺杂III-V族层150。在比较例中，p型掺杂III-V族层140及p型掺杂III-V族层150可为p-GaN。在比较例，p型掺杂III-V族层150与第二漏极722电性连接。为了避免p型掺杂III-V族层150耗尽下方的2DEG区域的电子造成Rst-on的增加，势垒层40'需要有较厚的厚度。在比较例，势垒层40'的厚度T3约介于60nm至100nm的范围间。也由于势垒层40'增厚，在比较例中的半导体装置3具有凹陷R以使闸极60更靠近沟道层30。藉此，即便势垒层40'增厚，闸极60控制半导体装置3开关的能力不至相对减弱。然而，为了形成上述凹陷R，需要藉由两次外延的工艺来形成p型掺杂III-V族层140。
由于制造半导体装置3需要藉由蚀刻工艺形成凹陷R，且要在位于凹陷的势垒层40'上藉由二次外延工艺形成p型掺杂III-V族层140，这使得在p型掺杂III-V族层140与势垒层40'之间容易存在蚀刻剂的残留物，使势垒层40'、p型掺杂III-V族层140受到残留物的污染。由上可知，二次外延的技术挑战大且制备成本高。
图1A、图2、图3、图4、图5、图6A及图6B所示的半导体装置的经掺杂半导体层80、81或82的材料可具有更多选择。例如可藉由例如沉积、离子布植等工艺而形成。此外，由于经掺杂半导体层80、81或82并不会截断漏极72与闸极60之间的2DEG，因此本公开的势垒层40可较薄，且势垒层40不需要利用蚀刻工艺形成凹陷。因此，p型掺杂III-V族层50与沟道层30及势垒层40可在相同的腔室(cavity)内形成，而仅需要一次外延(不需要使用两次外延技术)即可形成p型掺杂III-V族层50。
图9A、图9B、9C及图9D所示为制造根据本案之某些实施例的一半导体装置1a之若干操作；
参照图9A，提供衬底10，并形成缓冲层20、沟道层30、势垒层40于衬底10上。缓冲层20、沟道层30及/或势垒层40例如可透过有机金属化学气相沉积(metal organic chemicalvapor deposition，MOCVD)、磊晶成长(epitaxial growth)或其他适当的沉积步骤形成。
之后，沉积P型III-V族材料层、一或多层的闸极材料层及/或其他材料层，图案化上述材料层后，形成p型掺杂III-V族层50及闸极60。p型掺杂III-V族层50可藉由外延工艺形成。闸极材料层可透过物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)及/或其他适合的工艺沉积一或多层材料而形成。
参照图9B，在一些实施例，可藉由沉积工艺形成经掺杂半导体层80覆盖势垒层40及闸极60。沉积工艺包含MOCVD、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)及/或其他适合的工艺。
参照图9C，执行图案化工艺，以图案化经掺杂半导体层80，使其具有靠近闸极60的侧边80a及远离闸极60的侧边80b。图案化工艺可包含黄光微影(photolithography)、蚀刻(etching)及/或其他工艺。
参照图9D，形成源极71、漏极72、钝化层90及场板100，以制造半导体装置1a。上述组件的形成顺序并未限定，可依实际状况调整。例如，可先沉积介电材料。介电材料可透过CVD、高密度电浆(high density plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等方式形成。
之后，藉由一或多个蚀刻工艺，移除介电材料的一部份形成开口。形成开口后，可将导电材料藉由CVD、PVD、电镀等沉积步骤将导电材料填入开口中。在一些实施例，在材料填入开口中之后，还会透过一光罩再次蚀刻所沉积之材料，而形成所需要的电极结构，以形成源极71及漏极72。源极71及漏极72可藉由溅镀、物理气相沉积或其他适合的工艺形成。在一些实施例，会透过快速热退火(rapid thermal anneal，RTA)，使导电材料与势垒层40形成金属互化物(intermetallic compound)，进而形成一奥姆接触(ohmic contacts)。在一些实施例，可藉由一或多道工艺形成源极71、漏极72及/或场板100。
可在形成源极71、漏极72及场板100后，沉积介电材料，透过化学机械研磨工艺，平坦化介电材料的上表面，形成钝化层90。上述工艺仅为示例，并非用来限定本公开之发明。
图10A、图10B及图10C所示为制造根据本案之某些实施例的一半导体装置1a之若干操作。
参照图10A，可在工艺阶段进行至图8A的阶段后，沉积半导体层80’覆盖势垒层40及闸极60。沉积工艺包含MOCVD、PVD、CVD、ALD及/或其他适合的工艺。在一些实施例，半导体层80’的材料包含GaN、AlGaN、Si、NiOX、Cu2O、GaAs或上述组合。
参照图10B，执行离子布植工艺130，将掺杂质植入半导体层80’，以形成经掺杂半导体层80，之后图案化经掺杂半导体层80。上述掺杂质可为p型掺杂质，其包括但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)。
参照图10C，形成源极71、漏极72、钝化层90及场板100，以制造半导体装置1a。上述组件的形成顺序并未限定，可依实际状况调整。
在一些实施例，亦可藉由外延工艺形成p型III-V族材料层，并图案化而同时形成p型掺杂III-V族层50及经掺杂半导体层80。
根据本公开的一些实施例，可透过形成经掺杂半导体层，且经掺杂半导体层靠近闸极的一侧被漏极覆盖或接触，藉此向2DEG区域35注入空穴，空乏2DEG区域35的电子，提高半导体装置的击穿电压(breakdown voltage)。根据本公开的一些实施例，经掺杂半导体层与p型掺杂III-V族层可由不同的工艺形成。因此，提高工艺的弹性及宽裕度。
图11A、图11B及图11C所示为制造根据本案之某些实施例的一半导体装置1a之若干操作。
参照图11A，在一些实施例，可在同一腔室内形成沟道层30、势垒层40、p型掺杂III-V族材料160。之后，在p型掺杂III-V族材料160上形成闸极60。
参照图11B，藉由蚀刻工艺，图案化p型掺杂III-V族材料160，以形成p型掺杂III-V族层50及经掺杂半导体层80。在此实施例，p型掺杂III-V族层50及经掺杂半导体层80由相同材料制成，例如p-GaN。
参照图11C，形成源极71、漏极72、钝化层90及场板100，以制造半导体装置1a。
在此实施例，可使用一道蚀刻工艺，形成p型掺杂III-V族层50及经掺杂半导体层80，简化形成半导体装置1a的工艺。
图12A、图12B、图12C及图12D所示为制造根据本案之某些实施例的一半导体装置1g之若干操作。
参照图12A，可在工艺阶段进行至图8A的阶段后，沉积牺牲层170覆盖势垒层40及闸极60。沉积工艺包含PVD、CVD、ALD及/或其他适合的工艺。在一些实施例，牺牲层170的材料包含氮化物、氧化物、氮氧化物或上述组合。在一些实施例，牺牲层170的材料包含SiO2。在之后蚀刻p型掺杂III-V族层50时，牺牲层可以保护势垒层40，减少蚀刻剂对势垒层40的伤害，避免半导体装置的劣化。
参照图12B，在一些实施例，图案化牺牲层170，使牺牲层170具有开口，露出势垒层40。之后，通过沉积工艺形成经掺杂半导体层80覆盖牺牲层170。此外，经掺杂半导体层80填入开口覆盖势垒层40。
参照图12C，执行图案化工艺，以图案化牺牲层170及/或经掺杂半导体层80，形成经掺杂半导体层83。此图案化工艺可包含一或多个蚀刻及/或微影工艺。如图12C所示，经掺杂半导体层83具有靠近闸极60的侧边83a及远离闸极60的侧边83b。
在一些实施例，经掺杂半导体层83具有凹陷831。在一些实施例，一部分的牺牲层170设置于经掺杂半导体层83与势垒层40之间。
参照图12D，形成源极71、漏极72、钝化层90及场板100，以制造半导体装置1g。在一些实施例，一部分的牺牲层170镶入于漏极72内。
在此实施例，形成牺牲层170，藉此保护势垒层40，减少蚀刻剂对势垒层40的伤害，避免半导体装置1g的劣化。
图13A、图13B及图13C所示为制造比较例之一半导体装置3之若干操作。
如图13A所示，提供衬底10，并形成缓冲层20、沟道层30、势垒层40'于衬底10上。势垒层40'具有厚度T3。厚度T3介于约60nm至100nm的范围间。形成势垒层40'后，藉由蚀刻工艺，形成凹陷R。
如图13B所示，形成p型掺杂III-V族材料140'，并填入凹陷R。
之后，图案化p型掺杂III-V族材料140'，形成p型掺杂III-V族层140及p型掺杂III-V族层150。之后，形成源极71、第一漏极721、第二漏极722及钝化层90，以制造半导体装置3。
在比较例，形成势垒层40'后，形成了凹陷R。因此，p型掺杂III-V族材料140'，与势垒层40'无法在同一腔室内形成。亦即，p型掺杂III-V族材料140'是藉由二次外延的技术形成。因此，比较例的半导体装置3有势垒层40'及/或p型掺杂III-V族层140受污染的缺点。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转钝化层90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (20)

1.一种半导体装置，包含：
一衬底；
一沟道层，设置于所述衬底上；
一势垒层，设置于所述沟道层上；
一p型掺杂III-V族层，设置于所述势垒层上；
一闸极，设置于所述p型掺杂III-V族层上；
一源极及一漏极，设置于所述闸极的相对两侧；以及
一经掺杂半导体层，具有靠近所述闸极的一第一侧及远离所述闸极的一第二侧，
其中所述漏极覆盖所述经掺杂半导体层的所述第一侧。
2.根据权利要求1所述的半导体装置，其中所述经掺杂半导体层包含p型掺杂质。
3.根据权利要求1所述的半导体装置，其中所述经掺杂半导体层包含p-GaN、p-AlGaN、p-Si、pNiOX、p-Cu2O、p-GaAs或上述组合。
4.根据权利要求1所述的半导体装置，其中所述经掺杂半导体层与所述p型掺杂III-V族层的材料不同。
5.根据权利要求1-4项任一项所述的半导体装置，其中所述漏极覆盖所述经掺杂半导体层的所述第二侧。
6.根据权利要求1-4项任一项所述的半导体装置，更包含：
一第一场板，由所述漏极朝向所述闸极延伸，所述第一场板具有一下表面，其高于所述闸极的一上表面。
7.根据权利要求6所述的半导体装置，更包含：
一第二场板，由所述漏极朝向所述闸极延伸，所述第一场板覆盖所述第二场板。
8.根据权利要求7所述的半导体装置，其中所述第一场板的一宽度大于所述第二场板的一宽度。
9.根据权利要求1-4项任一项所述的半导体装置，其中所述经掺杂半导体层具有复数个部分，该些部分彼此分隔，且该些部分的一排列方向与该漏极的一延伸方向平行。
10.一种半导体装置，包含：
一衬底；
一沟道层，设置于所述衬底上；
一势垒层，设置于所述沟道层上；
一第一闸极及一第二闸极，设置于所述势垒层上；
一漏极，设置于所述第一闸极及所述第二闸极之间；
一第一源极及一第二源极，分别设置于所述第一闸极之远离所述漏极的一侧及所述第二闸极之远离所述漏极的一侧；以及
一经掺杂半导体层，具有靠近所述第一闸极的一第一侧及靠近所述第二闸极的一第二侧，其中所述漏极覆盖所述经掺杂半导体层的所述第一侧及所述第二侧。
11.根据权利要求10所述的半导体装置，其中所述经掺杂半导体层包含p型掺杂质。
12.根据权利要求10所述的半导体装置，其中所述经掺杂半导体层包含晶体结构。
13.根据权利要求10所述的半导体装置，其中所述经掺杂半导体层包含非晶结构。
14.根据权利要求10所述的半导体装置，更包含：
一p型掺杂III-V族层，设置于所述势垒层及所述第一闸极之间，其中所述经掺杂半导体层与所述p型掺杂III-V族层的材料不同。
15.根据权利要求10-14项任一项所述的半导体装置，更包含：
一第一场板，由所述漏极朝向所述第一闸极延伸；
一第二场板，由所述漏极朝向所述第二闸极延伸，其中所述第一场板具有一下表面，其高于所述第一闸极的一上表面。
16.根据权利要求15项所述的半导体装置，更包含：
一第三场板，环绕所述漏极，其中所述第一场板与所述势垒层之间具有一第一距离，所述第三场板与所述势垒层之间具有一第二距离，所述第一距离大于所述第二距离。
17.一种半导体装置之制造方法，包含：
提供一衬底；
形成一沟道层于所述衬底上；
形成一势垒层于所述沟道层上；
形成一p型掺杂III-V族层于所述势垒层上；
形成一闸极于所述p型掺杂III-V族层上；
形成一经掺杂半导体层于所述势垒层上；以及
形成一源极及一漏极于所述闸极的相对两侧，其中所述漏极覆盖所述经掺杂半导体层之靠近所述闸极的一侧。
18.根据权利要求17项所述的半导体装置，其中形成所述经掺杂半导体层包含:
执行一沉积制程沉积一半导体材料覆盖所述闸极及所述势垒层；以及
图案化所述半导体材料以形成所述经掺杂半导体层。
19.根据权利要求18项所述的半导体装置，其中形成所述经掺杂半导体层包含:
执行一离子布植制程，将掺杂质植入所述半导体材料。
20.根据权利要求17项所述的半导体装置，其中形成所述经掺杂半导体层包含:
执行一外延成长制程，形成一半导体晶体层于所述势垒层上；以及
图案化所述半导体晶体层以形成所述经掺杂半导体层。
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