CN111758166A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的一些实施例提供一种半导体器件(semiconductor device)。所述半导体器件包含：衬底；于所述衬底上的第一氮化物半导体层；于所述第一氮化物半导体层上的第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体的能隙大的能隙；设置于所述第二氮化物半导体上的中间层；以及设置于所述中间层上的导电结构，其中第一平坦介面形成于所述中间层和所述第二氮化物半导体之间。

Description

半导体器件及其制造方法
技术领域
本揭露系关于一种半导体器件，特别系关于包含高电子迁移率晶体管(High-Electron-Mobility Transistor,HEMT)的半导体器件。
背景技术
包括直接能隙(direct bandgap)之半导体组件，例如包括三五族材料或III-V族化合物(III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。
上述半导体组件可包括HEMT、异质界面双极晶体管(Heterojunction BipolarTransistor,HBT)、异质界面场效晶体管(Heterojunction Field Effect Transistor,HFET)、或调变掺杂场效晶体管(MOdulation-Doped FET,MODFET)。
发明内容
本公开的一些实施例提供一种半导体器件。所述半导体器件包含：衬底；于所述衬底上的第一氮化物半导体层；于所述第一氮化物半导体层上的第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；设置于所述第二氮化物半导体层上的中间层；以及设置于所述中间层上的导电结构，其中第一平坦介面形成于所述中间层和所述第二氮化物半导体层之间。
本公开的一些实施例提供一种半导体器件。所述半导体器件包含：衬底；于所述衬底上的第一氮化物半导体层；于所述第一氮化物半导体层上的第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；设置于所述第二氮化物半导体层上的第一中间层；以及设置于所述第一中间层上的第一导电结构，其中在所述第一导电结构下的所述第一中间层具有实质上恒定的厚度。
本公开的一些实施例提供一种用于制造半导体器件的方法。所述方法包含：提供衬底；于所述衬底上形成第一氮化物半导体层；于所述第一氮化物半导体层上形成第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；于所述第二氮化物半导体层上形成中间层以停止第一元素的扩散；于所述中间层上形成具有所述第一元素的第一导电层；以及执行退火操作。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A为根据本案之某些实施例的半导体器件的侧视图；
图1B为根据本案之某些实施例的半导体器件的侧视图；
图2为根据本案之某些实施例的结构放大图；
图3A、图3B、图3C、图3D及图3E所示为制造根据本案之某些实施例的半导体器件之若干操作；
图4为根据本案之某些实施例的半导体器件的侧视图；以及
图5为根据本案之某些实施例的结构放大图。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
直接能隙材料，例如III-V族化合物，可包括但不限于，例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1A为根据本案之某些实施例的半导体器件1的侧视图。
如图1A所示，半导体器件1可包括衬底10、缓冲层11、半导体层12、半导体层13、导电结构14、钝化层15、中间层16、导电结构171、及导电结构172。在图1A之虚线圆圈A中的结构将以图2进行说明。
衬底10可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。在一些实施例中，衬底10可包括，本征(intrinsic)半导体材料。在一些实施例中，衬底10可包括p型半导体材料。在一些实施例中，衬底10可包括掺杂硼(B)的硅层。在一些实施例中，衬底10可包括掺杂镓(Ga)的硅层。在一些实施例中，衬底10可包括n型半导体材料。在一些实施例中，衬底10可包括掺杂砷(As)的硅层。在一些实施例中，衬底10可包括掺杂磷(P)的硅层。
缓冲层11可设置于衬底10上。在一些实施例中，缓冲层11可包括氮化物(nitrides)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝(AlN)。在一些实施例中，缓冲层11可包括，例如但不限于，氮化铝镓(AlGaN)。缓冲层11可包括多层结构。缓冲层11可包括具有两种或两种以上材料的周期性结构的超晶格层。缓冲层11可包括单层结构。
半导体层12可设置于缓冲层11上。半导体层12可包括III-V族材料。半导体层12可为氮化物半导体层。半导体层12可包括，例如但不限于，III族氮化物。半导体层12可包括，例如但不限于，GaN。半导体层12可包括，例如但不限于，AlN。半导体层12可包括，例如但不限于，InN。半导体层12可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层12可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
半导体层13可设置于半导体层12上。半导体层13可包括III-V族材料。半导体层13可为氮化物半导体层。半导体层13可包括，例如但不限于，III族氮化物。半导体层13可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。半导体层13可包括，例如但不限于，GaN。半导体层13可包括，例如但不限于，AlN。半导体层13可包括，例如但不限于，InN。半导体层13可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。
半导体层13与半导体层12之间可形成异质界面。半导体层13可具有比半导体层12的能隙(band gap)大的能隙。例如，半导体层13可包括AlGaN，AlGaN可具有约4eV的能隙，半导体层12可包括GaN，GaN可具有约3.4eV的能隙。
在半导体器件1中，半导体层12可作为沟道层。在半导体器件1中，半导体层12可作为设置于缓冲层11上的沟道层。在半导体器件1中，半导体层13可作为势垒层。在半导体器件1中，半导体层13可作为设置于半导体层12上的势垒层。
在半导体器件1中，由于半导体层12的能隙小于半导体层13的能隙，二维电子气(two dimensional electron gas,2DEG)可形成于半导体层12中。在半导体器件1中，由于半导体层12的能隙小于半导体层13的能隙，2DEG可形成于半导体层12中并靠近半导体层13和半导体层12的界面。在半导体器件1中，由于半导体层13的能隙大于半导体层12的能隙，2DEG可形成于半导体层12中。在半导体器件1中，由于半导体层13的能隙大于半导体层12的能隙，2DEG可形成于半导体层12中并靠近半导体层13和半导体层12的界面。
导电结构14可设置于半导体层13上。导电结构14可包括金属。导电结构14可包括，例如但不限于，金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)、及钨(W)。导电结构14可包括金属化合物。导电结构14可包括，例如但不限于，氮化钛(TiN)。
在半导体器件1中，导电结构14可作为闸极导体。在半导体器件1中，导电结构14可经组态以控制半导体层12中的2DEG。在半导体器件1中，导电结构14可经施加电压以控制半导体层12中的2DEG。在半导体器件1中，导电结构14可经施加电压以控制半导体层12中并在导电结构14下方的2DEG。在半导体器件1中，导电结构14可经施加电压以控制在导电结构171和导电结构172之间的导通(connection)或关闭(disconnection)。
在半导体器件1中，经掺杂半导体层可设置于半导体层13与导电结构14之间(图1A未绘示)。所述经掺杂半导体层可包括经掺杂III-V族材料。所述经掺杂半导体层可包括p型III-V族材料。所述经掺杂半导体层可包括，例如但不限于，p型III族氮化物。所述经掺杂半导体层可包括，例如但不限于，p型GaN。
钝化层15可设置于半导体层13上。钝化层15可包围导电结构14。钝化层15可覆盖导电结构14。钝化层15可使导电结构14与中间层16分离。钝化层15可包括介电材料。钝化层15可包含氮化物(nitride)。钝化层15可包含，例如但不限于，氮化硅(Si3N4)。钝化层15可包含氧化物(oxide)。钝化层15可包含，例如但不限于，氧化硅(SiO2)。钝化层15可使导电结构14电性隔离。钝化层15可使导电结构171电性隔离。钝化层15可使导电结构172电性隔离。
中间层16可设置于半导体层13上。中间层16可设置于钝化层15上。中间层16覆盖钝化层15。中间层16覆盖钝化层15的一部分。中间层16可包围钝化层15。中间层16可设置于半导体层13与导电结构171之间。中间层16可设置于半导体层13与导电结构172之间。
中间层16可包括氮化物层。中间层16可包括金属氮化物层。中间层16可包括，例如但不限于，TiN、AlN及其组合。中间层16可保护半导体层13。中间层16可在退火操作的期间保护半导体层13。中间层16可在退火操作的期间保护半导体层13不受导电结构171的扩散影响。中间层16可在退火操作的期间保护半导体层13不受导电结构172的扩散影响。
中间层16可具有均匀的厚度。中间层16可具有一致的厚度。中间层16可具有恒定的厚度。中间层16可包括范围介于约4.5nm与约15nm之间的厚度。中间层16可包括范围介于约4.5nm与约9nm之间的厚度。中间层16可包括约5nm的厚度。
中间层16可不影响载子(carrier)的传输。中间层16可不降低载子的传输的品质。中间层16可不影响电子的传输。中间层16可不影响在半导体层13与导电结构171之间的电子的传输。中间层16可不影响在半导体层13与导电结构172之间的电子的传输。
中间层16可与半导体层13形成欧姆接触。中间层16可形成低阻抗的欧姆接触。中间层16可将欧姆接触的阻抗降至约0.3Ω·mm。中间层16和导电结构171可与半导体层13形成欧姆接触。中间层16可停止导电结构171的元素的扩散。中间层16可阻挡导电结构171的元素的扩散。中间层16可减轻导电结构171的元素的扩散。中间层16可避免导电结构171的元素进入半导体层13。中间层16可使半导体层13缺乏导电结构171的元素。中间层16可使半导体层13缺乏导电结构171中的钛、铝、及硅的至少一者。中间层16和导电结构172可与半导体层13形成欧姆接触。中间层16可停止导电结构172的元素的扩散。中间层16可阻挡导电结构172的元素的扩散。中间层16可减轻导电结构172的元素的扩散。中间层16可避免导电结构172的元素进入半导体层13。中间层16可使半导体层13缺乏导电结构172的元素。中间层16可使半导体层13缺乏导电结构172中的钛、铝、及硅的至少一者。
导电结构171可设置于半导体层13和中间层16上。导电结构171可藉由中间层16以与半导体层13间隔开。导电结构171可包括导电材料。导电结构171可包括半导电(semiconductive)材料。导电结构171可包括金属。导电结构171可包括，例如但不限于，铝、钛、及硅。
导电结构172可设置于半导体层13和中间层16上。导电结构172可藉由中间层16以与半导体层13间隔开。导电结构172可包括导电材料。导电结构172可包括半导电材料。导电结构172可包括金属。导电结构172可包括，例如但不限于，铝、钛、及硅。
在半导体器件1中，导电结构171可作为，例如但不限于，漏极导体。在半导体器件1中，导电结构171可作为，例如但不限于，源极导体。
在半导体器件1中，导电结构172可作为，例如但不限于，源极导体。在半导体器件1中，导电结构172可作为，例如但不限于，漏极导体。
在一些实施例中，导电结构171可作为半导体器件1的源极导体，导电结构172可作为半导体器件1的漏极导体，导电结构14可作为半导体器件1的闸极导体。虽然可作为源极导体的导电结构171与可作为漏极导体的导电结构172在图1A中分别地设置在可作为闸极导体的导电结构14的两侧，但导电结构171、导电结构172、及导电结构14可根据设计需求而在本案其他实施例中有不同的配置。
图1B为根据本案之某些实施例的半导体器件1'的侧视图。
如图1B所示，半导体器件1'可包括中间层161及中间层162。图1B所示的半导体器件1'类似于图1A所示的半导体器件1，差异在于图1A所示的半导体器件1中的中间层16是由中间层161和中间层162所取代。
中间层161和中间层162可为分离的。中间层161与中间层162可藉由钝化层15而分离。中间层161与中间层162可彼此独立的。
中间层161可设置于半导体层13上。中间层161可设置于钝化层15上。中间层161覆盖钝化层15的一部分。中间层161可设置于半导体层13与导电结构171之间。
中间层161可包括氮化物层。中间层161可包括金属氮化物层。中间层161可包括，例如但不限于，TiN。中间层161可包括，例如但不限于，AlN。中间层161可包括TiN及AlN的至少一者。
中间层161可具有均匀的厚度。中间层161可具有一致的厚度。中间层161可具有恒定的厚度。中间层161可包括范围介于约4.5nm与约15nm之间的厚度。中间层161可包括范围介于约4.5nm与约9nm之间的厚度。中间层161可包括约5nm的厚度。
中间层161可不影响载子的传输。中间层161可不降低载子的传输的品质。中间层161可不影响电子的传输。中间层161可不影响在半导体层13与导电结构171之间的电子的传输。
中间层161可与半导体层13形成欧姆接触。中间层161可形成低阻抗的欧姆接触。中间层161可将欧姆接触的阻抗降至约0.3Ω·mm。中间层161和导电结构171可与半导体层13形成欧姆接触。中间层161可停止导电结构171的元素的扩散。中间层161可阻挡导电结构171的元素的扩散。中间层161可减轻导电结构171的元素的扩散。中间层161可避免导电结构171的元素进入半导体层13。中间层161可使半导体层13缺乏导电结构171的元素。中间层161可使半导体层13缺乏导电结构171中的钛、铝、及硅的至少一者。
中间层162可设置于半导体层13上。中间层162可设置于钝化层15上。中间层162覆盖钝化层15的一部分。中间层162可设置于半导体层13与导电结构172之间。
中间层162可包括氮化物层。中间层162可包括金属氮化物层。中间层162可包括，例如但不限于，TiN。中间层162可包括，例如但不限于，AlN。中间层162可包括TiN及AlN的至少一者。
中间层162可具有均匀的厚度。中间层162可具有一致的厚度。中间层162可具有恒定的厚度。中间层162可包括范围介于约4.5nm与约15nm之间的厚度。中间层162可包括范围介于约4.5nm与约9nm之间的厚度。中间层162可包括约5nm的厚度。
中间层162可不影响载子的传输。中间层162可不降低载子的传输的品质。中间层162可不影响电子的传输。中间层162可不影响在半导体层13与导电结构172之间的电子的传输。
中间层162可与半导体层13形成欧姆接触。中间层162可形成低阻抗的欧姆接触。中间层162可将欧姆接触的阻抗降至约0.3Ω·mm。中间层162和导电结构172可与半导体层13形成欧姆接触。中间层162可停止导电结构172的元素的扩散。中间层162可阻挡导电结构172的元素的扩散。中间层162可减轻导电结构172的元素的扩散。中间层162可避免导电结构172的元素进入半导体层13。中间层162可使半导体层13缺乏导电结构172的元素。中间层162可使半导体层13缺乏导电结构172中的钛、铝、及硅的至少一者。
图2为根据本案之某些实施例如图1A所示的虚线圆圈A中的结构放大图。
如图2所示，半导体层13、中间层16、及导电结构171可包含于虚线圆圈A中。介面a1可在中间层16与半导体层13之间形成。介面a2可在中间层16与导电结构171之间形成。
介面a1可为实质上平坦的。介面a1可为实质上平顺的。介面a1可为实质上平滑的。介面a1可为实质上清楚的。介面a1可为实质上连续的。
介面a2可为实质上平坦的。介面a2可为实质上平顺的。介面a2可为实质上平滑的。介面a2可为实质上清楚的。介面a2可为实质上连续的。
在介面a1与介面a2之间的距离可介于约4.5nm与约15nm之间的范围。在介面a1与介面a2之间的距离可介于约4.5nm与约9nm之间的范围。在介面a1与介面a2之间的距离可约为5nm。
应注意的是，由于穿隧效应(tunneling effect)的机制，而可应用中间层16。应注意的是，由于穿隧效应的机制，中间层16可加入于半导体层13与导电结构171之间。
应注意的是，在介面a1与介面a2之间的距离是足够靠近以让载子通过。应注意的是，在介面a1与介面a2之间的距离是足够靠近以让电子通过。应注意的是，在介面a1与介面a2之间的距离是足够靠近以让电洞(hole)通过。应注意的是，中间层16的厚度是足够薄以传输载子。应注意的是，中间层16的厚度是足够薄以传输电子。应注意的是，中间层16的厚度是足够薄以传输电洞。应注意的是，由于中间层16的应用，半导体层13可缺乏导电结构171的元素。应注意的是，由于中间层16的应用，导电结构171的元素可不扩散至半导体层13中。应注意的是，由于中间层16的应用，导电结构171的元素(例如：钛)可不扩散至半导体层13中。应注意的是，由于中间层16的应用，导电结构171的元素(例如：硅)可不扩散至半导体层13中。应注意的是，由于中间层16的应用，欧姆接触的阻抗可被减小。应注意的是，由于中间层16的应用，在半导体层13与导电结构171之间的欧姆接触的阻抗可被减小。
图3A、图3B、图3C、图3D及图3E所示为制造根据本案之某些实施例的半导体器件之若干操作。图3A、图3B、图3C、图3D及图3E绘示用于制造如图1A所示的半导体器件1的若干操作。
参照图3A，提供衬底10。在一些实施例中，衬底10可包含硅衬底。在一些实施例中，衬底10可为本征硅衬底。在一些实施例中，衬底10可以掺杂物掺杂。在一些实施例中，衬底10可包含p型半导体衬底。在一些实施例中，衬底10可以硼(B)及镓(Ga)中的至少一者掺杂以形成p型半导体衬底。在一些实施例中，衬底10可包含n型半导体衬底。在一些实施例中，衬底10可以磷(P)及砷(As)中的至少一者掺杂以形成n型半导体衬底。
在一些实施例中，衬底10上设置有缓冲层11。在一些实施例中，缓冲层11可透过化学气相沉积(Chemical Vapor Deposition，CVD)及/或其他适当的沉积步骤形成。在一些实施例中，缓冲层11可透过CVD及/或其他适当的沉积步骤形成于衬底10上。
在一些实施例中，缓冲层11上设置有半导体层12。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层12可透过CVD及/或其他适当的沉积步骤形成于缓冲层11上。
在一些实施例中，半导体层12上设置有半导体层13。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成于半导体层12上。应注意的是，半导体层13可在半导体层12之后形成。应注意的是，在设置半导体层13于半导体层12上可形成异质界面。应注意的是，半导体层13的能隙可较半导体层12的能隙大。应注意的是，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在半导体层12中可形成2DEG。应注意的是，由于半导体层13与半导体层12之间的所形成的异质界面的极化现象，在半导体层12中且靠近半导体层12和半导体层13的界面处可形成2DEG。
在一些实施例中，半导体层13上设置有导电结构14。在一些实施例中，导电结构14可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，导电结构14可透过CVD及/或其他适当的沉积步骤及图案化(patterning)形成于半导体层13上。
在一些实施例中，半导体层13上设置有钝化层15'。在一些实施例中，导电结构14上设置有钝化层15'。在一些实施例中，钝化层15'可透过沉积步骤形成。在一些实施例中，钝化层15'可透过CVD及/或其他适当的沉积步骤形成于半导体层13上。在一些实施例中，钝化层15'可透过CVD及/或其他适当的沉积步骤形成于半导体层13上并围绕导电结构14。
参照图3B，形成钝化层15。在一些实施例中，钝化层15可藉由移除如图3A所示之钝化层15'的一部分而形成。在一些实施例中，钝化层15可藉由蚀刻如图3A所示之钝化层15'的一部分而形成。在一些实施例中，钝化层15可经形成以暴露半导体层13的一部分。
参照图3C，形成中间层16。在一些实施例中，中间层16可设置于半导体层13上。在一些实施例中，中间层16可设置于钝化层15上。在一些实施例中，中间层16可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，中间层16可透过CVD及/或其他适当的沉积步骤形成于半导体层13上。在一些实施例中，中间层16可透过CVD及/或其他适当的沉积步骤形成于钝化层15上。
在一些实施例中，形成中间层16的持续期间可介于10至30秒之间。在一些实施例中，形成中间层16的持续期间可介于15至25秒之间。在一些实施例中，形成中间层16的持续期间可约为20秒。在一些实施例中，中间层16可经形成以具有介于约3nm与约15nm之间的厚度。在一些实施例中，中间层16可经形成以具有介于约4.5nm与约15nm之间的厚度。在一些实施例中，中间层16可经形成以具有介于约4.5nm与约9nm之间的厚度。在一些实施例中，中间层16可经形成以具有约5nm的厚度。
参照图3D，形成导电结构17a。在一些实施例中，导电结构17a可设置于中间层16上。在一些实施例中，导电结构17a可透过物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)、及/或其他适当的步骤形成。应注意的是，中间层16可设置于导电结构17a与钝化层15之间。应注意的是，中间层16可设置于导电结构17a与半导体层13之间。
再参照图3D，形成导电结构17b。在一些实施例中，导电结构17b可设置于导电结构17a上。在一些实施例中，导电结构17b可透过PVD、ALD、及/或其他适当的步骤形成。应注意的是，导电结构17b可具有与导电结构17a不同的材料。应注意的是，导电结构17b可具有与导电结构17a不同的元素。在一些实施例中，导电结构17a可包括，但不限于，Ti且导电结构17b可包括，但不限于，Al。在一些实施例中，导电结构17a可包括，但不限于，Ti且导电结构17b可包括，但不限于，Si。
参照图3E，执行热处理(heat treatment)。在一些实施例中，热操作可经执行。在一些实施例中，快速热处理(Rapid Thermal Processing,RTP)可经执行。在一些实施例中，退火操作可经执行。在一些实施例中，可在介于约600℃至800℃之间的温度执行退火操作。在一些实施例中，可在介于约650℃至750℃之间的温度执行退火操作。在一些实施例中，可在约700℃的温度执行退火操作。在一些实施例中，可在介于约10秒至50秒之间的持续期间执行退火操作。在一些实施例中，可在介于约20秒至40秒之间的持续期间执行退火操作。在一些实施例中，可在约30秒的持续期间执行退火操作。
再参照图3E，形成导电结构171及导电结构172。在一些实施例中，导电结构171可由于退火操作而形成。在一些实施例中，导电结构172可由于退火操作而形成。
在一些实施例中，导电结构171可藉由合并导电结构17a及导电结构17b而形成。在一些实施例中，导电结构172可藉由合并导电结构17a及导电结构17b而形成。在一些实施例中，导电结构171可藉由结合导电结构17a及导电结构17b而形成。在一些实施例中，导电结构172可藉由结合导电结构17a及导电结构17b而形成。在一些实施例中，导电结构171可藉由融合导电结构17a及导电结构17b而形成。在一些实施例中，导电结构172可藉由融合导电结构17a及导电结构17b而形成。
应注意的是，导电结构171可包括导电结构17a的材料及导电结构17b的材料。应注意的是，导电结构172可包括导电结构17a的材料及导电结构17b的材料。应注意的是，导电结构171可被视为单一层。应注意的是，导电结构172可被视为单一层。应注意的是，导电结构171可包括，但不限于，Ti及Al。应注意的是，导电结构172可包括，但不限于，Ti及Al。应注意的是，导电结构171可包括，但不限于，Ti、Al、及Si。应注意的是，导电结构172可包括，但不限于，Ti、Al、及Si。
应注意的是，导电结构17a的材料不扩散至半导体层13中。应注意的是，导电结构17b的材料不扩散至半导体层13中。应注意的是，导电结构171的材料不扩散至半导体层13中。应注意的是，导电结构172的材料不扩散至半导体层13中。
应注意的是，由于中间层16之应用，导电结构171的元素不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之后，导电结构171的材料不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之后，导电结构171的元素不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之期间，导电结构171的元素不扩散至半导体层13中。
应注意的是，由于中间层16之应用，导电结构172的元素不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之后，导电结构172的材料不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之后，导电结构172的元素不扩散至半导体层13中。应注意的是，由于中间层16之应用，在退火操作之期间，导电结构172的元素不扩散至半导体层13中。
应注意的是，中间层16可为可为耐热的(heat resistant)。应注意的是，中间层16可为可为耐热的以避免导电结构171的元素进入半导体层13。应注意的是，中间层16可为可为耐热的以停止导电结构171的元素进入半导体层13。应注意的是，中间层16可为可为耐热的以在退火操作之期间停止导电结构171的元素进入半导体层13。应注意的是，中间层16可为可为耐热的以避免导电结构172的元素进入半导体层13。应注意的是，中间层16可为可为耐热的以停止导电结构172的元素进入半导体层13。应注意的是，中间层16可为可为耐热的以在退火操作之期间停止导电结构172的元素进入半导体层13。
图4为根据本案之某些实施例的半导体器件的侧视图。
如图4所示，半导体器件类似于图1A所示的半导体器件1，差异在于图4所示的半导体器件不包含任何中间层。在一些实施例中，导电结构171可设置于半导体层13上。在一些实施例中，导电结构171可接触半导体层13。在一些实施例中，导电结构171可接触钝化层15。在一些实施例中，导电结构172可设置于半导体层13上。在一些实施例中，导电结构172可接触半导体层13。在一些实施例中，导电结构172可接触钝化层15。在图4之虚线圆圈B中的结构将以图5进行说明。
图5为根据本案之某些比较实施例如图4所示的虚线圆圈B中的结构放大图。
如图5所示，半导体层13及导电结构171可包含于虚线圆圈B中。介面b1可在半导体层13与导电结构171之间形成。
介面b1可为不平坦的。介面b1可为粗糙的。介面b1可为高低不平的。介面b1可为不清楚的。
再参照图5，导电结构171的材料可进入半导体层13中。导电结构171的元素可进入半导体层13中。导电结构171的元素可扩散至半导体层13中。导电结构171的元素，例如Ti，可扩散至半导体层13中。导电结构171的元素，例如Ti，可在退火操作的期间扩散至半导体层13中。导电结构171的元素，例如Ti，可在退火操作的期间扩散至半导体层13中，使得半导体层13含有Ti残留物。应注意的是，半导体层13应被保护。应注意的是，半导体层13不应被损害。应注意的是，若半导体层13不被损害，半导体层13和导电结构171可具有良好的欧姆接触。应注意的是，若半导体层13不被损害，半导体层13和导电结构171可具有低阻抗的欧姆接触。应注意的是，若半导体层13不被损害，半导体层13和导电结构171可具有阻抗约为0.3Ω·mm的欧姆接触。应注意的是，若半导体层13被损害，半导体器件可具有不符合要求的(unsatisfactory)电性。应注意的是，若因导电结构171的扩散而造成半导体层13的损害，半导体器件可具有普通的(ordinary)电性。应注意的是，若因在退火操作的期间导电结构171的扩散而造成半导体层13的损害，半导体器件可具有普通的电性。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“实质上”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (25)

1.一种半导体器件，包含：
衬底；
于所述衬底上的第一氮化物半导体层；
于所述第一氮化物半导体层上的第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；
设置于所述第二氮化物半导体层上的中间层；以及
设置于所述中间层上的导电结构，
其中第一平坦介面形成于所述中间层和所述第二氮化物半导体层之间。
2.根据权利要求1所述的半导体器件，其中第二平坦介面形成于所述中间层和所述导电结构之间。
3.根据权利要求1所述的半导体器件，其中所述中间层和所述导电结构与所述第二氮化物半导体层形成欧姆接触。
4.根据权利要求1所述的半导体器件，其中所述中间层包含：氮化钛(TiN)和氮化铝(AlN)的至少一者。
5.根据权利要求1所述的半导体器件，其中所述中间层的厚度介于约4.5nm与约15nm之间。
6.根据权利要求5所述的半导体器件，其中所述中间层的所述厚度约5nm。
7.根据权利要求1所述的半导体器件，其中所述第二氮化物半导体层包含：氮化铝镓(AlGaN)。
8.根据权利要求7所述的半导体器件，其中所述第二氮化物半导体层缺乏钛(Ti)。
9.根据权利要求1所述的半导体器件，其中所述导电结构包含：钛(Ti)、铝(Al)和硅(Si)的至少一者。
10.根据权利要求1所述的半导体器件，其中所述第一氮化物半导体层包含：氮化镓(GaN)。
11.根据权利要求1所述的半导体器件，还包含：
设置于所述第二氮化物半导体层上的闸极导体；以及
设置于所述第二氮化物半导体层和所述闸极导体上的钝化层，
其中所述闸极导体是藉由所述钝化层而与所述中间层分离。
12.一种半导体器件，包含：
衬底；
于所述衬底上的第一氮化物半导体层；
于所述第一氮化物半导体层上的第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；
设置于所述第二氮化物半导体层上的第一中间层；以及
设置于所述第一中间层上的第一导电结构，
其中在所述第一导电结构下的所述第一中间层具有实质上恒定的厚度。
13.根据权利要求12所述的半导体器件，还包含：
设置于所述第二氮化物半导体层上的第二中间层；以及
设置于所述第二中间层上的第二导电结构，
其中在所述第二导电结构下的所述第二中间层具有实质上恒定的厚度。
14.根据权利要求13所述的半导体器件，其中所述第一中间层与所述第二中间层是分离的。
15.根据权利要求12所述的半导体器件，其中所述第一中间层包含：金属氮化物。
16.根据权利要求15所述的半导体器件，其中所述金属氮化物包含：钛(Ti)。
17.根据权利要求15所述的半导体器件，其中所述金属氮化物包含：铝(Al)。
18.根据权利要求12所述的半导体器件，其中所述第一中间层具有介于约4.5nm与约15nm之间的厚度。
19.根据权利要求12所述的半导体器件，其中所述第二氮化物半导体层包含：氮化铝镓(AlGaN)。
20.根据权利要求19所述的半导体器件，其中所述第二氮化物半导体层缺乏钛(Ti)。
21.一种用于制造半导体器件的方法，包含：
提供衬底；
于所述衬底上形成第一氮化物半导体层；
于所述第一氮化物半导体层上形成第二氮化物半导体层，所述第二氮化物半导体层具有比所述第一氮化物半导体层的能隙大的能隙；
于所述第二氮化物半导体层上形成中间层以停止第一元素的扩散；
于所述中间层上形成具有所述第一元素的第一导电层；以及
执行退火操作。
22.根据权利要求21所述的方法，其中所述第一元素包含钛(Ti)。
23.根据权利要求21所述的方法，其中所述中间层包含：金属氮化物。
24.根据权利要求23所述的方法，其中所述金属氮化物包含：钛(Ti)。
25.根据权利要求23所述的方法，其中所述金属氮化物包含：铝(Al)。
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