WO2018115699A2 - Transistor hemt normalement bloqué à canal contraint - Google Patents

Transistor hemt normalement bloqué à canal contraint Download PDF

Info

Publication number
WO2018115699A2
WO2018115699A2 PCT/FR2017/053673 FR2017053673W WO2018115699A2 WO 2018115699 A2 WO2018115699 A2 WO 2018115699A2 FR 2017053673 W FR2017053673 W FR 2017053673W WO 2018115699 A2 WO2018115699 A2 WO 2018115699A2
Authority
WO
WIPO (PCT)
Prior art keywords
layer
effect transistor
field effect
control gate
strained
Prior art date
Application number
PCT/FR2017/053673
Other languages
English (en)
Other versions
WO2018115699A3 (fr
Inventor
Thibault COSNIER
Luca LUCCI
Alphonse TORRES
Original Assignee
Commissariat à l'énergie atomique et aux énergies alternatives
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat à l'énergie atomique et aux énergies alternatives filed Critical Commissariat à l'énergie atomique et aux énergies alternatives
Priority to EP17828965.8A priority Critical patent/EP3559998A2/fr
Publication of WO2018115699A2 publication Critical patent/WO2018115699A2/fr
Publication of WO2018115699A3 publication Critical patent/WO2018115699A3/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the invention relates to electron mobility high-mobility field effect transistors based on element III nitrides, and in particular to improving the performance of enrichment-type transistors.
  • Element III nitrides are considered very promising candidates for the emergence of a new generation of high power and high frequency electronic devices.
  • These large-gap semiconductor materials have a strong critical electric field that opens the way to high voltages.
  • the polarization properties of the III-N materials allow the formation of a two-dimensional electron gas with high electron density and high electron mobility which allows a significant reduction of the on-resistance RON, S P HEMTs compared to power devices on silicon, such as MOSFETs and IGBTs.
  • a standard HEMT III-N has a depletion type operation related to the 2DEG formation mode.
  • obtaining an enrichment power transistor, for which the VTH threshold voltage is positive, is highly desirable because this type of transistor greatly simplifies the circuit design and improves the reliability of the systems.
  • a first strategy implements the addition of a P-doped III-N layer between the heterostructure and the gate metal in order to locally deplete the 2DEG at the control gate.
  • a second strategy is to burn the lll-N layers to remove the 2DEG.
  • the main problem then consists in obtaining a method for obtaining the highest possible positive threshold voltage, the implementation of which would minimize the degradation of the specific on-state resistance.
  • the present invention aims to solve one or more of these disadvantages.
  • the present invention advantageously employs an inherently stressed layer deposited above the heterostructure to improve the performance of enrichment HEMTs.
  • the invention aims to solve one or more of these disadvantages.
  • the invention thus relates to a normally-blocked type high-mobility electronic field effect transistor as defined in appended claim 1.
  • the invention also relates to the variants detailed in the dependent claims.
  • the skilled person will understand that each of the The features of the variants of the dependent claims may be independently combined with the features of claim 1, without constituting an intermediate generalization.
  • FIGS. 1a and 1b illustrate the creation of polarization charges in the layers III-N at the level of the gate under the effect of the elastic relaxation of the constrained film for two different topologies
  • FIG. 2 represents a schematic piezoelectric model on which the invention is based to improve the performance of transistors
  • FIG. 3 is a diagrammatic sectional view of an example of an embodiment of the HEMT transistor according to the invention.
  • FIG. 4 illustrates the effect of the constrained film on a band diagram in the thickness at the center of the grid
  • FIG. 5 illustrates the impact of the stress of the film on the level of the conduction band, along the channel of the transistor formed by the electron gas
  • FIG. 6 illustrates the impact of the film stress on the current IDS drain / VGS gate voltage transfer characteristic for a gate length transistor LG equal to 0.50 ⁇ ;
  • FIG. 7 is a diagram illustrating the threshold voltage variation of the transistor relative to a reference, as a function of the stress in the dielectric film for different gate lengths
  • FIG. 8 is a diagrammatic sectional view of another exemplary embodiment of an HEMT transistor according to the invention.
  • An orientation in a layer of GaN in which the gallium and nitrogen atoms are arranged during a growth according to the polarity N (along the axis [0001]) will be referred to as N-orientation.
  • the invention proposes to use the elastic energy transfer of a constrained film to the heterostructure 11 lN of the transistor, to locally generate in the layers 11 lN located under the control gate of a HEMT transistor fixed charges of negative sign polarization. This local engineering of the polarization in the layers l l -N allows a significant improvement of the performances of the transistors.
  • FIGS. 1a and 1b illustrate the creation of negative polarization charges in the layers of materials 11-N at the gate under the effect of a compression-deposited deposited film.
  • FIGS. 1a and 1b schematically illustrate a heterostructure 11-V 91 and a Ga-face orientation grid 111, coated with a film 93 deposited in a state of compressive stress, and the negative polarization charges created. in the layers of materials ll lN at the gate under the effect of the forced film.
  • the inventors have highlighted two distinct ways to create these loads:
  • the topology of the structure causes an elastic relaxation of the constrained film and a transfer of elastic energy to the layers 91 and 92 in materials 11-N (see FIG. 1 a);
  • FIG. 1b When the constrained film is etched at the level of the grid (cf. FIG. 1b), the relaxation of the constrained film is amplified at the level of the free edges 94 during the etching.
  • the transfer of elastic energy from the forced film to the layers 91, 92 formed of materials 11-1 N results in the appearance of non-uniform mechanical stress fields at the grid.
  • These stress fields due to the strong piezoelectricity of the materials of the layers 91 and 92, allow the generation of negative polarization charges at the channel and positive polarization charges outside the channel, as shown in FIG.
  • Figure 2 is a schematic illustration of the piezoelectric model for improving the performance of the transistor through the deposition of a constrained film.
  • FIG. 2 schematically illustrates the piezoelectric model on which the invention is based which makes it possible to determine the polarization charges created in the volume of the layers of materials 11 lN from the modification local stress fields induced by the forced film.
  • This local modification of the polarization at the gate allows an improvement of the transistor performance, in particular an improvement in the VTH / (RON XA) ratio.
  • the effect of stress modification on the polarization in the structure can be obtained by expressing the piezoelectric polarization as the matrix product of the piezoelectric coefficients and the mechanical stress tensor according to the relation below.
  • the x axis corresponds to the direction of conduction
  • the y axis corresponds to the direction along the grid width
  • the z axis corresponds to the axis of growth.
  • p z sp corresponds to the spontaneous polarization along a growth axis and does not depend on the state of mechanical stress of the system.
  • Polarization of the charges induced by the bias gradient in the volume of the III-N layers are typically between 10 16 cm -3 and 10 18 cm "3. The terms of sign is opposite in the layers according to whether they are located under the gate or outside the gate of the transistor.
  • FIG. 3 is a schematic cross sectional view of an example of HEMT type transistor 1 (also referred to as a high electron mobility field effect transistor) according to one embodiment of the invention.
  • a forced insulating film, deposited on the layers of materials III-N, is etched before the deposition of the metal grid: it is with this structure that the simulations, and the numerical results presented thereafter, were obtained.
  • Transistor 1 is here of the type obtained by a grid-type manufacturing method last (for Gâte Last in English).
  • the gate 23 has thus been deposited after the deposition of a constrained dielectric layer 30.
  • a dummy gate may be formed in a manner known per se prior to the deposit of the dielectric layer 30.
  • the method may thus comprise depositing the dielectric layer 30 on a dummy gate, opening access to the dummy gate, removing the dummy gate, and then forming the gate 23.
  • the transistor 1 comprises a substrate 1 1, optionally an adaptation or transition layer 12 disposed on the substrate 1 1, a semiconductor buffer layer 13 (including for example a type III-V semiconductor layer, for example). element nitride III, typically unintentionally doped GaN) formed on the matching layer 12, a channel layer here formed of a layer 14 of a semiconductor material (including, for example, a semiconductor layer).
  • a semiconductor buffer layer 13 including for example a type III-V semiconductor layer, for example.
  • element nitride III typically unintentionally doped GaN
  • type III-V conductor for example element III nitride, typically GaN
  • a barrier layer here formed of a layer 15 of another semiconductor material (including for example a layer type III-V semiconductor, for example ternary nitride element III, typically undoped AIGaN) formed on the layer 14 and a layer of electron gas 16 intrinsically formed in a manner known per se at the level of the interface between the layers 14 and 15.
  • the electron gas layer 16 is for conduction of the transistor 1 in the on state.
  • the channel layer is formed solely of the semiconductor layer 14 in this embodiment, it will be assimilated to this layer 14.
  • the barrier layer being formed solely of the semiconductor layer 15 in this embodiment, it will be assimilated to this layer 15.
  • a thin layer of another semiconductor material may advantageously be interposed between the layers 14 and 15, in a manner known per se (for example an AlN layer of 1 nm thick between a layer of GaN 14 and a layer of AIGaN 15).
  • the substrate 1 1 may be an insulator or a semiconductor intrinsic or doped silicon type.
  • the substrate 1 1 may for example be silicon-type mesh orientation (1 1 1).
  • the substrate 1 1 may also be (not limited to) silicon carbide, sapphire, GaN or ⁇ .
  • the substrate 1 1 may have a thickness of the order of 650 ⁇ , typically between 500 ⁇ and 2 mm.
  • An adaptation layer 12 may be deposited between the substrate 1 1 and the buffer layer 13, to allow mesh matching between the substrate 1 1 and the buffer semiconductor layer 13.
  • the buffer layer 13 may typically be nitride nitride. aluminum.
  • the buffer semiconductor layer 13 may typically have a thickness between 100 nm and 5 ⁇ .
  • the semiconductor layer 13 may be formed in a known manner either by epitaxy or chemical vapor deposition on an adaptation layer 12 or on the substrate 11.
  • the semi layer Conductor 13 is typically a binary element III nitride, for example GaN, of unintentionally doped type.
  • the channel semiconductor layer 14 may typically have a thickness between 5 nm and 2 ⁇ .
  • the channel layer 14 may be formed in known manner by epitaxy on the buffer layer 13.
  • the channel layer 14 is typically a binary element III nitride, for example GaN, typically unintentionally doped type.
  • the semiconductor layer 15, typically forming the barrier layer, can typically have a thickness between 5 nm and 40 nm, for example 25 nm.
  • the semiconductor layer 15 may be formed in known manner by epitaxial growth on the channel semiconductor layer 14.
  • the semiconductor layer 15 is typically a ternary alloy of element III nitride, for example AIGaN or binary alloy element nitride III, for example AlN, or quaternary alloy III element nitride, for example AlxGaylnci-x-yjN (with x + y ⁇ 1), keeping a bandgap greater than that of the layer 14.
  • x may be between 10 and 20%, and may for example be equal to 12%.
  • An undoped or P-doped semiconductor layer 231 (for example undoped or P-doped GaN) is placed on the semiconductor layer 15.
  • the layer 231 may for example have a thickness of between 10 and 200 nm.
  • the layer 231 may for example have P-type doping with a concentration of between 10 17 and 10 21 cm -3 .
  • a dielectric layer 30 is deposited above the barrier layer 15 and the semiconductor layer 231.
  • the dielectric layer 30 is in contact with the layer 15 and with the semiconductor layer 231.
  • the layer 30 advantageously has a biaxial residual stress, plane, so that the elastic relaxation of this layer at the gate edge 23 induces a spatial variation of the polarization in the gate semiconductor layers 231, barrier 15 and channel 14 and the creation of negative volumic electrostatic charges in these layers over the width of the gate 23, as illustrated in Figure 1b.
  • the layer 30 increases the electronic confinement in the channel area 160.
  • the residual stress in the film is negative for Ga-face (compression) and positive for N-face (voltage).
  • the total residual stress of the thin film is the sum of the thermal stress, related to the difference between the deposition temperature and the ambient temperature, and the so-called intrinsic stress resulting from the deposit itself.
  • the residual stress in the dielectric layer 30 is in absolute value at least equal to 200 MPa, preferably at least equal to 500 MPa.
  • the layer 30 advantageously has a thickness of at least 20 nm, preferably at least 150 nm.
  • the dielectric layer 30 comprises a superposition of at least two layers 31 and 32 of dielectric (in the vertical direction) of different composition.
  • the layer 31 typically plays the role of a passivation layer, and is for example preferably selected from the group consisting of silicon nitrides, silicon oxynitrides, ⁇ 2 ⁇ 3 and silicon oxides.
  • the layer 31 is for example deposited by an LPCVD (chemical vapor phase deposition at low pressure), PEVCD (plasma chemical vapor deposition) or ALD (atomic layer deposition).
  • the layer 31 is optimized to passivate the upper face of the layer 15, and serves in particular to minimize the reduction of the output current observed during operation of the transistor (phenomenon known as current collapse) known from the skilled person.
  • the layer 31 advantageously has a thickness of less than 25 nm, so that the elastic energy transfer from the layer 32 to the heterostructure is maximized.
  • the second layer 32 is formed on the layer 31.
  • the layer 32 has a residual stress.
  • the residual stress in the dielectric layer 30 is in absolute value at least equal to 300 MPa, preferably at least 500 MPa, preferably at least 1 GPa, in order to induce sufficient elastic deformation in the heterostructure located under the layer 31.
  • the second layer 32 is typically a layer selected from the group consisting of silicon nitrides, silicon oxynitrides, silicon oxides, amorphous carbon, and ⁇ 2 ⁇ 3.
  • the layer 32 is optimized to have a cohesion with the layer 31, so as to maximize an elastic energy transfer between the layer 32 and the heterostructure located under the layer 31.
  • the thickness of the layer 32 is at least equal to 20 nm, in order to promote maximizing an elastic energy transfer between the layer 32 and the heterostructure located under the layer 31.
  • the thickness of the layer 32 is at least two times greater than that of the layer 31.
  • the layer 31 is preferably etched following the etching of the layer 32 before the deposition of the metal gate 232.
  • the layer 32 is optimized to present a cohesion with the barrier
  • the dielectric layer 32 is typically a layer selected from the group consisting of silicon nitrides, silicon oxynitrides, silicon oxides, amorphous carbon, and Al2O3 alumina. advantageously, the properties of the layer 32 are slightly altered by the increase of the temperature during the subsequent steps.
  • the layers 31 and 32 advantageously have different chemical compositions.
  • the transistor 1 comprises, in a manner known per se, metallic contacts
  • the metal contacts 21 and 22 are here arranged on the semiconductor layer 15.
  • the metal contacts 21 and 22 are arranged in line with the the electron gas layer 16.
  • the metal contacts 21 and 22 are here electrically connected to the electron gas layer 16, via a vertical electrical connection.
  • the metal contact 21 will be considered as a source contact, the metal contact 22 being considered as a drain contact of the transistor 1.
  • the contacts 21 and 22 may for example be made of Ti, Si, Ni, Au, Al, Ta, Mo, TiN or WSiN or Pt (or a stack of layers of these materials).
  • the mode of formation, and in particular the thermal budget of the ohmic contacts 21 and 22 does not decrease the amplitude and does not modify the sign of the residual stress of the dielectric layer 32.
  • An opening is created after formation of the ohmic contacts in the dielectric layer 32 at the upper face of the semiconductor layer 231 so that free edges are formed.
  • a gate metal layer 232 is disposed on the semiconductor layer 231.
  • the layers 231 and 232 form the control gate 23.
  • the gate metal 232 may for example be made of Ta, TaN, TiN, Pd, W or WS12.
  • the control gate 23 may comprise a dielectric layer (not shown) interposed between the semiconductor layer 231 and the gate metal 232.
  • the upper part of the gate metal layer 232 overhangs the edges of the gate layer 232. dielectric 32.
  • a channel zone 160 is formed in line with the gate 23, at the level of the electron gas layer 16.
  • this channel zone 160 is selectively turned on (forming a continuity of the electron gas layer 16) or the insulating layer, as a function of the state of the polarization on the gate 23. Due to the presence of the P-type doped semiconductor 231 in line with this channel zone 160, the electron gas 16 is interrupted in this zone 160 when the voltage on the gate 23 is lower than the threshold voltage of the transistor 1, in particular in the absence of bias on the gate 23.
  • this channel zone 160 is selectively turned on (forming a continuity of the electron gas layer 16) or the insulating layer, as a function of the state of the polarization on the gate 23. Due to the presence of the P-type doped semiconductor 231 in line with this channel zone 160, the electron gas 16 is interrupted in this zone 160 when the voltage on the gate 23 is lower than the threshold voltage of the transistor 1, in particular in the absence of bias on the gate 23.
  • the semiconductor 231 generates an electromagnetic field large enough to deplete the channel zone 160, in the absence of a voltage at least equal to the threshold voltage on the gate 23.
  • Figure 4 illustrates the impact of the film stress on the tape diagram, in a vertical section, in the center of the grid.
  • FIG. 4 is a band diagram in the thickness, below the center of the grid 23, as a function of different residual stress values in the layer 32.
  • the dashed curve corresponds to a layer 32 having a residual compressive stress of 2 GPa
  • the dotted curve corresponds to a layer 32 having a compressive residual stress of 1 GPa
  • the solid curve corresponds to a layer 32 having no residual stress after deposition
  • the dash-dot curve corresponds to a layer 32 having a tensile residual stress of 1 GPa.
  • the invention makes it possible by creating negative polarization charges under the gate to increase the potential barrier in the III-N layers below the gate.
  • Figure 5 illustrates the impact of the film stress on the level of the conduction band at the channel of the transistor.
  • FIG. 5 is a one-dimensional profile of the conduction band as a function of the position between the source and the drain, at a depth of 1 nm under the interface between the layers 14 and 15.
  • the dashed curve corresponds to a layer 32 having a compressive residual stress of 2 GPa
  • the dotted line curve corresponds to a layer 32 having a compressive residual stress of 1 GPa
  • the solid line curve corresponds to a layer 32 having no residual stress after deposition
  • the dash-dot curve corresponds to a layer 32 having a residual tensile stress of 1 GPa.
  • FIG. 6 illustrates the current drain / gate voltage transfer characteristic for a gate length 23 equal to 0.50 ⁇ , as a function of the residual stress in the layer 32.
  • the dashed curve corresponds to a layer 32.
  • the dashed line curve corresponds to a layer 32 having a compressive residual stress of 2 GPa
  • the dashed line corresponds to a layer 32 having a compressive residual stress of 1 GPa
  • the solid line corresponds to a layer 32 not having no residual stress after deposition
  • the dash-dot curve corresponds to a layer 32 having a residual tensile stress of 1 GPa.
  • the simulations were performed with a potential difference between source and drain of 10 V.
  • the threshold voltage of the transistor 1 is here increased by the increase of a residual compressive stress in the layer 32.
  • the threshold voltage of the transistor is reduced by increasing a residual stress. in tension in the layer 32.
  • the deposition of a layer having a residual compressive stress also results in a reduction of the drain leakage current of several orders of magnitude, in the off state.
  • Figure 7 illustrates the influence of the film stress on the variation of the threshold voltage for different gate lengths
  • the influence of the residual stress in the layer 32 on the threshold voltage of the transistor 1 is further illustrated in FIG. 7, representing, as a function of the residual stress of the film, the shift of the threshold voltage, with respect to a transistor 1 in which the layer 32 is not constrained.
  • the different curves correspond to different LG grid lengths.
  • the influence of the compressive stress of the layer 32 on the threshold voltage VTH is particularly preponderant for short gate lengths (LG ⁇ 0.50 ⁇ ).
  • the invention thus advantageously applies to grid lengths Lg ⁇ 0.9 ⁇ , preferably for Lg ⁇ 0.7 ⁇ , and still more preferably for Lg ⁇ 0.5 ⁇ .
  • the interaction between the constrained film and the heterostructure is amplified by the decrease in the gate length, which results in an increase in the density of polarization charges in the volume of the III-N layers under the metal gate and increases the effect. from that one.
  • FIG. 8 is a transistor 1 according to another exemplary embodiment: the constrained film is not etched on the grid, the grid topology allows the elastic relaxation of the film.
  • FIG 8 is a schematic cross sectional view of a transistor 1 according to another exemplary embodiment of the invention.
  • Transistor 1 is here of the type obtained by a grid-type manufacturing method first (for Gatte First in the English language).
  • a grid 23 has thus been deposited and shaped by etching, before the deposition of a dielectric layer 32 detailed thereafter.
  • the transistor 1 here takes the same structure and substrate geometry 1 1, adaptation layer 12, buffer semiconductor layer 13, channel layer 14, barrier layer 15.
  • a Electron gas layer 16 is here also intrinsically formed at the interface between layers 14 and 15.
  • Transistor 1 here comprises the same structures and contact geometry 21 and 22 as in the first embodiment.
  • the control gate 23 comprises a nondoped or P-doped semiconductor layer 231 (for example undoped or P-doped GaN) disposed on the semiconductor layer 15.
  • the layer 231 may for example have a thickness of between 10 and 200 nm.
  • the layer 231 may for example have P-type doping with a concentration of between 10 17 and 10 21 cm -3 .
  • a gate metal layer 232 is disposed on the semiconductor layer 231.
  • the gate metal 232 may for example be made of Ta, TaN, TiN, Pd, W or WSi 2 .
  • a dielectric layer 30 extends here continuously in contact on the layer 15, between the source 21 and the control gate 23 on the one hand, and between the drain 22 and the control gate 23 on the other hand.
  • the energy transfer here is as shown in Figure 1a.
  • the dielectric layer 30 includes a superposition of a first dielectric layer 31 and a second dielectric layer 32.
  • the dielectric layer 31 here continuously extends in contact with the layer
  • the dielectric layer 31 extends here on the side walls and the upper wall of the grid 23.
  • the first layer 31 typically plays the role of a passivation layer, for example selected from the group consisting of silicon nitrides, oxynitrides siliciunn, ⁇ 2 ⁇ 3 and oxides siliciunn.
  • the layer 31 is for example deposited by a LPCVD (low pressure chemical vapor deposition) or PEVCD (plasma enhanced chemical vapor deposition) method.
  • the layer 31 is optimized to passivate the upper face of the layer 15, and serves in particular to limit leakage at the upper face of the layer 15.
  • the second layer 32 is formed on the layer 31.
  • the second layer 32 is typically a layer selected from the group consisting of silicon nitrides, silicon oxynitrides, silicon oxides, amorphous carbon, and ⁇ 2 ⁇ 3.
  • the layer 32 is optimized to have a cohesion with the layer 31, so as to allow an elastic energy transfer between it and the layer 31.
  • the layers 31 and 32 may have the same compositions and thicknesses as those described with reference to FIG.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

L'invention concerne un transistor à effet de champ (1) à haute mobilité électronique de type normalement bloqué, comprenant : - une couche de canal (14) et une couche barrière (15) superposées pour former une couche de gaz d'électrons (16) au niveau de leur interface; - des première et deuxième électrodes de conduction (21, 22); - une grille de commande (23) formée au-dessus de la couche de canal (14); - une couche contrainte (32) en contact sur la couche barrière (15) présentant une contrainte normale selon une direction allant de la première électrode de conduction à la deuxième électrode de conduction, ladite couche contrainte (32) n'étant pas en contact avec la couche barrière à l'aplomb de la grille de commande de sorte que la relaxation élastique de la couche contrainte (32) au niveau de la grille génère des charges électrostatiques de signe négatif sous ladite grille de commande.

Description

TRANSISTOR HEMT NORMALEMENT BLOQUÉ
À CANAL CONTRAINT
L'invention concerne les transistors à effet de champ à haute mobilité électronique à base de nitrures d'éléments III, et en particulier l'amélioration des performances des transistors de type à enrichissement.
Les nitrures d'éléments III sont considérés comme des candidats très prometteurs pour l'émergence d'une nouvelle génération de dispositifs électroniques haute puissance et haute fréquence. Ces matériaux semi- conducteurs à grand gap possèdent un fort champ électrique critique qui ouvre la voie à la tenue de tensions élevées. D'autre part, les propriétés de polarisation des matériaux lll-N permettent la formation d'un gaz bidimensionnel d'électrons à densité électronique élevée et à mobilité électronique élevée qui permet une réduction significative de la résistance à l'état passant RON,SP des HEMTs par rapport aux dispositifs de puissance sur silicium, tels que les MOSFETs et les IGBTs.
Un HEMT lll-N standard possède un fonctionnement de type à déplétion lié au mode de formation du 2DEG. Cependant, l'obtention d'un transistor de puissance à enrichissement, pour lequel la tension de seuil VTH est positive, est hautement désirable car ce type de transistor simplifie grandement la conception des circuits et améliore la fiabilité des systèmes.
Pour atteindre l'objectif de suppression du 2DEG sous la grille à VGS = 0 V, deux stratégies principales ont émergé. Une première stratégie met en œuvre l'ajout d'une couche lll-N dopée P entre l'hétérostructure et le métal de grille pour dépléter localement le 2DEG au niveau de la grille de contrôle. Une deuxième stratégie consiste à graver les couches lll-N pour supprimer le 2DEG.
La problématique principale consiste alors en l'obtention d'une méthode pour obtenir une tension de seuil positive la plus élevée possible et dont la mise en œuvre minimiserait la dégradation de la résistance spécifique à l'état passant.
L'invention vise à résoudre un ou plusieurs de ces inconvénients. Basée sur les fortes propriétés piézoélectriques des couches lll-N, la présente invention emploie avantageusement une couche intrinsèquement contrainte déposée au- dessus de l'hétérostructure pour améliorer les performances des HEMTs à enrichissement.
L'invention vise à résoudre un ou plusieurs de ces inconvénients.
L'invention porte ainsi sur un transistor à effet de champ à haute mobilité électronique de type normalement bloqué, tel que défini dans la revendication 1 annexée.
L'invention porte également sur les variantes détaillées dans les revendications dépendantes. L'homme du métier comprendra que chacune des caractéristiques des variantes des revendications dépendantes peut être combinée indépendamment aux caractéristiques de la revendication 1 , sans pour autant constituer une généralisation intermédiaire.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
Résumé des figures
-les figures 1 a et 1 b illustrent la création de charges de polarisation dans les couches lll-N au-niveau de la grille sous l'effet de la relaxation élastique du film contraint pour deux topologies différentes ;
-la figure 2 représente un modèle piézoélectrique schématique sur lequel s'appuie l'invention pour améliorer les performances de transistors ;
-la figure 3 est une vue en coupe schématique d'un exemple d'un mode de réalisation de transistor HEMT selon l'invention ;
-la figure 4 illustre l'effet du film contraint sur un diagramme de bandes dans l'épaisseur au niveau du centre de la grille ;
-la figure 5 illustre l'impact de la contrainte du film sur le niveau de la bande de conduction, suivant le canal du transistor formé du gaz d'électrons ;
-la figure 6 illustre l'impact de la contrainte du film sur la caractéristique de transfert courant de drain IDS / tension de grille VGS pour un transistor de longueur de grille LG égale à 0.50 μιτι ;
-la figure 7 est un diagramme illustrant la variation de tension de seuil du transistor par rapport à une référence, en fonction de la contrainte dans le film diélectrique pour différentes longueurs de grille ;
-la figure 8 est une vue en coupe schématique d'un autre exemple de mode de réalisation de transistor HEMT selon l'invention.
Définition des notions
Par déformation mécanique d'un matériau, on entend un matériau qui a son ou ses paramètre(s) de maille cristalline allongé(s) ou écourté(s). Dans le cas où le paramètre de maille déformé est plus important que le paramètre dit « naturel » d'un matériau cristallin, celui-ci est dit en déformation en tension. Lorsque le paramètre de maille déformé est plus petit que le paramètre de maille naturel, le matériau est dit en déformation compressive ou en compression.
On désignera comme orientation face Ga une orientation dans une couche de GaN dans laquelle les atomes de gallium et d'azote sont arrangés lors d'une croissance suivant la polarité gallium ou face Ga (suivant l'axe [0001 ]) avec la liaison orientée Ga-N pointant vers la surface. On désignera comme orientation face N une orientation dans une couche de GaN dans laquelle les atomes de gallium et d'azote sont arrangés lors d'une croissance suivant la polarité face N (suivant l'axe [0001 ]). Description détaillée de l'invention
L'invention propose d'utiliser le transfert d'énergie élastique d'un film contraint vers l'hétérostructure l l l-N du transistor, pour générer localement dans les couches ll l-N situées sous la grille de contrôle d'un transistor HEMT des charges fixes de polarisation de signe négatif. Cette ingénierie locale de la polarisation dans les couches l l l-N permet une amélioration significative des performances des transistors.
Description détaillée des figures
Les figures 1 a et 1 b illustrent la création de charges de polarisation négatives dans les couches de matériaux l l l-N au niveau de la grille sous l'effet d'un film déposé contraint en compression.
Les figures 1 a et 1 b illustrent schématiquement une hétérostructure l ll-V 91 et une grille l l l-V 92 d'orientation Ga-face, recouvertes par un film 93 déposé dans un état de contrainte en compression, et les charges de polarisation négatives créées dans les couches de matériaux l l l-N au niveau de la grille sous l'effet du film contraint. Les inventeurs ont mis en évidence deux façons distinctes pour créer ces charges :
-Lorsque le film est déposé sur la grille l l l-V 92, la topologie de la structure entraîne une relaxation élastique du film contraint et un transfert d'énergie élastique vers les couches 91 et 92 en matériaux l l l-N (cf Fig 1 a) ;
-Lorsque le film contraint est gravé au niveau de la grille (cf Fig 1 b), la relaxation du film contraint est amplifiée au niveau des bords libres 94 lors de la gravure. Le transfert d'énergie élastique du film contraint vers les couches 91 , 92 formées de matériaux l l l-N entraîne l'apparition de champs de contrainte mécanique non-uniformes au-niveau de la grille. Ces champs de contrainte, de par la forte piézoélectricité des matériaux des couches 91 et 92, permettent la génération de charges de polarisation négatives au niveau du canal et de charges de polarisation positives à l'extérieur du canal, comme présenté sur la figure 1 . La figure 2 est une illustration schématique du modèle piézoélectrique permettant l'amélioration des performances du transistor grâce au dépôt d'un film contraint.
La figure 2 illustre schématiquement le modèle piézoélectrique sur lequel s'appuie l'invention qui permet la détermination des charges de polarisation créées dans le volume des couches de matériaux l l l-N à partir de la modification locale des champs de contrainte induite par le film contraint. Cette modification locale de la polarisation au-niveau de la grille permet une amélioration des performances du transistor, notamment une amélioration du rapport VTH / (RON X A).
En considérant comme négligeable l'effet piézoélectrique inverse
(contrainte provenant du champ électrique), l'effet de la modification des contraintes sur la polarisation dans la structure peut être obtenu en exprimant la polarisation piézoélectrique comme le produit matriciel des coefficients piézoélectriques et du tenseur de contrainte mécanique selon la relation ci- dessous. L'axe x correspond à la direction de conduction, l'axe y correspond à la direction suivant la largeur de grille, l'axe z correspond à l'axe de croissance.
Figure imgf000006_0001
pz sp correspond à la polarisation spontanée suivant un axe de croissance et ne dépend pas de l'état de contrainte mécanique du système.
Par l'application du théorème de Gauss, un gradient de polarisation induit l'apparition de charges électrostatiques, dites charges de polarisation, dans les couches de matériau lll-N, et dont la densité est donnée selon la relation suivante: pP = - V. P
Les charges de polarisation induites par le gradient de polarisation dans le volume des couches lll-N sont typiquement comprises entre 1016 cm-3 et 1018 cm" 3. Le signe des charges est opposé dans les couches selon qu'elles sont situées sous la grille ou à l'extérieur de la grille du transistor.
La figure 3 est une vue en coupe transversale schématique d'un exemple de transistor 1 de type HEMT (également désigné par le terme de transistor à effet de champ à haute mobilité d'électrons) selon un mode de réalisation de l'invention. Un film d'isolant contraint, déposé sur les couches de matériaux lll-N, est gravé avant le dépôt de la grille métallique : c'est avec cette structure que les simulations, et les résultats numériques présentés par la suite, ont été obtenus.
Le transistor 1 est ici du type obtenu par un procédé de fabrication type grille en dernier (pour Gâte Last en langue anglaise). La grille 23 a ainsi été déposée après le dépôt d'une couche de diélectrique contraint 30. Une grille factice peut être formée de façon connue en soi préalablement au dépôt de la couche de diélectrique 30. Le procédé peut ainsi comprendre le dépôt de la couche de diélectrique 30 sur une grille factice, l'ouverture d'un accès à la grille factice, le retrait de la grille factice, puis la formation de la grille 23.
Le transistor 1 comporte un substrat 1 1 , éventuellement une couche d'adaptation ou de transition 12 disposée sur le substrat 1 1 , une couche semi- conductrice tampon 13 (incluant par exemple une couche de semi-conducteur de type lll-V, par exemple en nitrure d'élément III, typiquement du GaN non intentionnellement dopé) formée sur la couche d'adaptation 12, une couche de canal ici formée d'une couche 14 en un matériau semi-conducteur (incluant par exemple une couche de semi-conducteur de type lll-V, par exemple en nitrure d'élément III, typiquement du GaN) formée sur la couche tampon 13, une couche barrière ici formée d'une couche 15 en un autre matériau semi-conducteur (incluant par exemple une couche de semi-conducteur de type lll-V, par exemple en nitrure ternaire d'élément III, typiquement du AIGaN non dopé) formée sur la couche 14 et une couche de gaz d'électrons 16 intrinsèquement formée de façon connue en soi au niveau de l'interface entre les couches 14 et 15. La couche de gaz d'électrons 16 est destinée à la conduction du transistor 1 à l'état passant.
La couche de canal étant formée uniquement de la couche de semiconducteur 14 dans ce mode de réalisation, elle sera assimilée à cette couche 14. La couche barrière étant formée uniquement de la couche de semi-conducteur 15 dans ce mode de réalisation, elle sera assimilée à cette couche 15. Une fine couche d'un autre matériau semi-conducteur (non illustrée) peut avantageusement être interposée entre les couches 14 et 15, de façon connue en soi (par exemple une couche d'AIN de 1 nm d'épaisseur entre une couche de GaN 14 et une couche d'AIGaN 15).
Le substrat 1 1 peut être un isolant ou un semiconducteur de type silicium intrinsèque ou dopé. Le substrat 1 1 pourra par exemple être de type silicium à orientation de maille (1 1 1 ). Le substrat 1 1 peut également être (non limitativement) du carbure de silicium, du saphir, du GaN ou de ΑΙΝ. Le substrat 1 1 peut présenter une épaisseur de l'ordre de 650 μιτι, typiquement comprise entre 500 μιτι et 2 mm.
Une couche d'adaptation 12 peut être déposée entre le substrat 1 1 et la couche tampon 13, pour permettre une adaptation de maille entre le substrat 1 1 et la couche semi conductrice tampon 13. La couche tampon 13 peut typiquement être en nitrure d'aluminium.
La couche semi conductrice tampon 13 peut typiquement présenter une épaisseur comprise entre 100 nm et 5 μιτι. La couche semi conductrice 13 peut être formée de façon connue en soit par épitaxie ou dépôt chimique en phase vapeur sur une couche d'adaptation 12 ou sur le substrat 1 1 . La couche semi conductrice 13 est typiquement un alliage binaire de nitrure d'élément III, par exemple du GaN, de type non intentionnellement dopé.
La couche semi conductrice de canal 14 peut typiquement présenter une épaisseur comprise entre 5 nm et 2 μιτι. La couche de canal 14 peut être formée de façon connue en soit par épitaxie sur la couche tampon 13. La couche de canal 14 est typiquement un alliage binaire de nitrure d'élément III, par exemple du GaN, typiquement de type non intentionnellement dopé.
La couche semi conductrice 15, formant typiquement la couche barrière, peut typiquement présenter une épaisseur comprise entre 5 nm et 40 nm, par exemple de 25 nm. La couche semi conductrice 15 peut être formée de façon connue en soit par épitaxie sur la couche semi conductrice de canal 14. La couche semi conductrice 15 est typiquement un alliage ternaire de nitrure d'élément III, par exemple de l'AIGaN ou alliage binaire de nitrure d'élément III, par exemple du AIN, ou encore en alliage quaternaire de nitrure d'élément III, par exemple de l'AIxGaylnci-x-yjN (avec x+y≤1 ), en gardant une bande interdite supérieure à celle de la couche 14. Typiquement, x pourra être compris entre 10 et 20%, et pourra par exemple être égal à 12%.
Une couche de semi-conducteur 231 non dopée ou à dopage de type P (par exemple du GaN non dopé ou dopé P) est disposée sur la couche semi- conductrice 15. La couche 231 peut par exemple présenter une épaisseur comprise entre 10 et 200 nm. La couche 231 peut par exemple présenter un dopage de type P avec une concentration comprise entre 1017 et 1021 cm-3.
Une couche de diélectrique 30 est déposée au-dessus de la couche barrière 15 et de la couche semi-conductrice 231 . La couche de diélectrique 30 est en contact avec la couche 15 et avec la couche de semi-conducteur 231 .
Selon l'invention, la couche 30 présente avantageusement une contrainte résiduelle biaxiale, plane, de sorte que la relaxation élastique de cette couche en bordure de grille 23 induise une variation spatiale de la polarisation dans les couches semi-conductrices de grille 231 , barrière 15 et canal 14 et la création de charges électrostatiques volumiques négatives dans ces couches sur la largeur de la grille 23, comme illustré sur la figure 1 b. Ainsi la couche 30 augmente le confinement électronique dans la zone de canal 160. La contrainte résiduelle dans le film est négative pour Ga-face (compression) et positive pour N-face (tension).
La contrainte résiduelle totale du film mince est la somme de la contrainte thermique, liée à la différence entre la température de dépôt et la température ambiante, et la contrainte dite intrinsèque résultant du dépôt lui-même. Avantageusement, la contrainte résiduelle dans la couche diélectrique 30 est en valeur absolue au moins égale à 200 MPa, de préférence au moins égale à 500 MPa. La couche 30 présente avantageusement une épaisseur d'au moins 20 nm, de préférence d'au moins 150 nm.
La couche de diélectrique 30 comprend une superposition d'au moins deux couches 31 et 32 de diélectrique (selon la direction verticale) de composition différente.
La couche 31 joue typiquement le rôle de couche de passivation, et est par exemple de préférence sélectionnée dans le groupe constitué des nitrures de silicium, des oxynitrures de silicium, de ΑΙ2Ο3 et des oxydes de silicium. La couche 31 est par exemple déposée par un procédé LPCVD (dépôt chimique en phase vapeur à basse pression), PEVCD (dépôt chimique en phase vapeur assisté par plasma) ou ALD (dépôt de couches atomiques). La couche 31 est optimisée pour assurer la passivation de la face supérieure de la couche 15, et sert notamment à minimiser la réduction du courant de sortie observée lors du fonctionnement du transistor (phénomène qualifié sous le terme anglais de current collapse) connue de l'homme du métier.
La couche 31 présente avantageusement une épaisseur inférieure à 25 nm, de sorte que le transfert d'énergie élastique de la couche 32 vers l'hétérostructure soit maximisé.
La deuxième couche 32 est formée sur la couche 31 . La couche 32 présente une contrainte résiduelle. La contrainte résiduelle dans la couche diélectrique 30 est en valeur absolue au moins égale à 300 MPa, de préférence au moins égale à 500 MPa, de préférence au moins égale à 1 GPa, afin d'induire une déformation élastique suffisante dans l'hétérostructure située sous la couche 31 . La deuxième couche 32 est typiquement une couche sélectionnée dans le groupe constitué des nitrures de silicium, des oxynitrures de silicium, des oxydes de silicium, du carbone amorphe, et de ΑΙ2Ο3. La couche 32 est optimisée pour présenter une cohésion avec la couche 31 , de façon à maximiser un transfert d'énergie élastique entre la couche 32 et l'hétérostructure située sous la couche 31 . Avantageusement, l'épaisseur de la couche 32 est au moins égale à 20 nm, afin de favoriser le maximiser un transfert d'énergie élastique entre la couche 32 et l'hétérostructure située sous la couche 31 . Avantageusement, l'épaisseur de la couche 32 est au moins deux fois supérieure à celle de la couche 31 .
La couche 31 est préférentiellement gravée à la suite de la gravure de la couche 32 avant le dépôt de la grille métallique 232.
La couche 32 est optimisée pour présenter une cohésion avec la barrière
15 et la couche semi-conductrice 231 , de façon à permettre un transfert d'énergie élastique entre celle-là et les couches semi-conductrices 231 , 15 et 14.
La couche de diélectrique 32 est typiquement une couche sélectionnée dans le groupe constitué des nitrures de silicium, des oxynitrures de silicium, des oxydes de silicium, du carbone amorphe et de l'alumine AI2O3. Avantageusement, les propriétés de la couche 32 sont peu altérées par l'augmentation de la température lors des étapes subséquentes.
Afin d'optimiser des propriétés différentes, les couches 31 et 32 présentent avantageusement des compositions chimiques différentes.
Le transistor 1 comporte de façon connue en soi des contacts métalliques
21 et 22, formant des électrodes de conduction connectées électriquement à la couche de gaz d'électrons 16. Les contacts métalliques 21 et 22 sont ici disposés sur la couche semi conductrice 15. Les contacts métalliques 21 et 22 sont disposés à l'aplomb de la couche de gaz d'électrons 16. Les contacts métalliques 21 et 22 sont ici connectés électriquement à la couche de gaz d'électrons 16, par l'intermédiaire d'une connexion électrique verticale. Le contact métallique 21 sera considéré comme un contact de source, le contact métallique 22 étant considéré comme un contact de drain du transistor 1 . Les contacts 21 et 22 pourront par exemple être réalisés en Ti, Si, Ni, Au, Al, Ta, Mo, TiN ou WSiN ou Pt (ou un empilement de couches de ces matériaux).
Avantageusement, le mode de formation, et notamment le budget thermique des contacts ohmiques 21 et 22 ne diminue pas l'amplitude et ne modifie pas le signe de la contrainte résiduelle de la couche de diélectrique 32.
Avec le SiN utilisé, il ne faut pas dépasser les 550° dans la suite du procédé. Les températures utilisées ne doivent pas modifier de plus de 50% l'amplitude de la contrainte.
Une ouverture est créée après formation des contacts ohmiques dans la couche de diélectrique 32 au-niveau de la face supérieure de la couche semi- conductrice 231 de sorte que des bords libres sont formés.
Une couche de métal de grille 232 est disposée sur la couche de semiconducteur 231 . Les couches 231 et 232 forment la grille de commande 23. Le métal de grille 232 peut par exemple être réalisé en Ta, TaN, TiN, Pd, W ou WS12. Optionnellement, la grille de commande 23 peut comprendre une couche de diélectrique (non illustrée) interposée entre la couche semi-conductrice 231 et le métal de grille 232. La partie supérieure de la couche de métal de grille 232 surplombe les bordures de la couche de diélectrique 32.
Une zone de canal 160 est formée à l'aplomb de la grille 23, au niveau de la couche de gaz d'électrons 16. De façon connue en soi, cette zone de canal 160 est sélectivement rendue passante (en y formant une continuité de la couche de gaz d'électrons 16) ou isolante, en fonction de l'état de la polarisation sur la grille 23. Du fait de la présence du semi-conducteur 231 à dopage de type P à l'aplomb de cette zone de canal 160, le gaz d'électrons 16 est interrompu dans cette zone 160 lorsque la tension sur la grille 23 est inférieure à la tension de seuil du transistor 1 , en particulier en l'absence de polarisation sur cette grille 23. De façon connue en soi, notamment avec des paramètres tels que décrits dans le document de M. Uemoto intitulé « Gâte Injection Transistor - A Normally-Off AIGaN/GaN Power Transistor Using Conductivity Modulation » et publié en 2008 dans le n°12 de Electron Devices IEEE Trans. aux pages 3393-3399, le semiconducteur 231 génère un champ électromagnétique suffisamment important pour dépléter la zone de canal 160, en l'absence de tension au moins égale à la tension de seuil sur la grille 23.
La figure 4 illustre l'impact de la contrainte du film sur le diagramme de bande, suivant une coupe verticale, au centre de la grille.
La figure 4 est un diagramme de bande dans l'épaisseur, sous le centre de la grille 23, en fonction de différentes valeurs de contrainte résiduelle dans la couche 32. La courbe en trait discontinu correspond à une couche 32 présentant une contrainte résiduelle en compression de 2 GPa, la courbe en pointillés correspond à une couche 32 présentant une contrainte résiduelle en compression de 1 GPa, la courbe en trait plein correspond à une couche 32 ne possédant pas de contrainte résiduelle après dépôt, et la courbe en trait tiret-point correspond à une couche 32 présentant une contrainte résiduelle en traction de 1 GPa.
L'invention permet par la création de charges de polarisation négatives sous la grille d'augmenter la barrière de potentiel dans les couches lll-N situées sous la grille.
La figure 5 illustre l'impact de la contrainte du film sur le niveau de la bande de conduction, au niveau du canal du transistor.
La figure 5 est un profil unidimensionnel de la bande de conduction en fonction de la position entre la source et le drain, à une profondeur de 1 nm sous l'interface entre les couches 14 et 15. La courbe en trait discontinu correspond à une couche 32 présentant une contrainte résiduelle en compression de 2 GPa, la courbe en pointillés correspond à une couche 32 présentant une contrainte résiduelle en compression de 1 GPa, la courbe en trait plein correspond à une couche 32 ne possédant pas de contrainte résiduelle après dépôt, et la courbe en trait tiret-point correspond à une couche 32 présentant une contrainte résiduelle en traction de 1 GPa. Sous la grille 23, on constate que l'énergie de la bande de conduction est sensiblement relevée pour une couche 32 présentant une contrainte résiduelle en compression, et sensiblement réduite pour une couche 32 présentant une contrainte résiduelle en traction. Pour une contrainte en compression, l'augmentation de la barrière de potentiel permet de retarder un phénomène de claquage par percement (fuite des électrons de la source vers le drain sous la grille, à l'état normalement bloqué), aussi appelé phénomène de claquage par punch-through en langue anglaise. Pour une tension de grille donnée, la tension de claquage par percement entre source et drain est accrue. De même, le courant de fuite entre source et drain est réduit. L'invention permet d'augmenter et d'élargir la barrière de potentiel sous la grille. La figure 6 est une caractéristique de transfert I DS(VGS) pour LG = 0.50 μιτι.
La figure 6 illustre la caractéristique de transfert courant de drain / tension de grille pour une longueur de grille 23 égale à 0,50 μιτι, en fonction de la contrainte résiduelle dans la couche 32. La courbe en trait discontinu correspond à une couche 32. La courbe en trait discontinu correspond à une couche 32 présentant une contrainte résiduelle en compression de 2 GPa, la courbe en pointillés correspond à une couche 32 présentant une contrainte résiduelle en compression de 1 GPa, la courbe en trait plein correspond à une couche 32 ne possédant pas de contrainte résiduelle après dépôt, et la courbe en trait tiret-point correspond à une couche 32 présentant une contrainte résiduelle en traction de 1 GPa. Les simulations ont été réalisées avec une différence de potentiel entre source et drain de 10 V.
Dans cette configuration, la tension de seuil du transistor 1 est ici accrue par l'augmentation d'une contrainte résiduelle en compression dans la couche 32. A contrario, la tension de seuil du transistor est réduite par l'augmentation d'une contrainte résiduelle en traction dans la couche 32. Le dépôt d'une couche possédant une contrainte résiduelle en compression entraîne également une réduction du courant de fuite de drain de plusieurs ordres de grandeur, à l'état bloqué. La figure 7 illustre l'influence de la contrainte du film sur la variation de la tension de seuil pour différentes longueurs de grille ;
L'influence de la contrainte résiduelle dans la couche 32 sur la tension de seuil du transistor 1 est davantage illustrée sur la figure 7, représentant en fonction de la contrainte résiduelle du film le décalage de la tension de seuil, par rapport à un transistor 1 dans lequel la couche 32 n'est pas contraint. Les différentes courbes correspondent à différentes longueurs de grille LG.
L'influence de la contrainte en compression de la couche 32 sur la tension de seuil VTH est particulièrement prépondérante pour de faibles longueurs de grille (LG ≤ 0,50 μιτι). L'invention s'applique ainsi avantageusement pour des longueurs de grilles Lg < 0,9 μιτι, de préférence pour Lg < 0,7 μιτι, et de façon encore préférentielle pour Lg< 0,5 μιτι. L'interaction entre le film contraint et l'hétérostructure est amplifiée par la diminution de la longueur de grille, qui entraîne une augmentation de la densité de charges de polarisation dans le volume des couches lll-N sous la grille métallique et accroît l'effet de celui-là. Ainsi, un film présentant une contrainte résiduelle après dépôt de -2 GPa permet un augmentation de la tension de seuil du transistor de +0,7 V pour une longueur de grille de 0.35 μιτι, alors que cette augmentation n'est que de +0,3 V pour une longueur de grille LG égale à 1 μιτι. La figure 8 est un transistor 1 selon un autre exemple de mode de réalisation: le film contraint n'est pas gravé sur la grille, la topologie de grille permet la relaxation élastique du film .
La figure 8 est une vue en coupe transversale schématique d'un transistor 1 selon un autre exemple de mode de réalisation de l'invention. Le transistor 1 est ici du type obtenu par un procédé de fabrication de type grille en premier (pour Gâte First en langue anglaise). Une grille 23 a ainsi été déposée et mise en forme par gravure, avant le dépôt d'une couche de diélectrique 32 détaillée par la suite.
Par rapport au premier mode de réalisation, le transistor 1 reprend ici la même structure et géométrie de substrat 1 1 , de couche d'adaptation 12, de couche semi-conductrice tampon 13, de couche de canal 14, de couche barrière 15. Une couche de gaz d'électrons 16 est ici aussi intrinsèquement formée au niveau de l'interface entre les couches 14 et 15. Le transistor 1 comprend ici les mêmes structures et géométrie de contact 21 et 22 que dans le premier mode de réalisation.
La grille de commande 23 comporte une couche de semi-conducteur 231 non dopée ou à dopage de type P (par exemple du GaN non dopé ou dopé P) disposée sur la couche semi conductrice 15. La couche 231 peut par exemple présenter une épaisseur comprise entre 10 et 200 nm. La couche 231 peut par exemple présenter un dopage de type P avec une concentration comprise entre 1017 et 1021 cm-3. Une couche de métal de grille 232 est disposée sur la couche de semi-conducteur 231 . Le métal de grille 232 peut par exemple être réalisé en Ta, TaN, TiN, Pd, W ou WSi2.
Une couche de diélectrique 30 s'étend ici en continu en contact sur la couche 15, entre la source 21 et la grille de commande 23 d'une part, et entre le drain 22 et la grille de commande 23 d'autre part. Le transfert d'énergie ici se fait comme illustré dans la figure 1 a. La couche de diélectrique 30 inclut une superposition d'une première couche diélectrique 31 et d'une deuxième couche diélectrique 32. La couche de diélectrique 31 s'étend ici en continu en contact sur la couche
15, entre la source 21 et la grille de commande 23 d'une part, et entre le drain 22 et la grille de commande 23 d'autre part. La couche de diélectrique 31 s'étend ici sur les parois latérales et la paroi supérieure de la grille 23.
La première couche 31 joue typiquement le rôle de couche de passivation, par exemple sélectionnée dans le groupe constitué des nitrures de silicium, des oxynitrures de siliciunn, de ΑΙ2Ο3 et des oxydes de siliciunn. La couche 31 est par exemple déposée par un procédé LPCVD (dépôt chimique en phase vapeur à basse pression) ou PEVCD (dépôt chimique en phase vapeur assisté par plasma). La couche 31 est optimisée pour assurer la passivation de la face supérieure de la couche 15, et sert notamment à limiter les fuites au niveau de la face supérieure de la couche 15.
La deuxième couche 32 est formée sur la couche 31 . La deuxième couche 32 est typiquement une couche sélectionnée dans le groupe constitué des nitrures de silicium, des oxynitrures de silicium, des oxydes de silicium, du carbone amorphe, et de ΑΙ2Ο3. La couche 32 est optimisée pour présenter une cohésion avec la couche 31 , de façon à permettre un transfert d'énergie élastique entre elle et la couche 31 .
Les couches 31 et 32 peuvent présenter les mêmes compositions et épaisseurs que celles décrites en référence à la figure 3.

Claims

REVENDICATIONS
1 . Transistor à effet de champ (1 ) à haute mobilité électronique de type normalement bloqué, comprenant :
-une couche de canal incluant une première couche semiconductrice (14) ;
-une couche barrière incluant une deuxième couche semiconductrice (15), les première et deuxième couches semiconductrices (14, 15) étant superposées pour former une couche de gaz d'électrons (16) au niveau de leur interface ; -des première et deuxième électrodes de conduction (21 , 22) connectées électriquement à la couche de gaz d'électrons (16) ;
-une grille de commande (23) formée au-dessus de la couche de canal (14) entre lesdites première et deuxième électrodes de conduction (21 , 22) ;
Caractérisé en ce qu'il comprend en outre :
-une couche contrainte (30) s'étendant en contact sur la couche barrière (15) entre la première électrode de conduction (21 ) et la grille de commande (23) d'une part, et entre la deuxième électrode de conduction (22) et la grille de commande (23) d'autre part, ladite couche contrainte (30) n'étant pas en contact avec la couche barrière à l'aplomb de la grille de commande de sorte que la relaxation élastique de la couche contrainte (30) au niveau de la grille génère des charges électrostatiques de signe négatif dans au moins une couche parmi la couche barrière, la couche de canal ou dans ladite grille de commande ;
-ladite couche contrainte (30) incluant une couche de passivation (31 ) en contact avec la couche barrière (15), présentant une épaisseur inférieure à 25 nm, et
-ladite couche contrainte (30) incluant une autre couche (32) recouvrant ladite couche de passivation, ladite autre couche (32) présentant une épaisseur au moins égale à 20 nm et présentant une contrainte normale ayant une amplitude au moins égale à 300MPa.
2. Transistor à effet de champ (1 ) selon la revendication 1 , dans lequel ladite grille de commande (23) comprend une couche de matériau semi-conducteur (231 ) à dopage de type P formée sur la couche barrière (15), et une couche métallique (232) formée sur la couche de matériau semi-conducteur à dopage de type P.
3. Transistor à effet de champ (1 ) selon la revendication 2, dans lequel la couche de matériau semi-conducteur (231 ) à dopage de type P est en GaN à dopage de type P.
4. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, dans lequel ladite couche contrainte (30) présente au moins une contrainte normale selon une direction allant de la première électrode de conduction à la deuxième électrode de conduction de sorte que la relaxation élastique de la couche contrainte (30) au niveau de la grille génère des charges électrostatiques de signe négatif dans au moins ladite couche parmi la couche barrière, la couche de canal ou dans ladite grille de commande.
5. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, dans lequel ladite couche de passivation (31 ) et ladite autre couche (32) présentent des compositions chimiques différentes.
6. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, ladite autre couche étant formée dans un matériau sélectionné dans le groupe constitué de nitrures de silicium, d'oxynitrures de silicium, de S1O2 ou d'A Os.
7. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, dans lequel la contrainte dans ladite autre couche (32) a une amplitude au moins double de celle dans ladite couche de passivation (31 ).
8. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, dans lequel la première couche semi-conductrice est en GaN à orientation face Ga suivant l'axe [0 0 0 1 ] avec une liaison orientée Ga-N pointant vers la surface, la contrainte de la couche contrainte (30) étant négative, ladite couche contrainte étant dite déposée en compression, induisant une déformation latérale en compression dans la couche de canal et la couche barrière sous la grille de commande.
9. Transistor à effet de champ (1 ) selon l'une quelconque des revendications 1 à 7, dans lequel la première couche semi-conductrice est en GaN à orientation face N suivant l'axe
[0 0 0 1 ], la contrainte de la couche contrainte (30) étant positive, ladite couche contrainte étant dite déposée en tension, induisant une déformation latérale en tension dans la couche de canal et la couche barrière sous la grille de commande.
10. Transistor à effet de champ (1 ) selon l'une quelconque des revendications précédentes, dans lequel ladite charge électrostatique de signe négatif est une charge volumique continue s'étendant sur toute la longueur de la grille de commande (23).
1 1 . Transistor à effet de champ selon l'une quelconque des revendications précédentes, dans lequel Lg est inférieur ou égal à 1 ,δμιτι.
12. Transistor à effet de champ selon l'une quelconque des revendications précédentes, dans lequel ladite couche contrainte s'étend en continu entre la grille de commande et la première électrode de conduction d'une part, et entre la grille de commande et la deuxième électrode de conduction d'autre part.
PCT/FR2017/053673 2016-12-22 2017-12-18 Transistor hemt normalement bloqué à canal contraint WO2018115699A2 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EP17828965.8A EP3559998A2 (fr) 2016-12-22 2017-12-18 Transistor hemt normalement bloqué à canal contraint

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1663233A FR3061355A1 (fr) 2016-12-22 2016-12-22 Transistor hemt normalement bloque a canal contraint
FR1663233 2016-12-22

Publications (2)

Publication Number Publication Date
WO2018115699A2 true WO2018115699A2 (fr) 2018-06-28
WO2018115699A3 WO2018115699A3 (fr) 2018-08-30

Family

ID=58707663

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2017/053673 WO2018115699A2 (fr) 2016-12-22 2017-12-18 Transistor hemt normalement bloqué à canal contraint

Country Status (3)

Country Link
EP (1) EP3559998A2 (fr)
FR (1) FR3061355A1 (fr)
WO (1) WO2018115699A2 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758166A (zh) * 2020-05-28 2020-10-09 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JPWO2014185034A1 (ja) * 2013-05-13 2017-02-23 パナソニックＩｐマネジメント株式会社 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. UEMOTO: "Gate Injection Transistor - A Normally-Off AIGaN/GaN Power Transistor Using Conductivity Modulation", ELECTRON DEVICES IEEE TRANS., no. 12, 2008, pages 3393 - 3399, XP011197116

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758166A (zh) * 2020-05-28 2020-10-09 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
WO2018115699A3 (fr) 2018-08-30
FR3061355A1 (fr) 2018-06-29
EP3559998A2 (fr) 2019-10-30

Similar Documents

Publication Publication Date Title
EP2737537B1 (fr) Transistor à effet de champ à semi-conducteur et isolateur métal-nitrure iii
US8981434B2 (en) Semiconductor device and field effect transistor
EP2736079B1 (fr) Procédé de fabrication d&#39;un transistor à hétérojonction de type normalement bloqué
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d&#39;électrons amélioré
EP2736078B1 (fr) Transistor bidirectionnel à haute mobilité électronique
EP3235006A1 (fr) Transistor hemt
WO2019106272A1 (fr) Composant electronique a heterojonction muni d&#39;une couche barriere enterree amelioree
EP3240041A1 (fr) Transistor à heterojonction de type normalement ouvert a tension de seuil elevee
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
WO2017072249A1 (fr) Transistor a effet de champ a rendement et gain optimise
CN113972263B (zh) 一种增强型AlGaN/GaN HEMT器件及其制备方法
EP3127160B1 (fr) Couche tampon optimisée pour transistor a effet de champ a haute mobilité
EP2992558B1 (fr) Procede de formation d&#39;une zone implantee pour un transistor a heterojonction de type normalement bloque
WO2018115699A2 (fr) Transistor hemt normalement bloqué à canal contraint
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
CN111524958A (zh) 一种高电子迁移率晶体管
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
EP3241238A1 (fr) Passivation multicouche de la face supérieure de l&#39;empilement de matériaux semi-conducteurs d&#39;un transistor à effet de champ
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
EP3542401B1 (fr) Composant électronique à hétérojonction à haute mobilité électronique
FR3121280A1 (fr) Transistor à effet de champ à structure verticale
WO2020035644A1 (fr) Transistor a haute mobilite electronique
FR3138564A1 (fr) Transistor à effet de champ ayant un comportement de type p-fet

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17828965

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2017828965

Country of ref document: EP

Effective date: 20190722