JPWO2014185034A1 - 半導体装置 - Google Patents

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昇 根来
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直大 鶴見
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大輔 柴田
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Abstract

半導体装置は、窒化物半導体からなる半導体層と、半導体層上に形成されたオーミック電極とショットキー電極と、オーミック電極とショットキー電極の間の半導体層上とショットキー電極とを覆う単位体積あたりの水素含有量の少ない第１の絶縁膜と、第１の絶縁膜の上に形成された第１の絶縁膜より単位体積あたりの水素含有量の多い第２の絶縁膜とを備える。

Description

本開示は、半導体装置およびその製造方法に関する。
ＧａＮに代表される窒化物半導体は、ＧａＮ及びＡｌＮのバンドギャップがそれぞれ室温で３．４ｅＶ、６．２ｅＶと大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体あるいはＳｉ半導体などに比べて大きいという特長を有している。またＡｌＧａＮ／ＧａＮへテロ構造においては（０００１）面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても１×１０１３ｃｍ−２以上のシートキャリア濃度が得られるため、ヘテロ界面での２次元電子ガス（２ＤＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）を利用し、より電流密度の大きなダイオードやヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が実現できる。このため、高出力化・高耐圧化に有利な窒化物半導体を用いたパワーデバイスの研究開発が現在活発に行われている。
なお、上記ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１−ｘＮ（ｘはある値、但し０≦ｘ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記される。例えば、窒化物半導体ＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１、０≦（ｘ＋ｙ）≦１）はＡｌＧａＩｎＮと略記される。
ＧａＮパワーデバイスの主要デバイスにショットキー電極を用いたトランジスタやダイオードがある。一般的に、ショットキー型のトランジスタやダイオードは、半導体層上に直接電極を形成することで、ゲートの制御性に優れ、相互コンダクタンスを高くできるといった長所を持つ反面、逆方向リーク電流が大きいといった短所がある。この短所を克服するためには例えば特許文献１や特許文献２のような方法が提案されている。
以下、図１２を参照しながら、特許文献１に開示されたＡｌＧａＮ／ＧａＮへテロ構造を用いたショットキー型トランジスタについて説明する。
図１２に示す断面模式図のように、ショットキー型トランジスタは、基板６上にバッファ層７、ＧａＮ電子走行層８、ＡｌＧａＮ電子供給層（バリア層）９、ＧａＮ表面層（キャップ層）１０を順に積層させた半導体積層構造１になっており、ＧａＮ表面層１０上にゲート電極２、ＡｌＧａＮ電子供給層９上にオーミック電極３が形成されている。さらに、半導体積層構造１の表面に露出している部分を覆うストイキオメトリシリコン窒化膜４と非ストイキオメトリシリコン窒化膜５が形成されている。ストイキオメトリシリコン窒化膜４は、絶縁性に優れた絶縁膜、即ち、水素含有量が少なくかつ、化学量論的組成のＮ／Ｓｉ比が４／３となる絶縁膜である。非ストイキオメトリシリコン窒化膜５は、水素含有量が多くかつ、化学量論的組成がストイキオメトリシリコン窒化膜４とずれている（異なる）絶縁膜である。それぞれの役割として、ストイキオメトリシリコン窒化膜４は、絶縁性に優れた膜であるためＳｉＮ膜中あるいは半導体と絶縁膜界面を流れるリーク電流の低減に寄与し、非ストイキオメトリシリコン窒化膜５は、成膜中の水素あるいは絶縁膜中の水素がストイキオメトリシリコン窒化膜４を通り抜けて半導体表面の未終端ボンドを安定化する。
しかしながら、上記特許文献１、および特許文献２に開示の構成では、ゲート電極が保護膜に覆われておらず、最終パッシベーションなどの膜形成時にリーク電流が増加するといった課題がある。
特開２００９−１６４３００号公報 特開２００５−２８６１３５号公報
ショットキー電極を用いたデバイスのリーク電流の増加は、絶縁膜形成後に増加することから、成膜時の水素が原因と考え、窒素雰囲気と水素雰囲気中でアニール（成膜時と同じ２５０℃程度）したダイオードの逆方向リーク電流を評価した。その結果を図１３Ａに示す。図１３Ａより明らかなように、窒素雰囲気中では、アニール前と比べてリーク電流が減少したのに対して、水素雰囲気中ではリーク電流は２桁程度増加した。同様にプラズマ気相成長（Ｐ−ＣＶＤ：ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により膜厚１００ｎｍのＳｉＮ膜形成後も、水素雰囲気中ほどではないがリーク電流は増加した。
図１３Ｂに、リーク電流の増加の原因を調べるため、アニール前後におけるショットキー障壁高さを算出したデータを示す。なお、図１３Ａに示すグラフの縦軸において、例えば１．Ｅ−０７のようにＥが記載されているが、これは１０のべき乗を表す。すなわち、例えば１．Ｅ−０７は１×１０−７を表す。なお、図１３Ａのグラフは片対数グラフである。初期のショットキー障壁高さに若干のバラつきはあるものの、窒素雰囲気でのアニール後は障壁高さが増加し、リーク電流が低減した。一方、水素雰囲気中のアニール及びプラズマＣＶＤ法（Ｐ−ＣＶＤ法）によるＳｉＮ成膜後は障壁高さが低下し、リークの増加が見られた。これより、水素が金属−半導体界面で何らかの反応を引き起こし、ショットキー障壁高さを低下させることでリーク電流が増加したと考える。
本開示は上記の課題に鑑み、窒化物半導体トランジスタ、あるいはダイオードにおいて、ゲートリーク電流、あるいは逆方向リーク電流低減を実現する半導体装置を提供することを目的とする。
上記課題を解決するために、本開示の半導体装置は、半導体層と、前記半導体層上に形成されたオーミック電極と、前記半導体層上に形成されたショットキー電極と、前記オーミック電極と前記ショットキー電極の間の半導体層上と半導体層とショットキー接合を形成する前記ショットキー電極とを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成された第１の絶縁膜より単位体積あたりの水素含有量が多い第２の絶縁膜とを備えることを特徴とする。
上述のようにショットキー電極を単位体積あたりの水素含有量の少ない絶縁膜で覆うことで金属−半導体界面への水素の侵入を抑制でき、リーク電流の増加を抑制することができる。
本開示の半導体装置によれば、パッシベーション膜を成膜後のリーク電流の増加を抑制することができる。
図１は、第１の実施形態に係る半導体装置を模式的に示す断面図である。 図２は、第１の実施形態の第１変形例に係る半導体装置を模式的に示す断面図である。 図３は、第１の実施形態の第２変形例に係る半導体装置を模式的に示す断面図である。 図４は、第１の実施形態の第３変形例に係る半導体装置を模式的に示す断面図である。 図５は、第２の実施形態に係る半導体装置を模式的に示す断面図である。 図６は、第２の実施形態の変形例に係る半導体装置を模式的に示す断面図である。 図７Ａは、第２の実施形態の変形例に係る半導体装置の検討サンプルにおける、ゲート電極周りの断面図である。 図７Ｂは、第２の実施形態の変形例に係る半導体装置のリーク特性を示すグラフである。 図８は、第３の実施形態に係る半導体装置を模式的に示す断面図である。 図９は、第３の実施形態に係る半導体装置のリーク特性を示すグラフである。 図１０Ａは、第３の実施形態に係る半導体装置において、アノード側リセス構造が無い場合の断面図である。 図１０Ｂは、第３の実施形態に係る半導体装置において、アノード側リセス構造が無い場合のリーク特性を示すグラフである。 図１１は、第３の実施形態の変形例に係る半導体装置を模式的に示す断面図である。 図１２は、従来例に係る半導体装置（ショットキーゲート型トランジスタ）の構成を示す断面図である。 図１３Ａは、各雰囲気中でのアニール前後における逆方向リーク電流を示すグラフである。 図１３Ｂは、各雰囲気中でのアニール前後におけるショットキー障壁高さを示すグラフである。
以下、本開示の実施の形態について、図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
（第１の実施形態）
以下、本開示の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。本開示の半導体装置は、主面の面方位を（１１１）としたＳｉよりなる基板１０１の上に、ＡｌＮよりなるバッファ層１０２、層厚が１μｍのアンドープＧａＮからなるキャリア走行層１０３、層厚が２５ｎｍのアンドープＡｌ０．３Ｇａ０．７Ｎからなるバリア層１０４が順次形成された積層体（半導体層）を有している。ここで「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。「アンドープ」の定義は以下においても同じである。なお、バッファ層１０２、キャリア走行層１０３およびバリア層１０４の主面の面方位は（０００１）である。
表１に、基板１０１〜バリア層１０４、およびブロック層１０８（後述）の構成の詳細を示す。
Figure 2014185034
キャリア走行層１０３とバリア層１０４との界面近傍（キャリア走行層１０３側）には２次元電子ガス（２ＤＥＧ）層１２１が形成されている。なお、２ＤＥＧのキャリア移動度を向上するため、キャリア走行層１０３とバリア層１０４の間に層厚が１ｎｍのＡｌＮからなるスペーサ層を設けるとしても良い。
バリア層１０４に対し所定の位置にキャリア走行層１０３に達するまでエッチングしてリセス構造を形成し、その上にＴｉとＡｌとの多層膜よりなるソース電極１０５及びドレイン電極１０６が形成されている。また、バリア層１０４の上かつソース電極１０５とドレイン電極１０６との間にＮｉとＡｕとの多層膜よりなるゲート電極１０７が形成されている。ここでゲート電極１０７とドレイン電極１０６との間の距離は３μｍであり、ソース電極１０５とゲート電極１０７との間の距離は１μｍである。なお、ゲート長（ゲート電極１０７の、（０００１）面に含まれかつ紙面に沿った方向の幅）は１μｍである。また、図１においてゲート電極１０７の紙面に垂直な方向の長さは１００μｍである。
本開示のトランジスタにおいて、上記ソース電極１０５とドレイン電極１０６がオーミック電極として、ゲート電極１０７がショットキー電極として、それぞれ機能する。
第１の絶縁膜１０９はシリコン窒化膜（ＳｉＮ膜）から成り、膜厚は５０ｎｍである。この第１の絶縁膜１０９は前記積層体、ソース電極１０５、ドレイン電極１０６およびゲート電極１０７を覆っている。なお第１の絶縁膜１０９は圧縮応力を有する。
第２の絶縁膜１１０はシリコン窒化膜（ＳｉＮ膜）よりなり、膜厚は１００ｎｍである。この第２の絶縁膜１１０は、第１の絶縁膜の上を覆っている。
第１の絶縁膜１０９および第２の絶縁膜１１０のソース電極１０５直上およびドレイン電極１０６直上には開口部が形成され、当該開口部にＡｕよりなる配線１１１が設けられている。
ここで、第１の絶縁膜１０９の水素濃度は１×１０２１ｃｍ−３以下であり、第２の絶縁膜１１０の水素濃度は２×１０２２ｃｍ−３であり、第１の絶縁膜の水素濃度のほうが第２の絶縁膜１１０の水素濃度よりも小さくなっている。
表２に、第１の絶縁膜１０９と第２の絶縁膜１１０の構成の詳細を示す。
Figure 2014185034
（第１の実施形態に係る製造方法）
以下、第１の実施形態に係る半導体装置の製造方法の概略について説明する。
まず、基板１０１の上に、バッファ層１０２、キャリア走行層１０３およびバリア層１０４を有機金属気相エピタキシャル成長（ＭＯＶＰＥ：ｍｅｔａｌ ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）法により形成する。
次に、ゲート電極１０７、ソース電極１０５およびドレイン電極１０６をスパッタ法あるいは蒸着リフトオフ法により形成する。
次に、ソース電極１０５、ドレイン電極１０６およびゲート電極１０７を覆うように第１の絶縁膜１０９を形成する。この第１の絶縁膜１０９は、例えばアルゴンガス、または、窒素ガスおよびアルゴンガスを混合したガスを用いてスパッタ法により形成される。この方法により第１の絶縁膜１０９を形成することで、成膜中の水素の発生を低減することができ、膜中の単位体積あたりの水素含有量が低くなる。
次に、第１の絶縁膜１０９の上に第２の絶縁膜１１０を形成する。この第２の絶縁膜１１０は、シランガスとアンモニアガスとを用い、Ｐ−ＣＶＤ法により形成される。
次に、第１の絶縁膜１０９および第２の絶縁膜１１０の、ソース電極１０５およびドレイン電極１０６に対応する位置に開口部を設け、当該開口部にＡｕよりなる配線１１１を設ける。
上記構成により、第１の絶縁膜１０９の単位体積あたりの水素濃度が第２の絶縁膜１１０の単位体積あたりの水素濃度よりも小さいので、ゲートリーク電流を低減できるという効果が得られる。言い換えれば、ショットキー電極を単位体積あたりの水素含有量の少ない絶縁膜で覆うことで金属−半導体界面への水素の侵入を抑制でき、リーク電流の増加を抑制することができる。
また、上記構成により、単位体積当りの水素含有量が少ない第１の絶縁膜１０９が第２の絶縁膜１１０を形成する際に水素の金属−半導体界面への侵入を阻害し、リーク電流の低い半導体装置を実現することができる。
本実施の形態においてソース電極１０５及びドレイン電極１０６は２次元電子ガス層１２１に対しオーミック接触している。このソース電極１０５及びドレイン電極１０６はバリア層１０４を突き抜けるようにエッチングされたリセス構造を覆うように形成されて２次元電子ガス層１２１と接触するよう適切なアニールを施している。なお、リセス構造はバリア層１０４の途中であっても良く、また、必ずしもリセス構造を設けなくてもよい。
本発明者らは、絶縁膜としてのＳｉＮについて成膜方法の違いによる含有水素濃度（水素含有量）の違いについて検討した。なお、水素濃度の測定はフーリエ変換赤外分光（ＦＴ−ＩＲ：Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により行った。検討したＳｉＮ膜のサンプルと水素含有量の関係とを表３に示す。
Figure 2014185034
表３においてサンプルＡはＰ−ＣＶＤ法により形成されたＳｉＮ膜、サンプルＢはＰ−ＣＶＤの後に８００℃アニールを施したＳｉＮ膜、サンプルＣはＥＣＲスパッタにより作製したＳｉＮ膜、サンプルＤは減圧ＣＶＤにより作製したＳｉＮ膜を表す。なお、表３においてＥＣＲスパッタとは、ＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ）によるスパッタ法のことであり、Ｐ−ＣＶＤ＋８００℃アニールというのはＰ−ＣＶＤの後に８００℃でのアニールを施したことを意味する。また、減圧ＣＶＤとは、大気圧よりも低い圧力で行うＣＶＤのことである。
表３より、スパッタ法により成膜したサンプルＣの水素含有量が一番小さく、またサンプルＢの結果からアニールを施すことにより水素含有量を減らせることがわかる。
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例に係る半導体装置について、図２を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第１変形例に示す半導体装置と図１に示す第１の実施形態に係る半導体装置との違いはゲート電極部である。すなわち、第１変形例に示す半導体装置においては、ゲート領域の一部のバリア層１０４ａにエッチングを施しリセス１１６を形成して膜厚を薄くし、当該リセス１１６を埋めるようにゲート電極１０７ａを形成している。
なお、基板１０１〜バリア層１０４の材料や導電型等の構成は、表１と同じである。
この構成により、図１に示す半導体装置と比べてゲートの制御性が向上する。
なお、ゲート電極部においては、キャリア走行層１０３までエッチングしてリセス１１６を形成してもよい。このようにすることでノーマリオフ動作が可能となる。
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例に係る半導体装置について、図３を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第２変形例に示す半導体装置と図１に示す第１の実施形態に係る半導体装置との違いは、ゲート電極１０７ｂとバリア層１０４との間にブロック層１０８を設けたところにある。このブロック層１０８は、具体的には膜厚２００ｎｍ、Ｍｇドープでキャリア濃度が１×１０１８ｃｍ−３のＧａＮである。
なお、基板１０１〜バリア層１０４の構成は、表１と同じである。
この構成により、図１に示す半導体装置に比べ、ブロック層１０８があるために半導体装置のリーク電流が低減する。
（第１の実施形態の第３変形例）
以下、第１の実施形態の第３変形例に係る半導体装置について、図４を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この第３変形例に示す半導体装置と図３に示す第２変形例に係る半導体装置との違いは、ゲート領域の一部のバリア層１０４ｂにエッチングによりリセス１１７を形成し、当該リセス１１７にブロック層１０８ａを形成したものである。ブロック層１０８ａの組成、導電型およびキャリア濃度は上記第２変形例に同じである。
なお、基板１０１〜バリア層１０４の材料や導電型等の構成は、表１に同じである。
この構成により、図１に示す半導体装置に比べ、ブロック層１０８があるために半導体装置のリーク電流が低減する。また、図３に示す半導体装置に比べ、ゲート制御性が向上し、バリア層を薄くすることでノーマリオフ動作も可能となる。
なお、上記第１の実施形態およびその第１〜３変形例、第１の実施形態に係る製造方法において、ソース電極１０５及びドレイン電極１０６は、ＴｉとＡｌとの多層構造に限らず、他の金属、例えばＨｆ、Ｗ、Ｖ、Ｍｏ、Ａｕ、Ｎｉ、Ｎｂなどを用いることができる。
また、ゲート電極１０７、１０７ａ、１０７ｂは、ＮｉとＡｕとの多層構造に限らずＮｉ、Ｐｄ、Ａｕ、Ｔｉのうち少なくとも１つを含む単層または多層構造を用いることができる。
なお、第１の絶縁膜１０９の製造方法は、スパッタ法に限らず水素含有量を低減できるのであればＰ−ＣＶＤ法でも原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法でもよい。
また、第１の絶縁膜１０９の原料としては窒素ガスまたはアルゴンガスを用いることができる。
（第２の実施形態）
以下、第２の実施形態に係る半導体装置について、図５を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
第２の実施形態にかかる半導体装置は、基板１０１からバリア層１０４ｃに至るまで、ソース電極１０５、ドレイン電極１０６およびゲート電極１０７ｂ、第１の絶縁膜１０９および第２の絶縁膜１１０については第１の実施形態にかかる半導体装置と同様である。第２の実施形態においては、ゲート領域の一部のバリア層１０４ｃにエッチングを施しリセス１１９を形成して膜厚を薄くし、当該リセス１１９を埋めるようにブロック層１０８ｂを形成している。ブロック層１０８ｂの組成、導電型およびキャリア濃度は上記第１実施形態（第２、第３変形例）に同じである。ブロック層１０８ｂは、ゲート電極１０７ｂとバリア層１０４ｃとの間に設けられる。
第１の実施形態にかかる半導体装置と異なる点は、第１の絶縁膜１０９とバリア層１０４ｃとの間に、第３の絶縁膜１１２を形成することである。この第３の絶縁膜１１２は膜厚が５０ｎｍのシリコン窒化膜よりなる。第３の絶縁膜１１２は、ブロック層１０８ｂを覆うように形成され、ブロック層１０８ｂの上部を開口して、ゲート電極１０７が形成される。これにより、ブロック層１０８ｂが無い場合と比較して、半導体装置のリーク電流が低減する。第１の絶縁膜１０９、第２の絶縁膜１１０および第３の絶縁膜１１２の構成の詳細を、表４に示す。
Figure 2014185034
上記構成により、第３の絶縁膜１１２の単位体積あたりの水素濃度が第２の絶縁膜１１０の単位体積あたりの水素濃度よりも小さいので、ゲートリーク電流を低減できるという効果が得られる。言い換えれば、ショットキー電極の上および下側の一部を水素含有量の少ない絶縁膜で覆うことで金属−半導体界面への水素の侵入を抑制でき、リーク電流の増加を抑制することができる。
（第２の実施形態に係る製造方法）
以下、第２の実施形態にかかる半導体装置の製造方法の概略について説明する。
基板１０１の上に、バッファ層１０２、キャリア走行層１０３およびバリア層１０４ｃを形成すること、バリア層１０４ｃにリセスを形成し、ブロック層１０８ｂを形成することについては、第１の実施形態と同様である。
第３の絶縁膜は、バリア層１０４ｃとブロック層１０８ｂを覆うように形成し、ブロック層１０８ｂ上部とオーミック電極を形成する領域をエッチングして開口する。第３の絶縁膜の開口部のブロック層１０８ｂ上部にゲート電極、第３の絶縁膜の開口部のバリア層１０４ｃ上にソース電極、ドレイン電極をそれぞれ形成する。
バリア層１０４ｃを覆うように第３の絶縁膜１１２を形成する工程が、第１の実施形態と大きく異なる。この第３の絶縁膜１１２は、シラン系ガスとアンモニアガスあるいは窒素ガスを用いるＰ−ＣＶＤ法により形成される膜厚５０ｎｍのシリコン窒化膜である。但し、水素含有量を下げるため成膜した後もしくはゲート領域やオーミック電極形成領域を開口後に、例えば５００℃以上でアニールを施すか、水素含有量を低くすることができるスパッタ法による膜を用いても良い。なお、表３に示したように、アニールを施すことで２×１０２２ｃｍ−３の水素濃度が、８．５×１０２１ｃｍ−３と当初の半分以下に抑制することができる。なお、ゲートリセスやオーミックリセスを形成する場合は、第３の絶縁膜１１２を形成前でも後でも構わない。なお、第３の絶縁膜１１２は窒化アルミニウムでも良い。スパッタ法の場合は、例えばアルゴンガス、窒素ガスあるいはアルゴンガスと窒素ガスの混合ガスを用いて成膜しても良い。
なお上述の、第３の絶縁膜１１２におけるゲート領域の開口部とは、図５に示すブロック層１０８ｂの上部が配置された箇所である。また、オーミック電極形成領域の開口部とは、バリア層１０４ｃ上面における、ソース電極１０５およびドレイン電極１０６が配置された部分である。
次に、第３の絶縁膜１１２およびソース電極１０５、ドレイン電極１０６、ゲート電極１０７ｂを覆うように第１の絶縁膜１０９を形成する。この第１の絶縁膜１０９は、窒素ガスおよびアルゴンガスを混合したガスを用いてスパッタ法により形成される。なお、第１の絶縁膜１０９の製造方法としてはスパッタ法に限らず水素含有量を低減できるのであればＰ−ＣＶＤ法でもＡＬＤ法でもよい。
次に、第１の絶縁膜１０９の上に第２の絶縁膜１１０を形成する。この第２の絶縁膜１１０は、シランガスとアンモニアガスとを用い、Ｐ−ＣＶＤ法により形成される。
次に、第１の絶縁膜１０９および第２の絶縁膜１１０の、ソース電極１０５およびドレイン電極１０６に対応する位置に開口部を設け、当該開口部にＡｕよりなる配線１１１を設ける。
上記構成により、第３の絶縁膜１１２の単位体積あたりの水素濃度が第２の絶縁膜１１０の単位体積あたりの水素濃度よりも小さいので、ゲートリーク電流を低減できるという効果が得られる。
また、上記構成により、単位体積当りの水素含有量が少ない第３の絶縁膜１１２が第２の絶縁膜１１０を形成する際に水素の金属−半導体界面への侵入を阻害し、リーク電流の低い半導体装置を実現することができる。
（変形例）
以下、第２の実施形態の変形例に係る半導体装置について、図６を参照しながら説明する。この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。
この変形例に係る半導体装置と図５に示す第２の実施形態に係る半導体装置との違いは、ゲート電極部である。すなわち、バリア層１０４ｃに施したリセス１１９に、ブロック層１０８ｂを形成する代わりにゲート電極１０７ｃを形成したものである。
図７Ａおよび図７Ｂは、図６に示す第２の実施形態の変形例に係る半導体装置のリーク特性ならびに第１の絶縁膜１０９を除いた構造のリーク特性を示す図である。具体的には、図７Ａに検討したサンプルＡ〜Ｃの構造を示し、図７Ｂにそれぞれのサンプルに関するリーク特性のグラフを示す。サンプルＡは第３の絶縁膜１１２のみ（すなわち第１の絶縁膜１０９および第２の絶縁膜１１０が形成される前）の場合の半導体装置、サンプルＢは第２の絶縁膜１１０と第３の絶縁膜１１２を形成した場合の半導体装置、サンプルＣは第１の絶縁膜１０９、第２の絶縁膜１１０および第３の絶縁膜１１２を形成した場合の半導体装置である。絶縁膜の膜厚は、第１の絶縁膜１０９は５０ｎｍであり、第２の絶縁膜１１０は、サンプルＣにおいては５０ｎｍで、サンプルＢにおいては１００ｎｍであり、第３の絶縁膜１１２はサンプルＡ〜Ｃのいずれにおいても５０ｎｍである。サンプルＢおよびサンプルＣは、絶縁膜の合計膜厚を１５０ｎｍとした。サンプルＡ〜Ｃにおける絶縁膜の厚さを表５に示す。
Figure 2014185034
図７Ｂにおいて、データはゲート−ドレイン間に１００Ｖ印加した時のリーク電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）をプロットした。なお、図７Ｂに示すグラフの縦軸において、例えば１．Ｅ−０７のようにＥが記載されているが、これは１０のべき乗を表す。すなわち、例えば１．Ｅ−０７は１×１０−７を表す。なお、グラフは片対数グラフであり、縦軸の単位はＡ／ｍｍである。また、「ＳｉＮ前」は「第１の絶縁膜１０９および第２の絶縁膜１１０が形成される前」（サンプルＡ）を表し、「ＳｉＮ後」は「第１の絶縁膜１０９または第２の絶縁膜１１０が形成された後」（サンプルＢまたはサンプルＣ）を表す。
図７Ｂより、第１の絶縁膜１０９が無い構造（サンプルＢ）では第１の絶縁膜１０９および第２の絶縁膜１１０が形成される前（サンプルＡ）と比べてリーク電流が６．７倍に増加したが、本開示の構造（サンプルＣ）ではリーク電流の増加が第１の絶縁膜１０９および第２の絶縁膜１１０が形成される前（サンプルＡ）の１．８倍に抑えられることがわかった。これは、第１の絶縁膜１０９がゲート電極を覆うことで、第２の絶縁膜１１０の成膜時に発生する水素の侵入を抑制することができ、リーク電流の増加を抑制できたと考えられる。
なお、第１の絶縁膜１０９の膜厚を５０ｎｍから１００ｎｍに厚くすることで、リーク電流をさらに低減できた。
なお、上記第２の実施形態およびその変形例、第２の実施形態に係る製造方法において、バリア層１０４ｃとして、Ａｌ０．３Ｇａ０．７Ｎ以外にＡｌＮを用いることも、他の組成のＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることもできる。また、バリア層１０４ｃとしてＡｌＮ／ＧａＮ多層構造または超格子構造、ＡｌＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造、ＧａＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造等を用いてもよい。
なお、ソース電極１０５及びドレイン電極１０６はＴｉとＡｌとの多層構造に限らず、他の金属、例えばＨｆ、Ｗ、Ｖ、Ｍｏ、Ａｕ、Ｎｉ、Ｎｂなどを用いることができる。
また、ゲート電極１０７ｂ、１０７ｃはＮｉとＡｕとの多層構造に限らずＮｉ、Ｐｄ、Ａｕ、Ｔｉのうち少なくとも１つを含む単層または多層構造を用いることができる。
なお、第２の実施形態に用いた第３の絶縁膜１１２は、ゲート電極１０７ｂと窒化物半導体（図５、６におけるバリア層１０４ｃ）の間に挿入して絶縁ゲート型窒化物半導体デバイスとしてもよい。
また、水素が金属−半導体界面に達し反応することは、窒化物半導体に限らず化合物半導体などでも発生しうることなので、ＧａＡｓやＩｎＰに代表される化合物半導体装置に適用した場合でも効果が有ると考えられる。
本第２の実施形態および変形例に係る構造では、オン特性を悪化させることなく、オフリーク電流を低減することができる。従って、低オン抵抗で低リークである優れた窒化物半導体トランジスタを提供することが可能となる。
（第３の実施形態）
以下、第３の実施形態に係る半導体装置について、図８を参照しながら説明する。この半導体装置は、ショットキーダイオード（ＳＤ：Ｓｈｏｔｔｋｙ Ｄｉｏｄｅ）である。
第２の実施形態に係る半導体装置は、主面の面方位を（１１１）としたＳｉ基板１０１の上に、ＡｌＮよりなるバッファ層１０２、層厚が１μｍのアンドープＧａＮからなる第１のキャリア走行層１０３ａ、層厚が２５ｎｍのアンドープＡｌ０．２５Ｇａ０．７５Ｎからなるバリア層１０４ｄが順次形成され、その上に、層厚が２２０ｎｍのアンドープＧａＮからなる第２のキャリア走行層１０３ｂと、層厚が２５ｎｍのアンドープＡｌ０．２５Ｇａ０．７５Ｎからなるバリア層１０４ｄとを交互に２周期以上形成され、最上層のバリア層１０４ｄの上に部分的にブロック層１０８ｃが形成された構成を有している（図８は３周期の構造を図示）。ブロック層１０８ｃは、具体的には膜厚２００ｎｍ、Ｍｇドープでキャリア濃度が１×１０１８ｃｍ−３のＧａＮである。なお、バッファ層１０２、第１のキャリア走行層１０３ａおよびバリア層１０４ｄ、ブロック層１０８ｃの主面の面方位は（０００１）である。
第１のキャリア走行層１０３ａとバリア層１０４ｄとの界面近傍（第１のキャリア走行層１０３ａ側）および第２のキャリア走行層１０３ｂとバリア層１０４ｄとの界面近傍（第２のキャリア走行層１０３ｂ側）には２次元電子ガス（２ＤＥＧ）層１２１ａが形成されている。すなわち、第１のキャリア走行層１０３ａについては１つの２次元電子ガス層、１つの第２のキャリア走行層１０３ｂについては１つの２次元電子ガス層が形成され、全体として複数の２次元電子ガス層１２１ａが形成されている。
ここで、基板１０１〜バリア層１０４ｄ、ブロック層１０８ｃおよび第２のキャリア走行層１０３ｂの構成について、表６にまとめる。
Figure 2014185034
最上層のバリア層１０４ｄに対し所定の位置に最下層の第１のキャリア走行層１０３ａに達するまでエッチングしてリセス構造を形成し、その上にＴｉとＡｌの多層膜よりなるカソード電極１１３が形成されている。また、カソード電極とは異なる位置で、かつブロック層１０８ｃの所定の位置に最下層の第１のキャリア走行層１０３ａに達するまでエッチングして形成されたリセス構造の上にＮｉとＡｕとの多層膜よりなるアノード電極１１４が形成されている。ここでカソード電極１１３とアノード電極１１４との間の距離は１０μｍである。
本開示のダイオードにおいて、上記カソード電極１１３がオーミック電極として、アノード電極１１４がショットキー電極として、それぞれ機能する。
第１の絶縁膜１０９ａはシリコン窒化膜（ＳｉＮ膜）よりなり、膜厚は１００ｎｍである。この第１の絶縁膜１０９ａはバリア層１０４ｄ、ブロック層１０８ｃ、カソード電極１１３およびアノード電極１１４を覆っている。
第２の絶縁膜１１０ａはシリコン窒化膜（ＳｉＮ膜）よりなり、膜厚は９００ｎｍである。この第２の絶縁膜１１０ａは、第１の絶縁膜の上を覆っている。
第１の絶縁膜１０９ａおよび第２の絶縁膜１１０ａのカソード電極１１３直上およびアノード電極１１４直上には開口部が形成され、当該開口部にＡｕよりなる配線１１１が設けられている。
ここで、第１の絶縁膜１０９ａの水素濃度は１×１０２１ｃｍ−３以下であり、第２の絶縁膜１１０ａの水素濃度は２×１０２２ｃｍ−３であり、第１の絶縁膜１０９ａの水素濃度の方が第２の絶縁膜１１０ａの水素濃度よりも小さくなっている。
（第３の実施形態に係る製造方法）
以下、第３の実施形態に係る半導体装置の製造方法の概略について説明する。
まず、基板１０１の上に、バッファ層１０２、第１のキャリア走行層１０３ａ、バリア層１０４ｄ、第２のキャリア走行層１０３ｂ、ブロック層１０８ｃをＭＯＶＰＥ法により形成する。ブロック層１０８ｃは、結晶成長後所定の領域のみを残してエッチングにより除去されている。
次に、カソード電極１１３およびアノード電極１１４を蒸着リフトオフ法あるいはスパッタ法により形成する。
次に、カソード電極１１３およびアノード電極１１４を覆うように第１の絶縁膜１０９ａを形成する。この第１の絶縁膜１０９ａは、窒素ガスおよびアルゴンガスを混合したガスを用いてスパッタ法により形成される。
次に、第１の絶縁膜１０９ａの上に第２の絶縁膜１１０ａを形成する。この第２の絶縁膜１１０ａは、シランガスとアンモニアガスとを用い、Ｐ−ＣＶＤ法により形成される。
次に、第１の絶縁膜１０９ａおよび第２の絶縁膜１１０ａの、カソード電極１１３およびアノード電極１１４に対応する位置に開口部を設け、当該開口部にＡｕよりなる配線１１１を設ける。
上記構成により、第１の絶縁膜１０９ａの単位体積あたりの水素濃度が第２の絶縁膜１１０ａの単位体積あたりの水素濃度よりも小さいので、リーク電流を低減できるという効果が得られる。
また、上記構成により、単位体積当りの水素含有量が少ない第１の絶縁膜１０９ａが第２の絶縁膜１１０ａを形成する際に水素の金属−半導体界面への侵入を阻害し、リーク電流の低い半導体装置を実現することができる。
図９は、図８に示す第３の実施形態に係る構造と、第２の絶縁膜１１０ａのみを適用したダイオードの逆方向リーク特性を示すグラフである。図９において、横軸はアノード−カソード間の逆電圧（Ｒｅｖｅｒｓｅ ｂｉａｓ、すなわちカソードが正電圧でアノードが基準電圧（ＧＮＤ）、単位はＶ）の値、縦軸がリーク電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）の値（単位はＡ／ｍｍ）である。図９に示すグラフの縦軸において、例えば１．Ｅ−０７のようにＥが記載されているが、これは１０のべき乗を表す。すなわち、例えば１．Ｅ−０７は１×１０−７を表す。なお、図９は片対数グラフである。
ここで、第１の絶縁膜１０９ａとしてＥＣＲスパッタ法により形成した１００ｎｍのシリコン窒化膜（ＥＣＲ−ＳｉＮ膜と表記）あるいは５０ｎｍの窒化アルミニウム膜（ＡｌＮ膜）の上に第２の絶縁膜１１０ａとしてＰ−ＣＶＤ法により９００ｎｍ程度のシリコン窒化膜（Ｐ−ＳｉＮ膜と表記）を形成したダイオードをサンプルＤとする。また、第１の絶縁膜１０９ａとしてＥＣＲスパッタ法により形成した５０ｎｍの窒化アルミニウム膜（ＡｌＮ膜）の上に第２の絶縁膜１１０ａとしてＰ−ＣＶＤ法により９００ｎｍ程度のシリコン窒化膜（Ｐ−ＳｉＮ膜と表記）を形成したダイオードをサンプルＥとする。比較のため、Ｐ−ＣＶＤ法により形成したシリコン窒化膜から成る第２の絶縁膜１１０ａのみ（サンプルＦ）のデータも合わせて示している。サンプルＤ〜Ｆにおける絶縁膜の構成を、表７に示す。
Figure 2014185034
図９より明らかなように、図８に示す第３の実施形態に係る構造を適用することで、１桁以上リーク電流を低減することができる。ちなみに、図８に示す構造におけるリーク電流の成分は、アノード電極１１４−窒化物半導体（バリア層１０４ｄとキャリア走行層１０３ｂ）で形成されるショットキー接合部のリークと、アノード電極１１４下のｐ型ＡｌＧａＮから成るブロック層１０８ｃを介したリークから構成されている。図９の、第２の絶縁膜１１０ａであるＰ−ＣＶＤ法により形成したシリコン窒化膜１１０ａだけ（サンプルＦ）のリーク特性は、ブロック層１０８ｃを介したリーク電流が６０Ｖ付近から増加している。しかしながら、図８に示す構造ではリーク電流の急激な増加は見られない。
そこで、ブロック層１０８ｃを介したリーク成分を調べるため、図８のアノードリセスを形成していない構造である図１０Ａを用いて評価を行った。図１０Ａに示す構造では、アノード電極１１４ａはブロック層１０８ｄを介してバリア層１０４ｄ上に配置され、アノード電極１１４ａ上に配線１１１ａが形成されている。すなわち、アノード電極１１４ａが窒化物半導体（バリア層１０４ｄおよびキャリア走行層１０３ｂ）と接触していない為、ショットキー接合部からのリークは除外され、ブロック層１０８ｄを介したリークのみを評価することができる。
その結果を図１０Ｂのグラフに示す。絶縁膜の材料と厚みは、表７に示した構成と同じである。図１０Ｂのグラフにおいて、横軸はアノード−カソード間の逆電圧ＶＲ（すなわちカソードが正電圧でアノードが基準電圧（ＧＮＤ）、単位はＶ）の値、縦軸がリーク電流ＩＲの値（単位はＡ／ｍｍ）である。また、縦軸において、例えば１．Ｅ−０７のようにＥが記載されているが、これは１０のべき乗を表す。すなわち、例えば１．Ｅ−０７は１×１０−７を表す。なお、図１０Ｂは片対数グラフである。
図１０Ｂより、ブロック層１０８ｄを介したリークは、Ｐ−ＣＶＤ法により形成したシリコン窒化膜１１０ａだけのサンプルで大きく、本開示の構造を適用したサンプルは２桁程度リーク電流を低減する事がわかった。
以上の結果より、図１０Ａに示す構造は、ショットキー接合部のリークを低減するだけでなく、ブロック層１０８ｄを介したリーク電流も低減する事ができる。
なお、今回は３チャネルのダイオードの例を示したが、さらに多くのチャネルや逆にチャネル数の少ない場合でも同様の効果が得られる。
本実施形態の構造では、順方向特性を悪化させることなく、逆方向リーク電流を低減することができる。従って、低オン抵抗で逆方向リークの少ない優れた窒化物半導体ダイオードを提供することが可能となる。
（変形例）
以下、第３の実施形態の変形例に係る半導体装置について、図１１を参照しながら説明する。この半導体装置は、ショットキーダイオード（ＳＤ）である。
この変形例に係る半導体装置と図８に示す第３の実施形態に係る半導体装置との違いは、アノード電極部である。すなわち、本変形例においてはブロック層１０８ｃまたは１０８ｄを形成せず、最上層のバリア層１０４ｄの主面上に直接、アノード電極１１４ｂが形成された構成である。
この構成においても図８に示す第３の実施形態に係る半導体装置と同様、順方向特性を悪化させることなく、逆方向リーク電流を低減することができる。従って、低オン抵抗で逆方向リークの少ない優れた窒化物半導体ダイオードを提供することが可能となる。
なお、本変形例では３チャネルのダイオードの例を示したが、さらに多くのチャネルや逆にチャネル数の少ない場合でも同様の効果が得られる。
なお、上記第３の実施形態および変形例において、第２のキャリア走行層１０３ｂの組成は上記に限られない。第２のキャリア走行層１０３ｂとしては、ＧａＮ以外にＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることができる。また、第１のキャリア走行層１０３ａと第２のキャリア走行層１０３ｂとの組成は異なっていてもよい。また、第２のキャリア走行層１０３ｂは複数層よりなるが、それぞれの組成が異なっていてもよい。
また、バリア層１０４ｄとしてＡｌ０．２５Ｇａ０．７５Ｎ以外にＡｌＮを用いることも、他の組成のＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることもできる。また、バリア層１０４ｄとしてＡｌＮ／ＧａＮ多層構造または超格子構造、ＡｌＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造、ＧａＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造等を用いてもよい。
なお、カソード電極１１３はＴｉとＡｌとの多層構造に限らず、他の金属、例えばＨｆ、Ｗ、Ｖ、Ｍｏ、Ａｕ、Ｎｉ、Ｎｂを用いることができる。
また、アノード電極１１４、１１４ａ、１１４ｂはＮｉとＡｕとの多層構造に限らずＮｉ、Ｐｄ、Ａｕ、Ｔｉのうち少なくとも１つを含む単層または多層構造を用いることができる。
なお、上記各実施形態および変形例において、基板１０１としてはＳｉ基板以外にＧａＮ基板やサファイア基板、スピネル基板を用いることができる。また、基板１０１の面方位は（１１１）面に限らず（００１）面を用いることができる。また、ＧａＮ基板やサファイア基板のような六方晶基板を用いた場合は、主にｃ面（（０００１）面）を用いるが、ｃ面に限らずｍ面やｒ面を用いることが可能である。なお、基板１０１の厚さは、５２５μｍに限られない。
また、バッファ層１０２の層厚としては、１μｍ〜５μｍであることが好ましく、キャリア走行層１０３（１０３ａ）の層厚としては１μｍ〜３μｍであることが好ましい。バリア層１０４（１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ）の層厚は、１ｎｍ〜８０ｎｍの範囲であることが好ましい。ここで、「〜」で示される範囲は、「以上、以下」を示す。例えば、１ｎｍ〜８０ｎｍとは、「１ｎｍ以上、８０ｎｍ以下」を表す。
また、ブロック層１０８（１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ）の層厚は５０ｎｍ〜２００ｎｍであることが好ましい。ブロック層１０８の組成はＧａＮに限らずＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることができる。ブロック層１０８のキャリア濃度は１×１０１８ｃｍ−３に限られず、半導体装置の特性に応じ適宜設定することが可能である。
また、ブロック層１０８としてｐ型ＧａＮを用いたが、ｐ型層であればＧａＮ以外にも酸化物半導体層（例えばＮｉＯ）や有機物半導体層を用いることができる。
また、バッファ層１０２、キャリア走行層１０３、バリア層１０４の組成は上記に限られない。たとえば、バッファ層１０２としてＡｌＮ以外にＧａＮを用いることも、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることもできる。また、バッファ層１０２としてＡｌＮ／ＧａＮ多層構造または超格子構造、ＡｌＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造、ＧａＮ／ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）多層構造または超格子構造等を用いてもよい。
キャリア走行層１０３（１０３ａ）としてはＧａＮ以外にＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）やＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）を用いることができる。
なお、第１の絶縁膜１０９（１０９ａ）および第２の絶縁膜１１０（１１０ａ）については、シリコン窒化膜に限らず窒化アルミニウム（ＡｌＮ）膜でもよく、シリコン酸窒化（ＳｉＯＮ）膜でもよい。また、第２の絶縁膜１１０については、シリコン酸化膜、あるいはシリコン酸化膜とシリコン窒化膜の多層膜であってもよい。また、第１の絶縁膜１０９および第２の絶縁膜１１０の膜厚については上記に限られず、半導体装置の特性に応じ適宜設定することができる。また、第１および第２の絶縁膜を含む各構成要素については、その濃度や膜厚等の数値に関して、上記に限られず、適宜設定することができる。
以上のように、本出願において開示する技術の例示として、第１〜第３の実施形態およびその変形例を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
以上のように、本開示における技術の例示として、実施の形態およびその変形例を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施形態および変形例は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示の半導体装置は、テレビ他の民生機器の電源回路や高周波デバイス等で用いられるパワーデバイスとして有用である。
１０１ 基板
１０２ バッファ層
１０３，１０３ａ，１０３ｂ キャリア走行層
１０４，１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ バリア層
１０５ ソース電極
１０６ ドレイン電極
１０７，１０７ａ，１０７ｃ ゲート電極
１０８，１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ ブロック層
１０９，１０９ａ 第１の絶縁膜
１１０，１１０ａ 第２の絶縁膜
１１１，１１１ａ 配線
１１２ 第３の絶縁膜
１１３ カソード電極
１１４，１１４ａ，１１４ｂ アノード電極
１２１，１２１ａ ２次元電子ガス層

Claims (12)

  1. 半導体層と、
    前記半導体層上に形成されたオーミック電極と、
    前記半導体層上に形成されたショットキー電極と、
    前記オーミック電極と前記ショットキー電極との間の半導体層上と半導体層とショットキー接合を形成する前記ショットキー電極とを覆う第１の絶縁膜と、
    前記第１の絶縁膜の上に形成された第１の絶縁膜より単位体積あたりの水素含有量が多い第２の絶縁膜と
    を備えることを特徴とする半導体装置。
  2. 前記第１の絶縁膜は、アルゴンガス、窒素ガスあるいはアルゴンガスと窒素ガスの混合ガスを用いたスパッタ成膜法により成膜されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の絶縁膜は、シリコン窒化膜あるいは窒化アルミニウムであることを特徴とする請求項１記載の半導体装置。
  4. 前記第１の絶縁膜は、圧縮応力を有する絶縁膜であることを特徴とする請求項１記載の半導体装置。
  5. 前記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはシリコン酸化膜とシリコン窒化膜の多層膜であることを特徴とする請求項１記載の半導体装置。
  6. 前記第１の絶縁膜と前記半導体層の間に水素含有量の少ない第３の絶縁膜を備え、
    前記第３の絶縁膜の一部を開口して開口部を設け、前記開口部を覆うように前記半導体層とショットキー接合を形成する前記ショットキー電極を備えることを特徴とする請求項１記載の半導体装置。
  7. 前記第３の絶縁膜は、アルゴンガス、窒素ガスあるいはアルゴンガスと窒素ガスの混合ガスを用いたスパッタ成膜法により成膜されることを特徴とする請求項６記載の半導体装置。
  8. 前記第３の絶縁膜は、プラズマＣＶＤ法により成膜し、成膜後アニールすることで水素含有量を低減することを特徴とする請求項６記載の半導体装置。
  9. 前記第３の絶縁膜は、シリコン窒化膜あるいは窒化アルミニウムであることを特徴とする請求項６記載の半導体装置。
  10. 半導体からなる半導体層を形成する工程と、
    前記半導体層上に形成されたオーミック電極を形成する工程と、
    前記半導体層上に形成されたショットキー電極を形成する工程と、
    前記オーミック電極と前記ショットキー電極の間の半導体層上と半導体層とショットキー接合を形成する前記ショットキー電極とを覆う第１の絶縁膜をスパッタ成膜法により形成する工程と、
    前記第１の絶縁膜の上に形成された第１の絶縁膜より単位体積あたりの水素含有量の多い第２の絶縁膜を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  11. 前記オーミック電極はドレイン電極およびソース電極であり、
    前記ショットキー電極は前記ドレイン電極と前記ソース電極の間に形成されたゲート電極であることを特徴とする請求項１記載の半導体装置。
  12. 前記ショットキー電極はアノード電極であり、
    前記オーミック電極はカソード電極であることを特徴とする請求項１記載の半導体装置。
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