WO2007091301A1 - 半導体装置とその製造方法 - Google Patents

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Kozo Makiyama
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • a junction field effect transistor using a compound semiconductor layer for an electron transit layer or the like is useful as a semiconductor device for high output.
  • the surface of the compound semiconductor layer used in the semiconductor device is chemically and physically weaker than the surface of the silicon layer, etc., and when oxidized, an electron trap is formed on the surface and is suitable for practical use. Disappear.
  • a protective insulating film is formed on the surface of the uppermost compound semiconductor layer so that the compound semiconductor layer is not oxidized during the manufacturing process.
  • Patent Documents 1 to 4 disclose various examples of the protective insulating film.
  • Patent Document 1 discloses a protective insulating film in which a first silicon nitride (SiN) film having a high hydrogen content and a second silicon nitride film having a low hydrogen content are stacked in this order. It is used as
  • the surface state of the compound semiconductor layer is stabilized and the electrical characteristics are improved. It is important to improve.
  • Patent Document 1 Japanese Patent Laid-Open No. 4-6835
  • Patent Document 2 Japanese Patent Laid-Open No. 3-240265
  • Patent Document 3 JP 2000-323495 A
  • Patent Document 4 Japanese Patent No. 2792948
  • An object of the present invention is to provide a semiconductor device including a protective insulating film made of silicon nitride having an optimized film quality and a method for manufacturing the semiconductor device.
  • a semiconductor device having a protective insulating film made of low silicon nitride is provided.
  • a protective insulating film As such a protective insulating film, a laminated film of two or more silicon nitride films laminated such that the film density of the second layer is lower than that of the first layer, or the film density has a downward force upward. There is a single-layer silicon nitride film that becomes lower.
  • the magnitude relationship of the film density generally matches the magnitude relationship of the stress. Therefore, the stress of the protective insulating film according to the present invention is relieved as compared with the case where a single-layer silicon nitride film having a high film density is used as the protective insulating film.
  • the silicon nitride film having a high film density that forms the lower part of the protective insulating film has good adhesion to the underlying compound semiconductor layer, and thus can prevent the protective insulating film from peeling off. .
  • the protective insulating film is formed of a laminated film of silicon nitride films
  • the silicon nitride film of the first layer has a higher film density than the second layer, so the amount of hydrogen contained in the film Less is . Therefore, the amount of hydrogen transferred from the protective insulating film to the compound semiconductor layer is reduced or the formation of a silicon nitride film is compared to the case where the relationship between the film densities of the first and second silicon nitride films is reversed.
  • the initial diffusion of hydrogen into the semiconductor substrate is reduced, and it is easy to avoid the disadvantage that the donor in the compound semiconductor layer is neutralized by the hydrogen.
  • This advantage can also be obtained when the protective insulating film is formed of a single-layer silicon nitride film whose film density decreases as the downward force increases.
  • a second silicon nitride film constituting the protective insulating film is formed by a CVD method and a film forming condition in which the film density is lower than that of the silicon nitride film on the first silicon nitride film.
  • a method for manufacturing a semiconductor device including a step of forming by a plasma CVD method.
  • FIG. 1 (a) to (c) are cross-sectional views (part 1) of the semiconductor device according to the first embodiment of the present invention during manufacture.
  • FIGS. 2A and 2B are cross-sectional views (part 2) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • 3 (a) and 3 (b) are cross-sectional views (part 3) of the semiconductor device according to the first embodiment of the present invention in the middle of manufacture.
  • FIGS. 4 (a) and 4 (b) are cross-sectional views (part 4) of the semiconductor device according to the first embodiment of the present invention during manufacture.
  • FIG. 5 is a cross-sectional view (part 5) of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a configuration diagram of a plasma CVD apparatus used in each embodiment of the present invention.
  • FIG. 7 is a cross-sectional view for explaining a method of forming a first protective insulating film according to a first example of the first embodiment of the present invention.
  • FIG. 8 is a diagram showing the results of investigating the film density of a silicon nitride film obtained by changing the film formation conditions by RBS (Rutherford Backscattering Spectrometry).
  • FIG. 9 is a cross-sectional view for explaining a method for forming a first protective insulating film according to a second example of the first embodiment of the present invention.
  • FIG. 10 is a diagram showing the magnitude relation of the film density of the silicon nitride film in the second example of the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view for explaining a film formation method of a first protective insulating film according to a fourth example of the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view for explaining a film formation method of the first protective insulating film according to the fifth example of the first embodiment of the present invention.
  • FIGS. 13 (a) and 13 (b) are cross-sectional views in the middle of manufacturing a semiconductor device according to the second embodiment of the present invention. It is a surface view (part 1).
  • FIGS. 14A and 14B are cross-sectional views (part 2) of the semiconductor device according to the second embodiment of the present invention in the middle of manufacture.
  • FIGS. 15A and 15B are sectional views (part 3) of the semiconductor device according to the second embodiment of the present invention in the middle of manufacture.
  • FIGS. 16A and 16B are cross-sectional views (part 4) of the semiconductor device according to the second embodiment of the present invention in the middle of manufacture.
  • FIGS. 17 (a) and 17 (b) are cross-sectional views (part 5) of the semiconductor device according to the second embodiment of the present invention during manufacture.
  • FIG. 18 is a sectional view (No. 6) in the middle of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIGS. 19A to 19C are cross-sectional views (part 1) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIGS. 20 (a) and 20 (b) are sectional views (part 2) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIGS. 21 (a) and 21 (b) are cross-sectional views (part 3) of the semiconductor device according to the third embodiment of the present invention during manufacture.
  • FIGS. 22 (a) and 22 (b) are cross-sectional views (part 4) of the semiconductor device according to the third embodiment of the present invention during manufacture.
  • FIG. 23 is a cross-sectional view (part 5) of the semiconductor device according to the third embodiment of the present invention which is being manufactured.
  • FIGS. 24 (a) and 24 (b) are sectional views (part 1) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIGS. 25 (a) and 25 (b) are sectional views (part 2) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIGS. 26A and 26B are sectional views (part 3) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIGS. 27 (a) and 27 (b) are cross-sectional views in the middle of manufacturing a semiconductor device according to the third embodiment of the present invention. It is a side view (part 4).
  • FIGS. 28A and 28B are cross-sectional views (part 5) of the semiconductor device according to the third embodiment of the present invention in the middle of manufacture.
  • FIG. 29 is a sectional view (No. 6) in the middle of manufacturing the semiconductor device according to the third embodiment of the present invention.
  • 1 to 5 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture.
  • a buffer layer 12 made of GaAs, an electron transit layer 13 made of InGaAs, an electron supply layer 14 made of AlGaAs, and a contact layer 15 made of GaAs are formed on a semi-insulating GaAs substrate 10 by MOCVD (Metal Epitaxial growth by the Organic Chemical Vapor Deposition method.
  • MOCVD Metal Epitaxial growth by the Organic Chemical Vapor Deposition method.
  • the buffer layer 12 plays a role of preventing the lattice defects on the surface of the GaAs substrate 10 from being transmitted to the electron transit layer 13.
  • the contact layer 15 is formed in order to make ohmic contact with the source electrode and drain electrode to be formed next.
  • oxygen is ion-implanted into each of the layers 12 to 15 and the GaAs substrate 10 in the region where the transistor is not formed, and the donor in that region is deactivated, thereby forming the element isolation region 11.
  • an AuGe film having a thickness of about 20 nm and an Au film having a thickness of about 200 nm are formed in this order on the contact layer 15 by photolithography and vacuum deposition. Then, the source electrode 18 and the drain electrode 19 spaced apart from each other are formed, and ohmic contact is formed by heat treatment at 350 ° C. for 3 minutes.
  • a first protective insulating film 20 made of silicon nitride is formed on the surfaces of the electrodes 18 and 19 and the contact layer 15 by plasma CVD.
  • This first protective insulating film 20 protects the surface of the chemically and physically fragile outer contour layer 15, prevents the surface from being oxidized during the process, and finally provides the electrical characteristics of the transistor. The Formed to improve.
  • an ultraviolet-sensitive photoresist is applied on the first protective insulating film 20, and is exposed and developed, so that the space between the electrodes 18 and 19 is increased.
  • a first resist pattern 22 having a first window 22a is formed.
  • PFI32-A8 manufactured by Sumitomo Chemical Co., Ltd. is used as the ultraviolet photosensitive photoresist.
  • the first resist pattern 22 is used as a mask while the S
  • the first protective insulating film 20 is etched by dry etching using F as an etching gas.
  • 1st opening 20x is formed in the 1st protective insulating film 20 under 1 window 22a. Furthermore, using SiCl
  • the contact layer 15 is etched by dry etching to form the second opening 15X under the first opening 20x.
  • the first resist pattern 22 is removed using a heated release agent.
  • the first protective insulating film 20 and the first and second openings 20x and 15x are soluble in an alkali solution and can be side-etched.
  • a fat such as polymethyldaltalimide (PMGI)
  • PMGI polymethyldaltalimide
  • the resin layer 24 is heated and cured under conditions of a substrate temperature of 180 ° C and a processing time of 3 minutes.
  • an ultraviolet-sensitive photoresist is applied on the resin layer 24, and is exposed and developed, whereby a second resist pattern 25 having a second window 25a wider than the first opening 20x.
  • the ultraviolet photosensitive photoresist is not particularly limited, but PFI32-A8 manufactured by Sumitomo Chemical is used in this embodiment.
  • the resin layer is passed through the second window 25a of the second resist pattern 25.
  • the resin layer 24 is wet etched.
  • the resin layer 24 is side-etched by using an etchant that selectively etches the resin layer 24, for example, an aqueous solution of tetramethylammonium hydroxide (TMA H). To do.
  • TMA H tetramethylammonium hydroxide
  • the electron supply layer 14 in the second openings 20x and 15x is exposed from the third window 24a.
  • FIG. 4 (a) by forming a metal laminated film in each window 24a, 25a by vapor deposition, the first and second openings 20x, 15x and the surrounding first 1
  • a mushroom-like gate electrode 28 is formed on the protective insulating film 20.
  • the metal laminated film for example, a Ti layer having a thickness of about lOnm, a Pt layer having a thickness of about lOnm, and an Au layer having a thickness of about 300 nm are formed in this order.
  • a Schottky junction is formed at the interface between the gate electrode 28 and the electron supply layer 14.
  • a second protective insulating film 29 made of silicon nitride is formed.
  • the semiconductor device is a junction field effect transistor, in which electrons are supplied from the electron supply layer 14 to the electron transit layer 13, and on / off of the current flowing through the electron transit layer 13 is controlled by the gate voltage.
  • the first protective insulating film 20 is composed of a silicon nitride layer formed by a plasma CVD method.
  • FIG. 6 is a configuration diagram of a plasma CDV apparatus used to form the first protective insulating film 20.
  • the plasma CVD apparatus 100 has a chamber 101 whose inside can be decompressed by a decompression pump (not shown).
  • a substrate mounting table 102 is provided in the chamber 101, and the substrate 10 is mounted on the substrate mounting table 102.
  • the substrate mounting table 102 incorporates a heating means (not shown) such as a heating wire, and the substrate 10 is heated to a desired temperature by the heating means.
  • a shower head 103 that disperses the reaction gas introduced from the gas introduction port 105 toward the surface of the substrate 10 is provided above the substrate mounting table 102.
  • a high frequency power source 104 is electrically connected to one head 103, and the reactive gas is turned into plasma by the high frequency power supplied from the high frequency power source 104.
  • the material gas that does not contribute to the reaction in the chamber 101 is exhausted to the outside from the exhaust port 106.
  • the first protective insulating film 20 (see FIG. 5) formed using such a plasma CVD apparatus 100 has an adhesive property with a semiconductor layer in order to protect the compound semiconductor layer such as the outer contour layer 15. Performances such as denseness and low stress are required.
  • the frequency of the high-frequency power source 104 is low, for example, 380 kHz, the adhesion between the first protective insulating film 20 and the base is improved compared to the case of high frequency. It became clear that it became power.
  • the plasma precursor in the chamber 101 can follow the direction of the slowly changing electric field and has a relatively high kinetic energy.
  • the first protective insulating film 20 is formed, electrical damage to the semiconductor substrate 10 due to the precursor increases.
  • the frequency of the high-frequency power source 104 is high, for example, 13.56 MHz, the adhesion between the first protective insulating film 20 and the base is low as compared with the low-frequency case as described above.
  • the precursor of the plasma in the chamber 101 cannot follow the electric field that changes its direction at a high speed, so that the kinetic energy of the precursor is reduced.
  • silicon nitride films are made consistent with the film formation conditions.
  • the density that is, the film density changes.
  • a high-density silicon nitride film has excellent blocking properties such as moisture, and therefore has the advantage of increasing the reliability of the device, but has a large stress! Therefore, it is easy to cause film peeling, etc. There is also an inconvenience.
  • a low-density silicon nitride film is difficult to block moisture, but has a low IJ point that film peeling due to low stress is difficult to occur. As described above, it is difficult for a single-layer silicon nitride film to satisfy all of high adhesion, denseness, low electrical damage, and low stress at the same time.
  • the inventor of the present application has come up with a method for forming the first protective insulating film 20 as described below.
  • FIG. 7 is a cross-sectional view for explaining a method of forming the first protective insulating film 20 according to the first example.
  • a first silicon nitride film 20a and a second silicon nitride film 20b having a lower film density than the silicon nitride film 20a are stacked in this order.
  • First protective insulating film 20 is used.
  • the magnitude relation of the density of the silicon nitride film is generally coincident with the magnitude relation of the stress. That is, a silicon nitride film having a high density has a high stress and a silicon nitride film having a low density has a lower stress or a reverse stress direction than a silicon nitride film having a high density.
  • the first protective insulating film is formed only from the silicon nitride film having a high film density and high stress.
  • the stress as a whole of the first protective insulating film 20 can be relieved.
  • the film having a high film density is adopted as the first silicon nitride film 20a, the water permeability of the silicon nitride film 20a can be made lower than that of the second silicon nitride film 20b. As a result, the moisture blocking property of the first protective insulating film 20 in the portion close to the contact layer 15 is enhanced, and it is easy to prevent external moisture and the like from reaching the contact layer 15.
  • the film density of the first silicon nitride film 20a is high in this way, the amount of hydrogen contained in the silicon nitride film 20a is less than the amount of hydrogen contained in the second silicon nitride film 20b. Become. Therefore, compared to Patent Document 1, the amount of hydrogen transferred from the first protective insulating film 20 to the contact layer 15 or the diffusion of hydrogen at the initial stage of film formation is reduced, and the donor in the compound semiconductor layer such as the contact layer 15 is reduced by hydrogen. Can be prevented from being neutralized, and deterioration of the electrical characteristics of the transistor due to hydrogen can be prevented.
  • a gas containing ammonia is used as the nitrogen source gas of the second silicon nitride film 20b, and nitrogen is used as the nitrogen source gas of the first silicon nitride film 20a.
  • the film density of the first silicon nitride film 20b is made lower than that of the first silicon nitride film 20a.
  • Silane (SiH) is used as the silicon source gas for the films 20a and 20b.
  • the first silicon nitride film 20a formed under these conditions had a refractive index of 2.05, a film density of 2.49 g / cm 2 , and a stress of 500 MPa (compressed).
  • the second silicon nitride film 20b has a refractive index of 2.10, a film density of 2.15 g / cm 2 , and a stress of 50 MPa (tensile).
  • the film density of the second silicon nitride film 20b is higher than that of the first silicon nitride film 20a. It was actually confirmed that the stress direction of the second silicon nitride film 20b is opposite to that of the first silicon nitride film 20a. This is because a gas containing ammonia is used as a nitrogen source gas for the second-layer silicon nitride film 20b. This is probably because hydrogen was taken into the film.
  • the water permeability of the first silicon nitride film 20a is about one-sixth that of the second silicon nitride film 20b. It became clear that it was higher than the stratum.
  • the method for reducing the film density of the second silicon nitride film 20b to be lower than that of the first silicon nitride film 20a is not limited to the above.
  • FIG. 8 is a diagram showing the results of investigating the film density of a silicon nitride film obtained by changing the film formation conditions by RBS (Rutherford Backscattering Spectrometry). In this investigation, each silicon nitride film was formed on a silicon substrate (not shown). N, Si, and H concentrations were also investigated.
  • the film density of the silicon nitride film can also be lowered by increasing the frequency of 4.
  • the inventors of the present application have found some other conditions for reducing the film density of the silicon nitride film.
  • the film deposition conditions for the second silicon nitride film 20b so that the film density of the second silicon nitride film 20b is lower than that of the first silicon nitride film 2Oa are summarized as follows.
  • the frequency of the high-frequency power applied to the film-forming atmosphere (the frequency of the high-frequency power source 104) is higher than that in the step of forming the 0th-layer silicon nitride film 20a.
  • the power of the high-frequency power applied to the deposition atmosphere (power of the high-frequency power source 104) is lower than in the step of forming the silicon nitride film 20a of the GO layer.
  • Ammonia is used as the nitrogen source gas, and nitrogen is used as the nitrogen source gas of the first silicon nitride film 20a.
  • (V) The substrate temperature is lowered as compared with the step of forming the silicon nitride film 20a as the layer.
  • (Vi) The film formation rate is made faster than the step of forming the silicon nitride film 20a as the layer.
  • any one of (i) to (vi) can be adopted.
  • the flow rate of the deposition gas for example, SiH, is higher than when the first silicon nitride film 20a is formed.
  • the film formation conditions of the silicon nitride film in which the film density is reduced as in (i) to (vi) are the film formation conditions with improved radicality as a result.
  • the precursor in the plasma atmosphere has a relatively low kinetic energy, and as described above, it is possible to form the second silicon nitride film 20b made of the silicon nitride film having a low film density. it can. Further, since the kinetic energy of the precursor is low, the electrical damage to the substrate 10 and the like is low. Therefore, the second-layer silicon nitride film 20b can be formed to a relatively thick thickness without worrying about the electrical damage.
  • the film formation condition of the silicon nitride film in which the film density is increased like the first silicon nitride film 20a is called the film formation condition with enhanced ionicity.
  • the film-forming conditions can form the silicon nitride film 20a having good adhesion to the compound semiconductor layer such as the contact layer 15 and the like. Film peeling can be effectively prevented.
  • the substrate 10 and the like are electrically connected during film formation when the kinetic energy of the precursor in the plasma atmosphere is higher than the film formation conditions with increased radicality. Susceptible to air damage.
  • the thickness of the silicon nitride film 20a of the first layer to reduce the electrical damage is extremely thin and about several nm.
  • the second silicon nitride film 20b is formed thick without worrying about electrical damage to the substrate 10, and the first silicon nitride film 20a reduces the electrical damage. Therefore, it is preferable to form the film thinner than the second-layer silicon nitride film 20b.
  • the thicknesses of the thin first silicon nitride film 20a and the thick second silicon nitride film 20b are determined as described above so that the overall stress of the first protective insulating film 20 is as close to zero as possible. It is preferable to do this. Note that it is preferable that the first-layer silicon nitride film 20a and the second-layer silicon nitride film 20b are formed so that their refractive indexes are the same as much as possible. In this way, the dielectric constant of the first protective insulating film 20 is constant in the film, and it is possible to prevent the electric field in the film from becoming discontinuous as the dielectric constant varies, thereby improving the reliability of the semiconductor device. it can.
  • Patent Documents 2 to 4 disclose that the protective insulating film is formed of a laminated film in which the lowermost layer is made of a silicon nitride film and the uppermost layer is made of an oxide silicon film. Yes.
  • the first protective insulating film 20 is composed only of silicon nitride that can easily control the stress depending on the film forming conditions, the first protective insulating film 20 is more than when a silicon oxide film is used. 1 The stress of the protective insulating film 20 can be easily approached to zero. The same applies to the second to fifth examples described later.
  • FIG. 9 is a cross-sectional view for explaining a method of forming the first protective insulating film 20 according to the second example.
  • three or more silicon nitride films 20a to 20f are stacked to form a first layer.
  • the protective insulating film 20 is used.
  • silicon nitride films 20a to 20g are formed so that the magnitude relation of the film density is alternately switched as shown in FIG.
  • the second silicon nitride film 20b is made lower than the first silicon nitride film 20a.
  • the magnitude relationship of the film density generally coincides with the magnitude relationship of the stress. Therefore, the first protective insulating film is compared with the case where the first protective insulating film 20 is formed of a single layer silicon nitride film having a high film density by alternately switching the film density relationship as in this example. The overall stress of 20 is alleviated.
  • the internal stress applied to the interface between the upper and lower silicon nitride films can be made smaller than in the first example, and silicon nitride is formed at the interface. It is possible to reduce the risk of the film peeling off.
  • the first layer silicon nitride film 20a having a high film density is formed under film formation conditions with improved ionization properties.
  • the first protective insulating film 20 can be prevented from peeling off.
  • the silicon nitride film contains a relatively large amount of hydrogen, and the donor such as the contact layer 15 is neutralized by the movement of the hydrogen. It has been.
  • the contact layer 15 since the thickness of the silicon nitride films 2 Ob, 20d, and 20f with a lower film density is made thinner toward the lower film, the contact layer 15 The amount of hydrogen contained in the second layer of silicon nitride film 20b close to is reduced. As a result, the contact layer 15 is easily affected, the amount of hydrogen transferred from the second silicon nitride layer 20b to the contact layer 15 can be reduced, and the donor in the contact layer 15 and the like can be neutralized. Can be suppressed.
  • any one of the conditions (i) to (vi) described in the first example may be used!
  • An example of the conditions for forming the nitride films 20a to 20b is as follows.
  • the film density of the first silicon nitride film 20a was 2.49 g / cm 2 and the stress was 500 MPa (compressed).
  • the second, fourth, and sixth silicon nitride films 20b, 20d, and 20f had a film density of 2.15 g / cm 2 and a stress of 50 MPa (tensile).
  • the film density of the third and fifth silicon nitride films 20c and 20e is 2.42g / cm 2 and the stress is almost zero.
  • the overall refractive index of the first protective insulating film 20 was approximately 2.10, and the stress was approximately 0.
  • the water permeability of the first silicon nitride film 20a is the second, fourth, and sixth silicon nitride films.
  • the dielectric constant of the first protective insulating film 20 is made constant in the film by making the refractive indexes of the silicon nitride films 20a to 20f close to each other. It is preferable to prevent the electric field in the film from becoming discontinuous with fluctuations! /.
  • This example differs from the second example only in the conditions for forming the first-layer silicon nitride film 20a, and is the same as the second example except for this.
  • the power of the high-frequency power source 104 is higher than that of the low-density film (second-layer, fourth-layer, and sixth-layer silicon nitride films) of the second example.
  • the film density of the first-layer silicon nitride film 20a formed under the above conditions was 2.21 g / cm 2 and the stress was 200 MPa (compressed).
  • the film density and stress of the second to sixth layers of nitrided silicon films 20b to 20f are the same as in the second example.
  • FIG. 11 is a cross-sectional view for explaining the method of forming the first protective insulating film 20 according to this example.
  • a seventh silicon nitride film 20g is added to the uppermost layer of the first protective insulating film 20 of the third example.
  • the silicon nitride film 20g is formed so that the film density of the sixth-layer silicon nitride film 20 below is increased.
  • the silicon nitride having high film density and high water resistance is formed on the uppermost layer of the first protective insulating film 20.
  • the silicon film 20g it becomes easy to block the moisture that the external force tries to enter the substrate 10 with the silicon nitride film 20g, and the moisture blocking property of the first protective insulating film 20 can be improved.
  • the film formation conditions of the seventh silicon nitride film 20g are not particularly limited, but the following conditions are employed in this example.
  • the density of 20 g of the 7th layer silicon nitride film formed under these conditions was 2.49 g / cm 2 and the stress was 500 MPa (compressed).
  • FIG. 12 is a cross-sectional view for explaining the method of forming the first protective insulating film 20 according to the fifth example.
  • the first protective insulating film 20 is composed of a single-layer silicon nitride film in which the film density decreases as the downward force increases.
  • An example of the conditions for forming the first protective insulating film 20 is as follows.
  • the silicon nitride film was deposited under the conditions of 50 ° C and deposition gas flow ratio (SiH: NH: N) of 1: 0: 100.
  • the first layer made of silicon nitride whose film density decreases from bottom to top is provided.
  • a protective insulating film 20 is formed to a thickness of about 50 °.
  • the overall refractive index of the first protective insulating film 20 thus formed was approximately 2.10, and the stress was approximately 1 OOMPa (tensile).
  • the water permeability of the first protective insulating film 20 was about one-half that of the silicon nitride film according to the comparative example in which the film density was not changed.
  • the silicon nitride film according to the comparative example is The frequency of the high frequency power supply 104 is 13.56MHz, the power is 50W, and the flow rate ratio of the deposition gas (SiH).
  • the multilayer structure is not as in the first to fourth examples, the inconvenience that internal stress concentrates on the interface between layers can be essentially eliminated.
  • the high density portion in the vicinity of the lower surface of the first protective insulating film 20 is formed under the film forming conditions with increased ionicity, and thus the contact layer 15 and the like Adhesion with the base becomes good, and the first protective insulating film 20 can be prevented from peeling off.
  • the method of continuously changing the film density of the first protective insulating film 20 is not limited to the above, and by adopting any of the following film forming conditions (0 to (v), The film density of the first protective insulating film 20 can be changed.
  • (M) A gas containing ammonia is used as a film forming gas, and the flow rate ratio of ammonia is continuously increased.
  • the flow rate of the deposition gas may be increased continuously.
  • the dielectric constant of the first protective insulating film 20 is made constant in the film, and the electric field in the film is prevented from becoming discontinuous due to variations in the dielectric constant. It is preferable to do this.
  • the method for forming the first protective insulating film 20 has been described.
  • the film forming method of each example can also be applied to the second protective insulating film 29.
  • 13 to 18 are cross-sectional views in the middle of manufacturing the semiconductor device according to the present embodiment.
  • This embodiment is different from the first embodiment only in the method for forming a transistor, and the method for forming a protective insulating film for protecting the transistor is the same as that in the first embodiment.
  • a positive electron beam resist is formed on the first protective insulating film 20 by spin coating to a thickness of about
  • the resist is heated and cured under the conditions of a substrate temperature of 180 ° C and a processing time of 5 minutes.
  • the positive electron beam resist is not particularly limited, ZEP520-A7 manufactured by Nippon Zeon Co., Ltd. is used in this embodiment.
  • the first protective insulating film 20 is etched through the first window 30 a of the resist pattern 30 to form the first opening 20 y in the first protective insulating film 20.
  • the contact layer 15 is dry-etched through the first window 30 a to form the second opening 15 a in the contact layer 15.
  • SiCl is used as an etching gas for the contact layer 15.
  • the width of the first and second openings 20y, 15a is not particularly limited, but is approximately 0.
  • the second protective insulating film made of silicon nitride is formed on the first protective insulating film 20 and in the openings 15a and 20y using the plasma CVD method.
  • Form 32 As a method of forming the second protective insulating film 32, the first to fifth examples described in the first embodiment are used. Either one can be adopted.
  • the first positive electron beam resist 33 is used as the first positive electron beam resist 33 on the second protective insulating film 32 by spin coating. Apply to about 300 ⁇ m. Thereafter, the first positive electron beam resist 33 is heated and cured under conditions of a substrate temperature of 180 ° C. and a processing time of 5 minutes.
  • polymethyldaltalimide that is soluble in an alkali solution and that can be side-etched is formed to a thickness of about 500 nm by spin coating. Is the oil layer 34.
  • the resin layer 34 is cured by heat treatment.
  • the heat treatment conditions are not particularly limited, but in this embodiment, the substrate temperature is 180 ° C. and the treatment time is 3 minutes.
  • a second positive type electron beam resist 35 having a thickness of about 200 nm is applied on the resin layer 34 by spin coating.
  • An example of the second positive electron beam resist 35 is ZEP520-A7 manufactured by Nippon Zeon.
  • the second positive electron beam resist 35 is heated and cured under conditions of a substrate temperature of 180 ° C. and a processing time of 2 minutes.
  • the resin layer 34 is side-etched through the second window 35a using an alkaline etching solution such as hydroxide tetramethylammonium.
  • an alkaline etching solution such as hydroxide tetramethylammonium.
  • the first positive electron beam resist 33 is exposed by an electron beam exposure apparatus, it is composed of a mixed solution of methyl isobutyl ketone and isopropyl alcohol (IPA).
  • IPA isopropyl alcohol
  • the second protective insulating film 32 is etched through the third window 33a, and the second protective insulating film 32 between the source electrode 18 and the drain electrode 19 is etched.
  • 3Open 32a is formed.
  • SF is used as an etching gas.
  • a metal laminated film is formed in each of the windows 33a to 35a by vapor deposition, so that a mushroom-like shape is formed on the electron supply layer 14 in the third opening 32a.
  • a gate electrode 38 is formed.
  • the metal laminated film is formed, for example, by forming a Ti layer having a thickness of about lOnm, a Pt layer having a thickness of about lOnm, and an Au layer having a thickness of about 300 nm in this order.
  • the first and second positive electron beam resists 33 and 35 and the resin layer 34 are removed to remove the second positive electron beam resist 35.
  • the metal laminated film (not shown) formed on the substrate is lifted off.
  • a third protective insulating film 39 made of silicon nitride is formed on each of the gate electrode 38 and the second protective insulating film 32.
  • This semiconductor device is a junction field effect transistor as in the first embodiment, and the on / off of the current flowing through the electron transit layer 13 is controlled by the gate voltage.
  • the first to third protective insulating films 20, 32, 39 made of silicon nitride are formed in this semiconductor device.
  • the method for forming these protective insulating films 20, 32, and 39 is not particularly limited, but any one of the first to fifth examples described in the first embodiment is adopted as the film forming method. It is preferable to relieve stress on the protective insulating film.
  • the protective insulating films 20, 32, and 39 may be formed by different methods without having to be the same film forming method.
  • 19 to 23 are cross-sectional views of the semiconductor device according to this embodiment in the middle of manufacture.
  • the buffer layer 12 On the high-resistance SiC substrate 10, the buffer layer 12, the electron transit layer 13 made of GaN, the electron supply layer 14 made of AlGaN, and the surface layer 40 made of GaN are epitaxially grown by the MOCVD method. .
  • the noffer layer 12 plays a role in preventing lattice defects on the surface of the SiC substrate 10 from being transmitted to the electron transit layer 13.
  • oxygen is ion-implanted into each of the layers 12 to 15 and the SiC substrate 10 in the region where the transistor is not formed, and the donor in the region is deactivated, thereby forming the element isolation region 11.
  • the surface layer is formed by photolithography and vacuum deposition.
  • a Ti film with a thickness of about 30 nm and an A1 film with a thickness of about 1 OO nm are formed in this order on 40, and a source electrode 18 and a drain electrode 19 that are spaced apart from each other are formed, and 350 ° C. for 3 minutes.
  • An ohmic contact is formed by heat treatment.
  • the first protective insulating film 20 made of silicon nitride is formed on the surfaces of the electrodes 18 and 19 and the surface layer 40 by the plasma C VD method. .
  • This first protective insulating film 20 protects the chemically and physically fragile surface layer 40, prevents its surface from being oxidized during the process, and improves the electrical characteristics of the final transistor obtained. Formed to make.
  • any one of the first to fifth examples described in the first embodiment can be adopted.
  • an ultraviolet-sensitive photoresist is applied on the first protective insulating film 20, and is exposed and developed, so that the space between the electrodes 18 and 19 is increased. Then, a first resist pattern 22 having a first window 22a is formed.
  • PFI32-A8 manufactured by Sumitomo Chemical Co., Ltd. is used as the ultraviolet photosensitive photoresist.
  • the first protective insulating film 20 is etched by dry etching using SF as an etching gas,
  • An opening 20x is formed in the first protective insulating film 20 below the first window 22a.
  • the first resist pattern 22 is removed using a heated release agent.
  • a resin soluble in an alkaline solution and capable of side etching for example, polymethyldaltal
  • the imide is formed to a thickness of about 500 nm, and the resin layer 24 is formed.
  • the resin layer 24 is heated and cured under conditions of a substrate temperature of 180 ° C and a processing time of 3 minutes.
  • an ultraviolet-sensitive photoresist is applied on the resin layer 24, and is exposed and developed to form a second resist pattern 25 having a second window 25a wider than the opening 20x.
  • the ultraviolet photosensitive photoresist is not particularly limited, but PFI32-A8 manufactured by Sumitomo Chemical Co., Ltd. is used in this embodiment.
  • the resin layer 24 is wet-etched through the second window 25a of the second resist pattern 25. In this wet etching, the resin layer 24 is side-etched using an alkaline etching solution that selectively etches the resin layer 24, for example, an aqueous solution of tetramethylammonium hydroxide.
  • a third window 24a wider than the second window 25a is formed in the resin layer 24, and the surface layer 40 in the opening 20x is exposed from the third window 24a.
  • a mushroom is formed on the opening 20x and the first protective insulating film 20 therearound by forming a metal laminated film in each window 24a, 25a by vapor deposition.
  • a gate electrode 28 is formed.
  • the metal laminated film for example, an Ni layer having a thickness of about 10 and an Au layer having a thickness of about 10 nm are formed in this order.
  • a Schottky junction is formed at the interface between the gate electrode 28 and the surface layer 40.
  • a second protective insulating film 29 made of silicon nitride is formed on each of the gate electrode 28 and the first protective insulating film 20.
  • This semiconductor device is a junction field effect transistor as in the first embodiment, and on / off of the current flowing through the electron transit layer 13 is controlled by the gate voltage.
  • the first and second protective insulating films 20 and 29 made of silicon nitride are formed in this semiconductor device.
  • the method for forming these protective insulating films 20 and 29 is not particularly limited, but any one of the first to fifth examples described in the first embodiment is adopted as the film forming method, and each protective insulating film is formed. It is preferable to relieve film stress.
  • the protective insulating films 20 and 29 may be formed by different methods without necessarily forming the same film formation method.
  • 24 to 29 are cross-sectional views of the semiconductor device according to the present embodiment during manufacture.
  • a positive electron beam resist is formed on the first protective insulating film 20 by spin coating to a thickness of about
  • the resist is heated and cured under the conditions of a substrate temperature of 180 ° C and a processing time of 5 minutes.
  • the positive electron beam resist is not particularly limited, ZEP520-A7 manufactured by Nippon Zeon Co., Ltd. is used in this embodiment.
  • the resist is exposed with an electron beam exposure apparatus and then developed to form a resist pattern 30 having a first window 30 a between the source electrode 18 and the drain electrode 19.
  • the first protective insulating film 20 is etched through the first window 30 a of the resist pattern 30 to form the first opening 20 y in the first protective insulating film 20.
  • the width of the first opening 20y is not particularly limited, but is set to about 0.2 m in the present embodiment.
  • the second protective insulating film 32 made of silicon nitride is formed on the first protective insulating film 20 and in the first opening 20y using the plasma CVD method.
  • the plasma CVD method As a method of forming the second protective insulating film 32, any one of the first to fifth examples described in the first embodiment can be adopted.
  • FIG. 25 (b) for example, ZEP520-A7 manufactured by Nippon Zeon Co., Ltd. is applied as a first positive electron beam resist 33 on the second protective insulating film 32 by spin coating. Apply to a thickness of about 300 ⁇ m. Thereafter, the first positive electron beam resist 33 is heated and cured under conditions of a substrate temperature of 180 ° C. and a processing time of 5 minutes.
  • polymethyldaltarimide which is soluble in an alkali solution and can be side-etched is formed by spin coating to a thickness of about 500 nm. Is the oil layer 34.
  • the resin layer 34 is cured by heat treatment.
  • the heat treatment conditions are not particularly limited, but in this embodiment, the substrate temperature is 180 ° C. and the treatment time is 3 minutes.
  • a second positive type electron beam resist 35 having a thickness of about 200 nm is applied on the resin layer 34 by spin coating.
  • the second positive type electron beam resist 35 for example, Nippon Zeon There is ZEP520-A7 made by the company. Thereafter, the second positive electron beam resist 35 is heated and cured under conditions of a substrate temperature of 180 ° C. and a processing time of 2 minutes.
  • FIG. 26 (a) after the second positive electron beam resist 35 is exposed using an electron beam exposure apparatus, a mixed solution of methyl ethyl ketone and methyl isobutyl ketone is used.
  • a second window 35a is formed above the first opening 20y by developing the second positive electron beam resist 35 with a developer.
  • the resin layer 34 is side-etched through the second window 35a using an alkaline etching solution such as hydroxide tetramethylammonium.
  • an alkaline etching solution such as hydroxide tetramethylammonium.
  • a developer composed of a mixed solution of methylisobutyl ketone and isopropyl alcohol is used. Then, the resist 33 is developed to form a third window 33a that is narrower than the first window 34a.
  • the second protective insulating film 32 is etched through the third window 33a, and the second protective insulating film 32 between the source electrode 18 and the drain electrode 19 is etched. 2Open 32a is formed.
  • this dry etching for example, SF is used as an etching gas.
  • a mushroom-like gate is formed on the surface layer 40 in the second opening 32a by forming a metal laminated film in each of the windows 33a to 35a by vapor deposition. Electrode 38 is formed.
  • the metal laminated film is formed, for example, by forming a Ni layer having a thickness of about lOnm and an Au layer having a thickness of about lOOnm in this order.
  • a third protective insulating film 39 made of silicon nitride is formed on each of the gate electrode 38 and the second protective insulating film 32.
  • This semiconductor device is a junction field effect transistor as in the first embodiment, and the on / off of the current flowing through the electron transit layer 13 is controlled by the gate voltage.
  • this semiconductor device includes first to third protective insulations made of silicon nitride. Films 20, 32, 39 are formed.
  • the method for forming these protective insulating films 20, 32, and 39 is not particularly limited, but any one of the first to fifth examples described in the first embodiment is adopted as the film forming method. It is preferable to relieve stress on the protective insulating film.
  • the protective insulating films 20, 32, and 39 may be formed by different methods without having to be the same film forming method.

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Description

明 細 書
半導体装置とその製造方法
技術分野
[0001] 本発明は、半導体装置とその製造方法に関する。
背景技術
[0002] 電子走行層等に化合物半導体層を用いた接合型電界効果型トランジスタは、高出 力用の半導体装置として有用である。その半導体装置に使用される化合物半導体層 の表面は、シリコン層等の表面にくらべて化学的、物理的に脆弱であり、ー且酸化さ れると表面に電子トラップ等を形成し実使用に適さなくなる。
[0003] そこで、この種の半導体装置を製造するときには、最上層の化合物半導体層の表 面上に保護絶縁膜を形成し、製造途中で化合物半導体層が酸化しないようにする。
[0004] 下記の特許文献 1〜4には、その保護絶縁膜の様々な例について開示されている
[0005] 例えば、特許文献 1には、水素含有量の多い第 1の窒化シリコン (SiN)膜と、水素含 有量の少ない第 2の窒化シリコン膜とをこの順に積層した膜を保護絶縁膜として使用 している。
[0006] し力しながら、この保護絶縁膜では、水素を多く含む第 1の窒化シリコン膜から基板 に水素が移動するため、その水素によってドナーが中性ィ匕されてしまい、ソース電極 とドレイン電極との間に電流が流れ難くなつてしまうという不都合が発生してしまう。
[0007] このように、化合物半導体層を備えた半導体装置では、保護絶縁膜として機能する 窒化シリコン膜の膜質を最適化することにより、化合物半導体層の表面状態を安定 化し、電気的な特性を向上させるのが重要となる。
特許文献 1 :特開平 4— 6835号公報
特許文献 2：特開平 3 - 240265号公報
特許文献 3：特開 2000— 323495号公報
特許文献 4：特許第 2792948号公報
発明の開示 [0008] 本発明の目的は、膜質が最適化された窒化シリコンよりなる保護絶縁膜を備えた半 導体装置とその製造方法を提供することにある。
[0009] 本発明の一観点によれば、基板と、前記基板上に形成された化合物半導体層と、 前記化合物半導体層の表面上に形成され、膜密度が下部より膜の中途部の方が低 ぃ窒化シリコンよりなる保護絶縁膜とを有する半導体装置が提供される。
[0010] そのような保護絶縁膜としては、二層目が一層目よりも膜密度が低くなるように積層 された二以上の窒化シリコン膜の積層膜や、膜密度が下力も上に向力つて低くなる 単層の窒化シリコン膜がある。
[0011] 膜密度の大小関係は、ストレスの大小関係に概ね一致する。従って、膜密度の高 い単層の窒化シリコン膜を保護絶縁膜として用いる場合と比較して、本発明に係る保 護絶縁膜のストレスが緩和される。
[0012] 更に、保護絶縁膜の下部を構成する膜密度の高い窒化シリコン膜は、下地の化合 物半導体層との密着性が良好であるため、保護絶縁膜の膜剥がれを防止することが できる。
[0013] しかも、窒化シリコン膜の積層膜で保護絶縁膜を構成する場合、一層目の窒化シリ コン膜は、二層目と比較して膜密度が高いので、膜中に含まれる水素の量が少ない 。よって、一層目と二層目の窒化シリコン膜の膜密度の大小関係が逆の場合と比較 して、保護絶縁膜から化合物半導体層に移動する水素の量が少なくなり、もしくは窒 化シリコン膜形成初期における水素の半導体基板への拡散が少なくなり、その水素 によって化合物半導体層中のドナーが中性化されるという不都合を回避し易くなる。 この利点は、膜密度が下力も上に向力つて低くなる単層の窒化シリコン膜で保護絶 縁膜を構成する場合にも得られる。
[0014] また、本発明の別の観点によれば、基板上に化合物半導体層を形成する工程と、 前記化合物半導体層の表面上に、保護絶縁膜を構成する一層目の窒化シリコン膜 をプラズマ CVD法で形成する工程と、前記一層目の窒化シリコン膜上に、該窒化シリ コン膜よりも膜密度が低くなる成膜条件により、前記保護絶縁膜を構成する二層目の 窒化シリコン膜をプラズマ CVD法で形成する工程とを有する半導体装置の製造方法 が提供される。 [0015] そして、本発明の更に別の観点によれば、基板上に化合物半導体層を形成するェ 程と、前記化合物半導体層の表面上に、膜密度が下から上に向かって連続的に低く なる成膜条件を用いて、窒化シリコンで構成される保護絶縁膜をプラズマ CVD法で 形成する工程と、を有する半導体装置の製造方法が提供される。
図面の簡単な説明
[0016] [図 1]図 l (a)〜(c)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 1)である。
[図 2]図 2 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 2)である。
[図 3]図 3 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 3)である。
[図 4]図 4 (a)、（b)は、本発明の第 1実施形態に係る半導体装置の製造途中の断面 図（その 4)である。
[図 5]図 5は、本発明の第 1実施形態に係る半導体装置の断面図（その 5)である。
[図 6]図 6は、本発明の各実施形態で使用されるプラズマ CVD装置の構成図である。
[図 7]図 7は、本発明の第 1実施形態の第 1例に係る第 1保護絶縁膜の成膜方法を説 明するための断面図である。
[図 8]図 8は、成膜条件を様々に変えて得られた窒化シリコン膜の膜密度を RBS(Ruth erford Backscattering Spectrometry)により調査した g果を示す図である。
[図 9]図 9は、本発明の第 1実施形態の第 2例に係る第 1保護絶縁膜の成膜方法を説 明するための断面図である。
[図 10]図 10は、本発明の第 1実施形態の第 2例において、窒化シリコン膜の膜密度 の大小関係を示す図である。
[図 11]図 11は、本発明の第 1実施形態の第 4例に係る第 1保護絶縁膜の成膜方法を 説明するための断面図である。
[図 12]図 12は、本発明の第 1実施形態の第 5例に係る第 1保護絶縁膜の成膜方法を 説明するための断面図である。
[図 13]図 13 (a)、（b)は、本発明の第 2実施形態に係る半導体装置の製造途中の断 面図（その 1)である。
圆 14]図 14 (a)、（b)は、本発明の第 2実施形態に係る半導体装置の製造途中の断 面図（その 2)である。
圆 15]図 15 (a)、（b)は、本発明の第 2実施形態に係る半導体装置の製造途中の断 面図（その 3)である。
圆 16]図 16 (a)、（b)は、本発明の第 2実施形態に係る半導体装置の製造途中の断 面図（その 4)である。
圆 17]図 17 (a)、（b)は、本発明の第 2実施形態に係る半導体装置の製造途中の断 面図（その 5)である。
[図 18]図 18は、本発明の第 2実施形態に係る半導体装置の製造途中の断面図 (そ の 6)である。
圆 19]図 19 (a)〜(c)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 1)である。
圆 20]図 20 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 2)である。
[図 21]図 21 (a)、 (b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 3)である。
圆 22]図 22 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 4)である。
[図 23]図 23は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 5)である。
[図 24]図 24 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 1)である。
圆 25]図 25 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 2)である。
圆 26]図 26 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 3)である。
圆 27]図 27 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 4)である。
[図 28]図 28 (a)、（b)は、本発明の第 3実施形態に係る半導体装置の製造途中の断 面図（その 5)である。
[図 29]図 29は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 6)である。
発明を実施するための最良の形態
[0017] 以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する
[0018] (1)第 1実施形態
図 1〜図 5は、本実施形態に係る半導体装置の製造途中の断面図である。
[0019] 最初に、図 1 (a)に示す断面構造を得るまでの工程について説明する。
[0020] まず、半絶縁性の GaAs基板 10の上に、 GaAsよりなるバッファ層 12、 InGaAsよりなる 電子走行層 13、 AlGaAsよりなる電子供給層 14、及び GaAsよりなるコンタクト層 15を MOCVD(Metal Organic Chemical Vapor Deposition)法によりェピタキシャル成長させ る。これらのうち、バッファ層 12は、 GaAs基板 10の表面の格子欠陥が電子走行層 13 に伝わらないようにする役割を担う。またコンタクト層 15は、次に形成されるソース電 極やドレイン電極とのォーミックコンタクトをとるために形成される。
[0021] 次いで、トランジスタを形成しない領域における各層 12〜15と GaAs基板 10に酸素 をイオン注入し、その領域におけるドナーを不活性化させることにより、素子分離領 域 11を形成する。
[0022] 次に、図 1 (b)に示すように、フォトリソグラフィーおよび真空蒸着法により、コンタクト 層 15の上に厚さ約 20nmの AuGe膜と厚さ約 200nmの Au膜をこの順に形成し、互い に間隔がおかれたソース電極 18とドレイン電極 19とを形成し、 350°C、 3分間の熱処 理によりォーミックコンタクトを形成する。
[0023] そして、図 1 (c)に示すように、各電極 18、 19とコンタクト層 15の表面上に、プラズ マ CVD法により窒化シリコンで構成される第 1保護絶縁膜 20を形成する。この第 1保 護絶縁膜 20は、化学的、物理的に脆弱なコンタ外層 15の表面を保護し、プロセス 中にその表面が酸化されるのを防ぎ、最終的に得られるトランジスタの電気的特性を 向上させるために形成される。
[0024] なお、この第 1保護絶縁膜 20の層構造や成膜条件については後で詳述する。
[0025] 続いて、図 2 (a)に示すように、第 1保護絶縁膜 20の上に紫外線感光フォトレジスト を塗布し、それを露光、現像することにより、各電極 18、 19の間に第 1窓 22aを備え た第 1レジストパターン 22を形成する。本実施形態では、その紫外線感光フォトレジ ストとして、住友化学社製の PFI32-A8を使用する。
[0026] 次いで、図 2 (b)に示すように、上記の第 1レジストパターン 22をマスクにしながら、 S
Fをエッチングガスとするドライエッチングにより第 1保護絶縁膜 20をエッチングし、第
6
1窓 22aの下の第 1保護絶縁膜 20に第 1開口 20xを形成する。さらに、 SiClを用いた
4 ドライエッチングによりコンタクト層 15をエッチングし、第 1開口 20xの下に第 2開口 15 Xを形成する。
[0027] このエッチングを終了後、加温した剥離剤を用いて第 1レジストパターン 22を除去 する。
[0028] 次に、図 3 (a)に示すように、第 1保護絶縁膜 20上と第 1、第 2開口 20x、 15x内に、 アルカリ溶液に対して可溶でサイドエッチングが可能な榭脂、例えばポリメチルダルタ ルイミド (PMGI)を厚さ約 500nmに形成し、榭脂層 24を形成する。
[0029] そして、基板温度 180°C、処理時間 3分の条件でこの榭脂層 24を加熱して硬化す る。
[0030] その後、榭脂層 24上に、紫外線感光型フォトレジストを塗布し、それを露光、現像 することにより、第 1開口 20xよりも幅広の第 2窓 25aを備えた第 2レジストパターン 25 を形成する。その紫外線感光型フォトレジストは特に限定されないが、本実施形態で は住友化学社製の PFI32-A8を使用する。
[0031] 続、て、図 3 (b)に示すように、第 2レジストパターン 25の第 2窓 25aを通じて榭脂層
24をウエットエッチングする。このウエットエッチングでは、榭脂層 24を選択的にエツ チングするァノレカリ'性のエッチング液、例えば水酸ィ匕テトラメチルアンモ -ゥム (TMA H)水溶液を用いて、榭脂層 24をサイドエッチングする。
[0032] これにより、第 2窓 25aよりも幅広の第 3窓 24aが榭脂層 24に形成されると共に、第
1、第 2開口 20x、 15x内の電子供給層 14がその第 3窓 24aから露出することになる。 [0033] 次に、図 4 (a)に示すように、各窓 24a、 25a内に蒸着法により金属積層膜を形成す ることにより、第 1、第 2開口 20x、 15xとその周囲の第 1保護絶縁膜 20上にマッシュ ルーム状のゲート電極 28を形成する。その金属積層膜として、例えば、厚さ約 lOnm の Ti層、厚さ約 lOnmの Pt層、厚さ約 300nmの Au層をこの順に形成する。このゲート 電極 28と電子供給層 14との界面にはショットキー接合が形成される。
[0034] そして、図 4 (b)に示すように、榭脂層 24と第 2レジストパターン 25とを除去すること により、第 2レジストパターン 25上に形成されていた上記の金属積層膜 (不図示)をリ フ卜才フする。
[0035] その後に、図 5に示すように、ゲート電極 28と第 1保護絶縁膜 20のそれぞれの上に
、窒化シリコンで構成される第 2保護絶縁膜 29を形成する。
[0036] 以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
[0037] その半導体装置は、接合型電界効果型トランジスタであって、電子供給層 14から 電子走行層 13に電子が供給され、電子走行層 13を流れる電流のオン ·オフがゲート 電圧によって制御される。そして、ゲート電極 28の断面形状をマッシュルーム状にし たことで、コンタクト層 15とのショットキー接合の面積が小さくなつてゲート長を短くす ることができると共に、ゲート電極 28の上部の断面積が大きくなつてゲート電極 28を 低抵抗化することができる。
[0038] 次に、上記した第 1保護絶縁膜 20の成膜方法について詳述する。
[0039] 既述のように、第 1保護絶縁膜 20は、プラズマ CVD法で形成された窒化シリコン層 で構成される。図 6は、この第 1保護絶縁膜 20を形成するのに使用されるプラズマ CV D装置の構成図である。
[0040] 図 6に示されるように、そのプラズマ CVD装置 100は、不図示の減圧ポンプにより内 部が減圧可能なチャンバ 101を有する。そして、チャンバ 101内には基板載置台 10 2が設けられ、その基板載置台 102の上に基板 10が載置される。なお、基板載置台 102には、電熱線等の不図示の加熱手段が内蔵されており、その加熱手段により基 板 10が所望の温度に加熱される。
[0041] 更に、基板載置台 102の上方には、ガス導入口 105から導入された反応ガスを基 板 10の表面に向かって分散させるシャワーヘッド 103が設けられる。そして、シャヮ 一ヘッド 103には、高周波電源 104が電気的に接続されており、この高周波電源 10 4から供給された高周波電力によって反応ガスがプラズマ化することになる。また、チ ヤンバ 101内の反応に寄与しな力つた材料ガスは、排気口 106から外部に排気され る。
[0042] このようなプラズマ CVD装置 100を用いて形成された第 1保護絶縁膜 20 (図 5参照 )には、コンタ外層 15等の化合物半導体層を保護するために、半導体層との密着性 、稠密性、低ストレス性等の性能が要求される。
[0043] ここで、第 1保護絶縁膜 20の密着性が高周波電源 104の周波数にどのように依存 するかを考える。
[0044] 本願発明者の調査によれば、高周波電源 104の周波数が低周波、例えば 380kHz の場合は、高周波の場合と比較して第 1保護絶縁膜 20と下地との密着性が高められ ることが明ら力となった。
[0045] ところが、このように高周波電源 104の周波数が低いと、チャンバ 101内のプラズマ の前駆体が、ゆっくり変動する電場の向きに追従することが可能となって比較的高い 運動エネルギを有するため、第 1保護絶縁膜 20の形成時にその前駆体によって半 導体基板 10が受ける電気的損傷が大きくなつてしまう。
[0046] 一方、高周波電源 104の周波数が高周波、例えば 13. 56MHzの場合は、上記の ように低周波の場合と比較して、第 1保護絶縁膜 20と下地との密着性が低くなる。
[0047] しかし、このように高い周波数を採用すると、チャンバ 101内のプラズマの前駆体が 高速に向きを変える電場に追従できなくなるため、前駆体の運動エネルギが低くなり
、半導体基板 10が受ける電気的損傷が小さくなる。
[0048] また、窒化シリコン膜は、酸ィ匕シリコン (SiO )膜と異なり、その成膜条件によって稠
2
密性、すなわち膜密度の大小が変化する。
[0049] 高密度な窒化シリコン膜は、水分等のブロック性に優れているためデバイスの信頼 性を高めると 、う利点を有するものの、ストレスが大き!/、ため膜剥がれ等を起こし易!ヽ という不都合もある。これとは逆に、低密度な窒化シリコン膜は、水分等のブロック性 に難があるものの、ストレスが小さぐストレスに起因する膜剥がれが発生し難いという 禾 IJ点がある。 [0050] このように、単層の窒化シリコン膜では、高い密着性、稠密性、低い電気的損傷、 及び低ストレス性の全てを同時に満足するのが難しい。
[0051] 上記した窒化シリコン膜の特性に鑑み、本願発明者は、以下に説明するような第 1 保護絶縁膜 20の成膜方法に想到した。
[0052] 第 1例
図 7は、第 1例に係る第 1保護絶縁膜 20の成膜方法を説明するための断面図であ る。
[0053] 図 7に示されるように、本例では、一層目の窒化シリコン膜 20aと、該窒化シリコン膜 20aよりも膜密度が低い二層目の窒化シリコン膜 20bとをこの順に積層して第 1保護 絶縁膜 20とする。
[0054] 窒化シリコン膜の密度の大小関係はストレスの大小関係と概ね一致する。すなわち 、密度の大きい窒化シリコン膜はストレスが大きぐ密度の小さい窒化シリコン膜は、 密度が大きな窒化シリコン膜よりもストレスが小さくなる力、或いはストレスの向きが逆 になる。
[0055] よって、このように密度の異なる二種類の窒化シリコン膜 20a、 20bを積層すること で、膜密度が大きくストレスも大きな窒化シリコン膜のみで第 1保護絶縁膜を形成する 場合と比較して、第 1保護絶縁膜 20の全体としてのストレスを緩和することができる。
[0056] し力も、一層目の窒化シリコン膜 20aとして膜密度が高い膜を採用するので、該窒 化シリコン膜 20aの透水性を二層目の窒化シリコン膜 20bよりも低くすることができる。 これにより、コンタクト層 15に近い部分における第 1保護絶縁膜 20の水分ブロック性 が高まり、外部の水分等がコンタクト層 15に至るのを阻止し易くなる。
[0057] 更に、このように一層目の窒化シリコン膜 20aの膜密度が高いので、該窒化シリコン 膜 20aに含まれる水素の量力 二層目の窒化シリコン膜 20bに含まれる水素の量より も少なくなる。従って、特許文献 1に比べて第 1保護絶縁膜 20からコンタクト層 15に 移動する水素の量または成膜初期における水素の拡散が低減され、水素によってコ ンタクト層 15等の化合物半導体層中のドナーが中性ィ匕されるのを抑制でき、水素に 起因するトランジスタの電気的特性の劣化を防止することができる。
[0058] 上記のように二層目の窒化シリコン膜 20bの膜密度を低くする方法には幾つかある [0059] 本例では、二層目の窒化シリコン膜 20bの窒素の原料ガスとしてアンモニアを含む ガスを用い、且つ一層目の窒化シリコン膜 20aの窒素の原料ガスとして窒素を用いる ことで、二層目の窒化シリコン膜 20bの膜密度を一層目の窒化シリコン膜 20aのそれ よりも低くする。なお、各膜 20a、 20bのシリコンの原料ガスとしてはシラン (SiH )を用
4 いる。
[0060] この場合の各膜 20a、 20bの成膜条件の一例は次のようになる。
[0061] (一層目の窒化シリコン膜 20aの成膜条件）
'高周波電源 104の周波数' · ' 380kHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比 (SiH： N )
4 2… 1： 100
'基板温度… 250°C
'膜厚…約 5nm
(二層目の窒化シリコン膜 20bの成膜条件）
'高周波電源 104の周波数 · · · 13. 56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比（SiH： NH :Ν ) · ' · 1 : 0. 5 : 100
4 3 2
'基板温度… 250°C
•膜厚…約 45nm
この条件に従って形成された一層目の窒化シリコン膜 20aは、屈折率が 2. 05、膜 密度が 2. 49g/cm2、ストレスが 500MPa (圧縮）となった。
[0062] 一方、二層目の窒化シリコン膜 20bは、屈折率が 2. 10、膜密度が 2. 15g/cm2、ス トレスが 50MPa (引っ張り）となった。
[0063] このように、二層目の窒化シリコン膜 20bの窒素の原料ガスとしてアンモニアを含む ガスを用いることで、二層目の窒化シリコン膜 20bの膜密度が一層目の窒化シリコン 膜 20aよりも低くなり、且つ二層目の窒化シリコン膜 20bのストレスの向きが一層目の 窒化シリコン膜 20aのそれと反対になることが実際に確かめられた。これは、二層目 の窒化シリコン膜 20bに対する窒素の原料ガスとして、アンモニアを含むガスを用い たことで、膜中に水素が取り込まれたことによると考えられる。
[0064] また、一層目の窒化シリコン膜 20aの透水性が二層目の窒化シリコン膜 20bの約 6 分の 1になることも確かめられ、一層目の窒化シリコン膜 20aの水分ブロック性が二層 目よりも高いことが明ら力となった。
[0065] 二層目の窒化シリコン膜 20bの膜密度を一層目の窒化シリコン膜 20aのそれよりも 低める方法は上記に限定されない。
[0066] 図 8は、成膜条件を様々に変えて得られた窒化シリコン膜の膜密度を RBS(Rutherfo rd Backscattering Spectrometry)により調査した結果を示す図である。なお、この調査 では、シリコン基板 (不図示）の上に各窒化シリコン膜を形成した。そして、 N、 Si、 Hの 濃度も併せて調査された。
[0067] 図 8のサンプル番号 1とサンプル番号 2とを比較して明らかなように、高周波電源 10
4の周波数を高めることによつても、窒化シリコン膜の膜密度を低くすることができる。
[0068] また、サンプル番号 2とサンプル番号 3とを比較して明らかなように、上記で説明し たように反応ガスにアンモニアを添加することによつても窒化シリコン膜の膜密度を低 くすることがでさる。
[0069] 本願発明者は、これ以外にも、窒化シリコン膜の膜密度を低減させるための条件を 幾つか見出した。二層目の窒化シリコン膜 20bの膜密度が一層目の窒化シリコン膜 2 Oaのそれよりも低くなるような二層目の窒化シリコン膜 20bの成膜条件をまとめると次 のようになる。
[0070] (0—層目の窒化シリコン膜 20aを形成する工程よりも成膜雰囲気に印加される高周 波電力の周波数 (高周波電源 104の周波数)を高める。
[0071] GO—層目の窒化シリコン膜 20aを形成する工程よりも成膜雰囲気に印加される高周 波電力のパワー（高周波電源 104のパワー）を低くする。
[0072] (iii)一層目の窒化シリコン膜 20aを形成する工程よりも成膜雰囲気の圧力を高める。
[0073] (iv)窒素の原料ガスとしてアンモニアを用い、且つ一層目の窒化シリコン膜 20aの窒 素の原料ガスとして窒素を用いる。
[0074] (V)—層目の窒化シリコン膜 20aを形成する工程よりも基板温度を下げる。
[0075] (vi)—層目の窒化シリコン膜 20aを形成する工程よりも成膜速度を速める。 [0076] 二層目の窒化シリコン膜 20bの成膜条件としては、これら (i)〜(vi)の 、ずれかを採用 し得る。
[0077] なお、（vi)のように二層目の窒化シリコン膜 20bの成膜速度を速めるには、一層目の 窒化シリコン膜 20aを形成する場合よりも成膜ガスの流量、例えば SiHと Nとの混合
4 2 ガスの流量を高めればょ 、。
[0078] ところで、（i)〜(vi)のように膜密度が小さくなる窒化シリコン膜の成膜条件は、結果と してラジカル性が高められた成膜条件となる。この条件では、プラズマ雰囲気中の前 駆体が比較的低い運動エネルギを有しており、上記のように膜密度が低い窒化シリ コン膜よりなる二層目の窒化シリコン膜 20bを形成することができる。更に、前駆体の 運動エネルギが低いことから、基板 10等が受ける電気的損傷が低い。従って、二層 目の窒化シリコン膜 20bは、上記の電気的損傷をそれほど気にせずに、比較的厚い 厚さに形成し得る。
[0079] これに対し、一層目の窒化シリコン膜 20aのように膜密度が大きくなる窒化シリコン 膜の成膜条件は、イオン性が高められた成膜条件と呼ばれる。ラジカル性が高めら れた成膜条件と比較して、この成膜条件では、コンタクト層 15等の化合物半導体層と の密着性が良い窒化シリコン膜 20aを形成でき、第 1保護絶縁膜 20の膜剥がれを効 果的に防止することができる。
[0080] 一方、イオン性が高められた成膜条件では、ラジカル性が高められた成膜条件と比 較してプラズマ雰囲気中の前駆体の運動エネルギが高ぐ成膜時に基板 10等が電 気的損傷を受け易い。
[0081] そこで、この電気的損傷を低減すベぐ一層目の窒化シリコン膜 20aの膜厚は、数 n m程度の極薄 、厚さに留めるのが好まし 、。
[0082] このような観点から、二層目の窒化シリコン膜 20bは、基板 10の電気的損傷を気に せずに厚く形成し、一層目の窒化シリコン膜 20aは、その電気的損傷を軽減するため に二層目の窒化シリコン膜 20bよりも薄く形成するのが好ましい。
[0083] 更に、第 1保護絶縁膜 20の全体の応力がなるべくゼロに近づくように、上記のよう に薄い一層目窒化シリコン膜 20aと厚い二層目窒化シリコン膜 20bのそれぞれの厚 さを決定するのが好ましい。 [0084] なお、一層目の窒化シリコン膜 20aと二層目の窒化シリコン膜 20bは、それらの屈 折率がなるべく同一になるように形成するのが好ましい。このようにすると、第 1保護 絶縁膜 20の誘電率が膜中において一定となり、誘電率の変動に伴って膜中電界が 不連続になるのを防止でき、半導体装置の信頼性を高めることができる。
[0085] ところで、既述の特許文献 2〜4には、最下層が窒化シリコン膜よりなり、且つ最上 層が酸ィ匕シリコン膜よりなる積層膜で保護絶縁膜を構成することが開示されている。
[0086] し力しながら、酸ィ匕シリコン膜は、成膜条件によりストレスをコントロールするのが窒 化シリコン膜に比べて困難であるため、保護絶縁膜の全体としてのストレスをゼロに 近づけるのが難しい。
[0087] これに対し、本例では、成膜条件によってストレスを容易にコントロールし得る窒化 シリコンのみで第 1保護絶縁膜 20を構成しているので、酸化シリコン膜を使用する場 合よりも第 1保護絶縁膜 20のストレスをゼロに近づけ易くなる。これについては、後述 の第 2〜第 5例でも同様である。
[0088] 第 2例
図 9は、第 2例に係る第 1保護絶縁膜 20の成膜方法を説明するための断面図であ る。
[0089] 図 9に示されるように、本例では、三以上の窒化シリコン膜 20a〜20fを積層して第
1の保護絶縁膜 20とする。
[0090] これらの窒化シリコン膜 20a〜20gは、図 10に示されるように、膜密度の大小関係 が交互に入れ替わるように形成される。なお、一層目と二層目に関しては、第 1例と 同様に、二層目の窒化シリコン膜 20bがー層目の窒化シリコン膜 20aよりも低くなるよ うにする。
[0091] 既述のように、膜密度の大小関係は、ストレスの大小関係と概ね一致する。よって、 本例のように膜密度の大小関係を交互に入れ替えることにより、膜密度の大きな単層 の窒化シリコン膜で第 1保護絶縁膜 20を構成する場合と比較して、第 1保護絶縁膜 2 0の全体としてのストレスが緩和される。
[0092] このように窒化シリコン膜を三層以上積層することで、上下の窒化シリコン膜の界面 に加わる内部応力を第 1例よりも小さくすることができ、その界面において窒化シリコ ン膜が剥離する危険性を低減することが可能となる。
[0093] し力も、第 1例で説明したように、膜密度が高い一層目の窒化シリコン膜 20aは、ィ オン性が高められた成膜条件で形成されるので、コンタクト層 15等の下地との密着 性が良好となり、第 1保護絶縁膜 20の膜剥がれを防止することができる。
[0094] ところで、既述のように、膜密度が小さ!/、窒化シリコン膜は膜中に水素を比較的多く 含み、その水素が移動することによってコンタクト層 15等のドナーが中性ィ匕されてし まつ。
[0095] この点に鑑み、本例では、図 9に示されるように、膜密度が小となる窒化シリコン膜 2 Ob、 20d、 20fの厚さを下の膜ほど薄くしたので、コンタクト層 15に近い二層目の窒 化シリコン膜 20bに含まれる水素の量が低減される。これにより、コンタクト層 15に影 響を与え易 、二層目の窒化シリコン 20bからコンタクト層 15への水素の移動量を低 減でき、コンタクト層 15等におけるドナーが中性ィ匕されるのを抑制することができる。
[0096] 各窒化膜 20a〜20bの膜密度をコントロールするには、第 1例で説明した条件 (i)〜( vi)の 、ずれかを用いればよ!、。各窒化膜 20a〜20bの成膜条件の一例は次のように なる。
[0097] (一層目の窒化シリコン膜 20aの成膜条件）
'高周波電源 104の周波数' · ' 380kHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比 (SiH： N )
4 2 … 1： 100
'基板温度… 250°C
'膜厚…約 5nm
(二層目の窒化シリコン膜 20bの成膜条件）
'高周波電源 104の周波数 · · · 13. 56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比（SiH： NH :Ν ) · ' · 1 : 0. 5 : 100
4 3 2
'基板温度… 250°C
'膜厚…約 5nm
(三層目の窒化シリコン膜 20cの成膜条件） '高周波電源 104の周波数 ··· 13.56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比 (SiH： N )
4 2… 1： 100
'基板温度… 250°C
'膜厚…約 5nm
(四層目の窒化シリコン膜 20dの成膜条件）
'高周波電源 104の周波数 ··· 13.56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比（SiH： NH :Ν ) ·'·1:0.5:100
4 3 2
'基板温度… 250°C
•膜厚 ···約 10nm
(五層目の窒化シリコン膜 20eの成膜条件）
'高周波電源 104の周波数 ··· 13.56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比 (SiH： N )
4 2… 1： 100
'基板温度… 250°C
'膜厚…約 5nm
(六層目の窒化シリコン膜 20fの成膜条件）
'高周波電源 104の周波数 ··· 13.56MHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比（SiH： NH :Ν ) ·'·1:0.5:100
4 3 2
'基板温度… 250°C
•膜厚 ···約 35nm
このような条件を採用したところ、一層目の窒化シリコン膜 20aの膜密度は 2.49g/c m2、ストレスは 500MPa (圧縮）となった。また、第二、四、六層目の窒化シリコン膜 20 b、 20d、 20fの膜密度は 2.15g/cm2、ストレスは 50MPa (引っ張り）となった。そして、 第三、五層目の窒化シリコン膜 20c、 20eの膜密度は 2.42g/cm2、応力は略ゼロとな つ 7こ。 [0098] その結果、第 1保護絶縁膜 20の全体としての屈折率はほぼ 2. 10、ストレスは略 0と なった。
[0099] 更に、一層目の窒化シリコン膜 20aの透水性は第二、四、六層目の窒化シリコン膜
20b、 20d、 20fの約 6分の 1になった。
[0100] なお、第 1例と同様に、本例でも各窒化シリコン膜 20a〜20fの屈折率を近づけるこ とにより、第 1保護絶縁膜 20の誘電率を膜中で一定にし、誘電率の変動に伴って膜 中電界が不連続になるのを防止するのが好まし!/、。
[0101] 第 3例
本例は、第 2例と比較して、一層目の窒化シリコン膜 20aの成膜条件のみが異なり、 これ以外は第 2例と同じである。
[0102] 本例における一層目の窒化シリコン膜 20aの成膜条件としては、次の条件を採用 する。
[0103] ·高周波電源 104の周波数 · · · 13. 56MHz
•高周波電源 104のパヮ 80W
•成膜ガスの流量比 (SiH： N )
4 2 … 1： 80
'基板温度… 250°C
'膜厚…約 5nm
このように、本例では、第 2例の低密度膜 (二層目、四層目、六層目の窒化シリコン 膜)よりも高周波電源 104のパワーを高めて 、る。
[0104] 上記の条件で形成された一層目の窒化シリコン膜 20aの膜密度は 2. 21g/cm2、ス トレスは 200MPa (圧縮）となった。なお、二層目〜六層目の窒ィ匕シリコン膜 20b〜20 fの膜密度とストレスは第 2例と同じである。
[0105] 第 4例
図 11は、本例に係る第 1保護絶縁膜 20の成膜方法を説明するための断面図であ る。図 11に示されるように、本例は、第 3例の第 1保護絶縁膜 20の最上層に 7層目の 窒化シリコン膜 20gを追加したものである。その窒化シリコン膜 20gは、その下の六層 目の窒化シリコン膜 20はりも膜密度が大となるように形成される。
[0106] このように、第 1保護絶縁膜 20の最上層に膜密度が大で耐水性に富む窒化シリコ ン膜 20gを形成することで、外部力も基板 10に浸入しょうとする水分を窒化シリコン 膜 20gで阻止し易くなり、第 1保護絶縁膜 20の水分ブロック性を向上させることができ る。
[0107] なお、この 7層目の窒化シリコン膜 20gの成膜条件は特に限定されないが、本例で は次のような条件を採用する。
[0108] ·高周波電源 104の周波数 · · · 380kHz
•高周波電源 104のパヮ 50W
'成膜ガスの流量比 (SiH： N )
4 2… 1： 100
'基板温度… 250°C
'膜厚…約 5nm
この条件で形成された 7層目の窒化シリコン膜 20gの膜密度は 2. 49g/cm2、ストレ スは 500MPa (圧縮）となった。
[0109] 第 5例
図 12は、第 5例に係る第 1保護絶縁膜 20の成膜方法を説明するための断面図で ある。
[0110] 図 12に示されるように、本例では、膜密度が下力も上に向力つて低くなる単層の窒 化シリコン膜で第 1保護絶縁膜 20を構成する。
[0111] この第 1保護絶縁膜 20の成膜条件の一例は次のようになる。
[0112] まず、周波数が 13. 56MHzでパワーが 50Wの高周波電源 104を用い、基板温度 2
50°C、成膜ガスの流量比（SiH： NH： N )を 1 : 0 : 100とする条件で窒化シリコン膜の
4 3 2
堆積を開始する。その直後から、高周波電源 104のパワーと基板温度を変化させず に、成膜ガスの流量比（SiH： NH： N )を 1 : 0 : 100から 1 : 0. 5 : 100まで約 2分間で
4 3 2
変化させる。これにより、膜密度が下から上に向かって低くなる窒化シリコンよりなる第
1保護絶縁膜 20が約 50應の厚さに形成される。
[0113] このようにして形成された第 1保護絶縁膜 20の全体の屈折率はほぼ 2. 10、ストレス は約 1 OOMPa (引っ張り）となった。
[0114] また、この第 1保護絶縁膜 20の透水性は、膜密度を変化させない比較例に係る窒 化シリコン膜に比べて約 2分の 1となった。なお、その比較例に係る窒化シリコン膜は 、高周波電源 104の周波数を 13. 56MHz,パワーを 50W、成膜ガスの流量比（SiH
4
： NH： N )を 1 : 0. 5 : 100、基板温度 250°Cで形成された。
3 2
[0115] このように第 1保護絶縁膜 20の膜密度を連続的に変化させることにより、膜のストレ スが下力 上に向力つて連続的に変化し、膜密度が変化しない高密度の単層の窒 化シリコン膜と比べて、第 1保護絶縁膜 20の全体としての応力を低減することができ る。
[0116] 更に、第 1〜第 4例のような多層構造となっていないので、層間の界面に内部応力 が集中するという不都合を本質的に解消できる。
[0117] し力も、上記によれば、第 1保護絶縁膜 20の下面での密度が上面よりも高いので、 第 1保護絶縁膜 20の下面付近における水素の量が低減され、水素がコンタクト層 15 等に移動してドナーを中性化させるという不都合を回避し易くなる。
[0118] そして、第 1例で説明したように、第 1保護絶縁膜 20の下面近傍の密度が高い部分 は、イオン性が高められた成膜条件で形成されるので、コンタクト層 15等の下地との 密着性が良好となり、第 1保護絶縁膜 20の膜剥がれを防止することができる。
[0119] このように第 1保護絶縁膜 20の膜密度を連続的に変化させる方法は上記に限定さ れず、次の (0〜(v)のいずれ力の成膜条件を採用することで、第 1保護絶縁膜 20の膜 密度を変化させ得る。
[0120] (0成膜雰囲気に印加される高周波電力のパワー（高周波電源 104のパワー）を連 続的に低くする。
[0121] GO成膜雰囲気の圧力を連続的に高める。
[0122] (m)成膜ガスとしてアンモニアを含むガス用い、且つアンモニアの流量比を連続的 に増加させる。
[0123] (iv)成膜速度を連続的に速める。
[0124] なお、（iv)のように成膜速度を早めるには、例えば、成膜ガスの流量を連続的に増 加させればよい。
[0125] また、第 1例と同様に、本例でも第 1保護絶縁膜 20の誘電率を膜中で一定にし、誘 電率の変動に伴って膜中電界が不連続になるのを防止するのが好ましい。
[0126] 上記した第 1例〜第 5例では、第 1保護絶縁膜 20の成膜方法について説明したが 、各例の成膜方法は第 2保護絶縁膜 29にも適用し得る。
[0127] (2)第 2実施形態
図 13〜図 18は、本実施形態に係る半導体装置の製造途中の断面図である。なお
、これらの図において、第 1実施形態で説明した要素には第 1実施形態と同じ符号を 付し、以下ではその説明を省略する。
[0128] 本実施形態は、トランジスタの形成方法のみが第 1実施形態と異なり、そのトランジ スタを保護する保護絶縁膜の成膜方法は第 1実施形態と同じである。
[0129] 本実施形態に係る半導体装置を製造するには、まず、第 1実施形態で説明した図 l (a)〜（c)の工程を行う。
[0130] 次に、図 13 (a)に示す断面構造を得るまでの工程について説明する。
[0131] まず、第 1保護絶縁膜 20の上に、ポジ型電子線レジストをスピンコートにより厚さ約
300nmに塗布し、基板温度 180°C、処理時間 5分の条件でそのレジストを加熱して 硬化する。ポジ型電子線レジストは特に限定されないが、本実施形態では、 日本ゼ オン社製の ZEP520-A7を使用する。
[0132] そして、電子線露光装置でそのレジストを露光した後、現像して、ソース電極 18とド レイン電極 19との間に第 1窓 30aを備えたレジストパターン 30を形成する。
[0133] 次に、図 13 (b)に示すように、エッチングガスとして SFを用いるドライエッチングによ
6
り、レジストパターン 30の第 1窓 30aを通じて第 1保護絶縁膜 20をエッチングし、第 1 保護絶縁膜 20に第 1開口 20yを形成する。
[0134] 更に、上記の第 1窓 30aを通じてコンタクト層 15をドライエッチングし、コンタクト層 1 5に第 2開口 15aを形成する。コンタクト層 15に対するエッチングガスとしては、例え ば SiClを用いる。
4
[0135] なお、第 1、第 2開口 20y、 15aの幅は特に限定されないが、本実施形態では約 0.
2 μ mとする。
[0136] この後に、レジストパターン 30は除去される。
[0137] 次に、図 14 (a)に示すように、プラズマ CVD法を用いて、第 1保護絶縁膜 20上と各 開口 15a、 20y内とに窒化シリコンで構成される第 2保護絶縁膜 32を形成する。その 第 2保護絶縁膜 32の成膜方法としては、第 1実施形態で説明した第 1例〜第 5例の いずれか一を採用し得る。
[0138] 続いて、図 14 (b)に示すように、この第 2保護絶縁膜 32の上に第 1ポジ型電子線レ ジスト 33として例えば日本ゼオン社製の ZEP520-A7をスピンコートにより厚さ約 300η mに塗布する。その後、基板温度 180°C、処理時間 5分の条件でこの第 1ポジ型電子 線レジスト 33を加熱して硬化する。
[0139] 更に、この第 1ポジ型電子線レジスト 33の上に、アルカリ溶液に対して可溶でサイド エッチングが可能なポリメチルダルタルイミドをスピンコートにより厚さ約 500nmに形 成し、それを榭脂層 34とする。その榭脂層 34は熱処理により硬化される。熱処理の 条件は特に限定されないが、本実施形態では基板温度を 180°C、処理時間を 3分と する。
[0140] 次いで、この榭脂層 34の上に、スピンコートにより厚さ約 200nmの第 2ポジ型電子 線レジスト 35を塗布する。第 2ポジ型電子線レジスト 35としては、例えば、 日本ゼオン 社製の ZEP520-A7がある。この後に、基板温度 180°C、処理時間 2分の条件で第 2 ポジ型電子線レジスト 35を加熱して硬化する。
[0141] 続いて、図 15 (a)に示すように、電子線露光装置を用いて第 2ポジ型電子線レジス ト 35を露光した後、メチルェチルケトン (MEK)とメチルイソブチルケトン (MIBK)の混合 溶液よりなる現像液で第 2ポジ型電子線レジスト 35を現像することにより、第 1開口 20 yの上方に第 2窓 35aを形成する。
[0142] 次に、図 15 (b)に示すように、水酸ィ匕テトラメチルアンモ -ゥム等のアルカリ性のェ ツチング液を用い、第 2窓 35aを通じて榭脂層 34をサイドエッチングすることにより、 第 2窓よりも幅広の第 3窓 34aを形成する。
[0143] 次いで、図 16 (a)に示すように、電子線露光装置により第 1ポジ型電子線レジスト 3 3を露光した後、メチルイソプチルケトンとイソプロピルアルコール (IPA)との混合溶液 よりなる現像液でレジスト 33を現像し、第 1窓 34aよりも幅が狭い第 3窓 33aを形成す る。
[0144] その後に、図 16 (b)に示すように、第 3窓 33aを通じて第 2保護絶縁膜 32をエッチ ングし、ソース電極 18とドレイン電極 19の間の第 2保護絶縁膜 32に第 3開口 32aを 形成する。このドライエッチングでは、エッチングガスとして例えば SFが使用される。 [0145] 次に、図 17 (a)に示すように、各窓 33a〜35a内に蒸着法により金属積層膜を形成 することにより、第 3開口 32a内の電子供給層 14上にマッシュルーム状のゲート電極 38を形成する。その金属積層膜は、例えば、厚さ約 lOnmの Ti層、厚さ約 lOnmの Pt 層、厚さ約 300nmの Au層をこの順に形成してなる。
[0146] 次いで、図 17 (b)に示すように、第 1、第 2ポジ型電子線レジスト 33、 35と榭脂層 3 4とを除去することにより、第 2ポジ型電子線レジスト 35上に形成されていた上記の金 属積層膜 (不図示)をリフトオフする。
[0147] その後に、図 18に示すように、ゲート電極 38と第 2保護絶縁膜 32のそれぞれの上 に、窒化シリコンで構成される第 3保護絶縁膜 39を形成する。
[0148] 以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
[0149] この半導体装置は、第 1実施形態と同様に接合型電界効果型トランジスタであり、 電子走行層 13を流れる電流のオン'オフがゲート電圧によって制御される。
[0150] 上記のように、この半導体装置には、窒化シリコンで構成される第 1〜第 3保護絶縁 膜 20、 32、 39が形成される。これらの保護絶縁膜 20、 32、 39の成膜方法は特に限 定されないが、第 1実施形態で説明した第 1例〜第 5例のいずれか一をその成膜方 法として採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶 縁膜 20、 32、 39の成膜方法は同じである必要は無ぐ別々の方法で形成してよい。
[0151] (3)第 3実施形態
図 19〜図 23は、本実施形態に係る半導体装置の製造途中の断面図である。
[0152] 最初に、図 19 (a)に示す断面構造を得るまでの工程について説明する。
[0153] まず、高抵抗 SiC基板 10の上に、バッファ層 12、 GaNよりなる電子走行層 13、 AlGa Nよりなる電子供給層 14、及び GaNよりなる表面層 40を MOCVD法によりェピタキシャ ル成長させる。これらのうち、ノ ッファ層 12は、 SiC基板 10の表面の格子欠陥が電子 走行層 13に伝わらな 、ようにする役割を担う。
[0154] 次いで、トランジスタを形成しない領域における各層 12〜15と SiC基板 10に酸素を イオン注入し、その領域におけるドナーを不活性化させることにより、素子分離領域 1 1を形成する。
[0155] 次に、図 19 (b)に示すように、フォトリソグラフィーおよび真空蒸着法により、表面層 40の上に厚さ約 30nmの Ti膜と厚さ約 1 OOnmの A1膜をこの順に形成し、互いに間隔 がおかれたソース電極 18とドレイン電極 19とを形成し、 350°C、 3分間の熱処理により ォーミックコンタクトを形成する。
[0156] そして、図 19 (c)〖こ示すように、各電極 18、 19と表面層 40の表面上に、プラズマ C VD法により窒化シリコンで構成される第 1保護絶縁膜 20を形成する。この第 1保護絶 縁膜 20は、化学的、物理的に脆弱な表面層 40を保護し、プロセス中にその表面が 酸化されるのを防ぎ、最終的に得られるトランジスタの電気的特性を向上させるため に形成される。
[0157] その第 1保護絶縁膜 20の成膜方法としては、第 1実施形態で説明した第 1例〜第 5 例の 、ずれか一を採用し得る。
[0158] 続いて、図 20 (a)に示すように、第 1保護絶縁膜 20の上に紫外線感光フォトレジス トを塗布し、それを露光、現像することにより、各電極 18、 19の間に第 1窓 22aを備え た第 1レジストパターン 22を形成する。本実施形態では、その紫外線感光フォトレジ ストとして、住友化学社製の PFI32-A8を使用する。
[0159] 次いで、図 20 (b)に示すように、上記の第 1レジストパターン 22をマスクにしながら、
SFをエッチングガスとするドライエッチングにより第 1保護絶縁膜 20をエッチングし、
6
第 1窓 22aの下の第 1保護絶縁膜 20に開口 20xを形成する。
[0160] このエッチングを終了後、加温した剥離剤を用いて第 1レジストパターン 22を除去 する。
[0161] 次に、図 21 (a)に示すように、第 1保護絶縁膜 20上と開口 20x内に、アルカリ溶液 に対して可溶でサイドエッチングが可能な榭脂、例えばポリメチルダルタルイミドを厚 さ約 500nmに形成し、榭脂層 24を形成する。
[0162] そして、基板温度 180°C、処理時間 3分の条件でこの榭脂層 24を加熱して硬化す る。
[0163] その後、榭脂層 24上に、紫外線感光型フォトレジストを塗布し、それを露光、現像 することにより、開口 20xよりも幅広の第 2窓 25aを備えた第 2レジストパターン 25を形 成する。その紫外線感光型フォトレジストは特に限定されないが、本実施形態では住 友ィ匕学社製の PFI32- A8を使用する。 [0164] 続!、て、図 21 (b)に示すように、第 2レジストパターン 25の第 2窓 25aを通じて榭脂 層 24をウエットエッチングする。このウエットエッチングでは、榭脂層 24を選択的にェ ツチングするアルカリ性のエッチング液、例えば水酸ィ匕テトラメチルアンモ-ゥム水溶 液を用いて、榭脂層 24をサイドエッチングする。
[0165] これにより、第 2窓 25aよりも幅広の第 3窓 24aが榭脂層 24に形成されると共に、開 口 20x内の表面層 40がその第 3窓 24aから露出することになる。
[0166] 次に、図 22 (a)に示すように、各窓 24a、 25a内に蒸着法により金属積層膜を形成 することにより、開口 20xとその周囲の第 1保護絶縁膜 20上にマッシュルーム状のゲ ート電極 28を形成する。その金属積層膜として、例えば、厚さ約 10應の Ni層、厚さ 約 lOOnmの Au層をこの順に形成する。このゲート電極 28と表面層 40との界面には ショットキー接合が形成される。
[0167] そして、図 22 (b)に示すように、榭脂層 24と第 2レジストパターン 25とを除去するこ とにより、第 2レジストパターン 25上に形成されていた上記の金属積層膜 (不図示)を リフト才フする。
[0168] その後に、図 23に示すように、ゲート電極 28と第 1保護絶縁膜 20のそれぞれの上 に、窒化シリコンで構成される第 2保護絶縁膜 29を形成する。
[0169] 以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
[0170] この半導体装置は、第 1実施形態と同様に接合型電界効果型トランジスタであり、 電子走行層 13を流れる電流のオン'オフがゲート電圧によって制御される。
[0171] 上記のように、この半導体装置には、窒化シリコンで構成される第 1、第 2保護絶縁 膜 20、 29が形成される。これらの保護絶縁膜 20、 29の成膜方法は特に限定されな いが、第 1実施形態で説明した第 1例〜第 5例のいずれか一をその成膜方法として 採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶縁膜 20、 29の成膜方法は同じである必要は無ぐ別々の方法で形成してよい。
[0172] (4)第 4実施形態
図 24〜図 29は、本実施形態に係る半導体装置の製造途中の断面図である。
[0173] 本実施形態に係る半導体装置を製造するには、まず、第 3実施形態で説明した図 19 (a)〜（c)の工程を行う。 [0174] 次に、図 24 (a)に示す断面構造を得るまでの工程について説明する。
[0175] まず、第 1保護絶縁膜 20の上に、ポジ型電子線レジストをスピンコートにより厚さ約
300nmに塗布し、基板温度 180°C、処理時間 5分の条件でそのレジストを加熱して 硬化する。ポジ型電子線レジストは特に限定されないが、本実施形態では、 日本ゼ オン社製の ZEP520-A7を使用する。
[0176] そして、電子線露光装置でそのレジストを露光した後、現像して、ソース電極 18とド レイン電極 19との間に第 1窓 30aを備えたレジストパターン 30を形成する。
[0177] 次に、図 24 (b)に示すように、エッチングガスとして SFを用いるドライエッチングによ
6
り、レジストパターン 30の第 1窓 30aを通じて第 1保護絶縁膜 20をエッチングし、第 1 保護絶縁膜 20に第 1開口 20yを形成する。
[0178] なお、第 1開口 20yの幅は特に限定されないが、本実施形態では約 0. 2 mとする
[0179] この後に、レジストパターン 30は除去される。
[0180] 次に、図 25 (a)に示すように、プラズマ CVD法を用いて、第 1保護絶縁膜 20上と第 1開口 20y内とに窒化シリコンで構成される第 2保護絶縁膜 32を形成する。その第 2 保護絶縁膜 32の成膜方法としては、第 1実施形態で説明した第 1例〜第 5例のいず れかーを採用し得る。
[0181] 続、て、図 25 (b)に示すように、この第 2保護絶縁膜 32の上に第 1ポジ型電子線レ ジスト 33として例えば日本ゼオン社製の ZEP520-A7をスピンコートにより厚さ約 300η mに塗布する。その後、基板温度 180°C、処理時間 5分の条件でこの第 1ポジ型電子 線レジスト 33を加熱して硬化する。
[0182] 更に、この第 1ポジ型電子線レジスト 33の上に、アルカリ溶液に対して可溶でサイド エッチングが可能なポリメチルダルタルイミドをスピンコートにより厚さ約 500nmに形 成し、それを榭脂層 34とする。その榭脂層 34は熱処理により硬化される。熱処理の 条件は特に限定されないが、本実施形態では基板温度を 180°C、処理時間を 3分と する。
[0183] 次いで、この榭脂層 34の上に、スピンコートにより厚さ約 200nmの第 2ポジ型電子 線レジスト 35を塗布する。第 2ポジ型電子線レジスト 35としては、例えば、日本ゼオン 社製の ZEP520-A7がある。この後に、基板温度 180°C、処理時間 2分の条件で第 2 ポジ型電子線レジスト 35を加熱して硬化する。
[0184] 続、て、図 26 (a)に示すように、電子線露光装置を用いて第 2ポジ型電子線レジス ト 35を露光した後、メチルェチルケトンとメチルイソブチルケトンの混合溶液よりなる 現像液で第 2ポジ型電子線レジスト 35を現像することにより、第 1開口 20yの上方に 第 2窓 35aを形成する。
[0185] 次に、図 26 (b)に示すように、水酸ィ匕テトラメチルアンモ -ゥム等のアルカリ性のェ ツチング液を用い、第 2窓 35aを通じて榭脂層 34をサイドエッチングすることにより、 第 2窓よりも幅広の第 3窓 34aを形成する。
[0186] 次いで、図 27 (a)に示すように、電子線露光装置により第 1ポジ型電子線レジスト 3 3を露光した後、メチルイソプチルケトンとイソプロピルアルコールとの混合溶液よりな る現像液でレジスト 33を現像し、第 1窓 34aよりも幅が狭い第 3窓 33aを形成する。
[0187] その後に、図 27 (b)に示すように、第 3窓 33aを通じて第 2保護絶縁膜 32をエッチ ングし、ソース電極 18とドレイン電極 19の間の第 2保護絶縁膜 32に第 2開口 32aを 形成する。このドライエッチングでは、エッチングガスとして例えば SFが使用される。
6
[0188] 次に、図 28 (a)に示すように、各窓 33a〜35a内に蒸着法により金属積層膜を形成 することにより、第 2開口 32a内の表面層 40上にマッシュルーム状のゲート電極 38を 形成する。その金属積層膜は、例えば、厚さ約 lOnmの Ni層、及び厚さ約 lOOnmの A u層をこの順に形成してなる。
[0189] 次いで、図 28 (b)に示すように、第 1、第 2ポジ型電子線レジスト 33、 35と榭脂層 3
4とを除去することにより、第 2ポジ型電子線レジスト 35上に形成されていた上記の金 属積層膜 (不図示)をリフトオフする。
[0190] その後に、図 29に示すように、ゲート電極 38と第 2保護絶縁膜 32のそれぞれの上 に、窒化シリコンで構成される第 3保護絶縁膜 39を形成する。
[0191] 以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
[0192] この半導体装置は、第 1実施形態と同様に接合型電界効果型トランジスタであり、 電子走行層 13を流れる電流のオン'オフがゲート電圧によって制御される。
[0193] 上記のように、この半導体装置には、窒化シリコンで構成される第 1〜第 3保護絶縁 膜 20、 32、 39が形成される。これらの保護絶縁膜 20、 32、 39の成膜方法は特に限 定されないが、第 1実施形態で説明した第 1例〜第 5例のいずれか一をその成膜方 法として採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶 縁膜 20、 32、 39の成膜方法は同じである必要は無ぐ別々の方法で形成してよい。

Claims

請求の範囲
[1] 基板と、
前記基板上に形成された化合物半導体層と、
前記化合物半導体層の表面上に形成され、膜密度が下部より膜の中途部の方が 低い窒化シリコンよりなる保護絶縁膜と、
を有することを特徴とする半導体装置。
[2] 前記保護絶縁膜は、膜密度が下力 上に向力つて低くなる単層の窒化シリコン膜 で構成されることを特徴とする請求項 1に記載の半導体装置。
[3] 前記保護絶縁膜は、二層目がー層目よりも膜密度が低くなるように積層されたニ以 上の窒化シリコン膜の積層膜で構成されることを特徴とする請求項 1に記載の半導体 装置。
[4] 前記積層膜を構成する前記一層目の窒化シリコン膜の膜厚は、前記二層目の窒化 シリコン膜よりも薄いことを特徴とする請求項 3に記載の半導体装置。
[5] 前記積層膜は、膜密度の大小関係が交互に入れ替わるように三以上の窒化シリコ ン膜を積層してなることを特徴とする請求項 3に記載の半導体装置。
[6] 前記積層膜において膜密度が小となる複数の窒化シリコン膜は、下の膜ほど厚さ が薄くなることを特徴とする請求項 5に記載の半導体装置。
[7] 前記積層膜にぉ 、て膜密度が大となる窒化シリコン膜が、該積層膜の最上層に形 成されたことを特徴とする請求項 5に記載の半導体装置。
[8] 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び第 1開口を 備えたコンタ外層がこの順に形成された積層化合物半導体層であり、
前記コンタクト層の上に、ソース電極とドレイン電極とが互いに間隔をおいて形成さ れ、
前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、該ソ ース電極と該ドレイン電極との間に前記第 1開口に重なる第 2開口を有し、
前記第 1開口内の前記電子供給層上にゲート電極が形成されたことを特徴とする 請求項 1に記載の半導体装置。
[9] 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び第 1開口を 備えたコンタ外層がこの順に形成された積層化合物半導体層であり、 前記コンタクト層の上に、前記第 1開口を挟んでソース電極とドレイン電極とが形成 され、
前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、前記 第 1開口の上に第 2開口を有し、
前記第 2開口内の前記電子供給層上にゲート電極が形成されたことを特徴とする 請求項 1に記載の半導体装置。
[10] 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び表面層がこ の順に形成された積層化合物半導体層であり、
前記表面層の上に、ソース電極とドレイン電極とが互いに間隔をおいて形成され、 前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、該ソ ース電極と該ドレイン電極との間に開口を有し、
前記開口内の前記表面層上にゲート電極が形成されたことを特徴とする請求項 1 に記載の半導体装置。
[11] 前記基板は化合物半導体よりなることを特徴とする請求項 1に記載の半導体装置。
[12] 基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の表面上に、保護絶縁膜を構成する一層目の窒化シリコン 膜をプラズマ CVD法で形成する工程と、
前記一層目の窒化シリコン膜上に、該窒化シリコン膜よりも膜密度が低くなる成膜 条件により、前記保護絶縁膜を構成する二層目の窒化シリコン膜をプラズマ CVD法 で形成する工程とを有することを特徴とする半導体装置の製造方法。
[13] 前記二層目の窒化シリコン膜の成膜条件として、（0前記一層目の窒化シリコン膜を 形成する工程よりも成膜雰囲気に印加される高周波電力の周波数を高める、 GO前記 一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気に印加される高周波電力 のパワーを低くする、（iii)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰 囲気の圧力を高める、（iv)窒素の原料ガスとしてアンモニアを用い、且つ前記一層目 の窒化シリコン膜の窒素の原料ガスとして窒素を用いる、（V)前記一層目の窒化シリコ ン膜を形成する工程よりも基板温度を下げる、及び (vi)前記一層目の窒化シリコン膜 を形成する工程よりも成膜速度を速める、のいずれかを採用することを特徴とする請 求項 12に記載の半導体装置の製造方法。
[14] 前記一層目の窒化シリコン膜を形成する工程において、前記二層目の窒化シリコ ン膜よりも薄い厚さに前記一層目の窒化シリコン膜を形成することを特徴とする請求 項 12に記載の半導体装置の製造方法。
[15] 前記二層目の窒化シリコン膜の上に一以上の窒化シリコン膜を積層して、膜密度の 大小関係が交互に入れ替わる三以上の窒化シリコン膜で前記保護絶縁膜を構成す る工程を有することを特徴とする請求項 12に記載の半導体装置の製造方法。
[16] 基板上に化合物半導体層を形成する工程と、
前記化合物半導体層の表面上に、膜密度が下力も上に向力つて連続的に低くなる 成膜条件を用いて、窒化シリコンで構成される保護絶縁膜をプラズマ CVD法で形成 する工程と、
を有することを特徴とする半導体装置の製造方法。
[17] 前記保護絶縁膜の成膜条件として、（0成膜雰囲気に印加される高周波電力のパヮ 一を連続的に低くする、 GO成膜雰囲気の圧力を連続的に高める、（m)成膜ガスとして アンモニアを含むガス用い、且つアンモニアの流量比を連続的に増加させる、（iv)成 膜速度を連続的に速める、のいずれかを採用することを特徴とする請求項 16に記載 の半導体装置の製造方法。
[18] 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及びコンタクト 層がこの順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記コンタクト層の上に、互いに間隔が おかれたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程にぉ 、て、前記ソース電極とドレイン電極の上にも 該保護絶縁膜を形成して、
前記ソース電極とドレイン電極の間の前記コンタクト層と前記保護絶縁膜にそれぞ れ第 1、第 2開口を形成する工程と、
前記第 1開口内の前記電子供給層上にゲート電極を形成する工程とを有すること を特徴とする請求項 12又は請求項 16に記載の半導体装置の製造方法。
[19] 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及びコンタクト 層がこの順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記コンタクト層の上に、互いに間隔が おかれたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程にぉ 、て、前記ソース電極とドレイン電極の上にも 該保護絶縁膜を形成して、
前記ソース電極と前記ドレイン電極の間の前記コンタクト層と前記保護絶縁膜にそ れぞれ第 1、第 2開口を形成する工程と、
前記第 1、第 2開口内の前記電子供給層上にゲート電極を形成する工程とを有す ることを特徴とする請求項 12又は請求項 16に記載の半導体装置の製造方法。
[20] 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及び表面層が この順に形成された積層化合物半導体層を形成すると共に、
前記保護絶縁膜を形成する工程の前に、前記表面層の上に、互いに間隔がおか れたソース電極とドレイン電極とを形成する工程を有し、
前記保護絶縁膜を形成する工程にぉ 、て、前記ソース電極とドレイン電極の上にも 該保護絶縁膜を形成して、
前記ソース電極とドレイン電極の間の前記保護絶縁膜に開口を形成する工程と、 前記開口内の前記表面層上にゲート電極を形成する工程とを有することを特徴と する請求項 12又は請求項 16に記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164300A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2009194002A (ja) * 2008-02-12 2009-08-27 Oki Electric Ind Co Ltd Ｉｉｉ族窒化物半導体高電子移動度トランジスタ及びその製造方法
JP2010103303A (ja) * 2008-10-23 2010-05-06 Toshiba Corp 磁気抵抗素子及びその製造方法
JP2010166084A (ja) * 2010-04-05 2010-07-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2012182232A (ja) * 2011-02-28 2012-09-20 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2013229371A (ja) * 2012-04-24 2013-11-07 Japan Display Inc 薄膜トランジスタ及びそれを用いた表示装置
WO2014129245A1 (ja) * 2013-02-21 2014-08-28 シャープ株式会社 窒化物半導体装置
JPWO2014185034A1 (ja) * 2013-05-13 2017-02-23 パナソニックＩｐマネジメント株式会社 半導体装置
JP7156586B1 (ja) * 2022-03-17 2022-10-19 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
JP2007184251A (ja) * 2005-12-07 2007-07-19 Sony Corp 表示装置
JP2014197565A (ja) * 2011-07-29 2014-10-16 パナソニック株式会社 半導体装置
JP5765171B2 (ja) * 2011-09-29 2015-08-19 富士通株式会社 化合物半導体装置の製造方法
KR102029986B1 (ko) * 2012-12-13 2019-10-10 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP6211804B2 (ja) * 2013-05-30 2017-10-11 トランスフォーム・ジャパン株式会社 半導体装置
CN104637992B (zh) * 2013-11-13 2019-08-23 上海和辉光电有限公司 具有改善的蚀刻角度的栅极绝缘层及其形成方法
CN104766890B (zh) * 2014-01-06 2018-04-27 上海和辉光电有限公司 薄膜晶体管及其制造方法和应用
US9761438B1 (en) * 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
JP6672812B2 (ja) * 2016-01-14 2020-03-25 三菱電機株式会社 半導体装置及びその製造方法
DE112018007473T5 (de) * 2018-04-13 2020-12-24 Mitsubishi Electric Corporation Feldeffekttransistor
CN112420871B (zh) * 2020-09-30 2021-07-20 无锡中科德芯光电感知技术研究院有限公司 台面型铟镓砷探测器芯片及其制备方法
US20240063300A1 (en) * 2022-08-18 2024-02-22 Wolfspeed, Inc. High electron mobility transistors having reduced drain current drift and methods of fabricating such devices

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63161625A (ja) * 1986-12-25 1988-07-05 Matsushita Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPS6420629A (en) * 1987-07-16 1989-01-24 Nec Corp Compound semiconductor integrated circuit device
JPS6450535A (en) * 1987-08-21 1989-02-27 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH02303118A (ja) * 1989-05-18 1990-12-17 Fujitsu Ltd 半導体結晶成長方法
JPH03240265A (ja) 1990-02-19 1991-10-25 Nec Corp 半導体集積回路装置およびその製造方法
JPH046835A (ja) 1990-04-24 1992-01-10 Sharp Corp 化合物半導体装置
JPH09102494A (ja) * 1995-10-09 1997-04-15 Toshiba Corp 半導体装置の保護膜およびその形成方法
JP2792948B2 (ja) 1989-10-20 1998-09-03 三洋電機株式会社 半導体装置の製造方法
JPH11204542A (ja) * 1998-01-20 1999-07-30 Sony Corp 接合型電界効果トランジスタの製造方法
JP2000323495A (ja) 1999-05-07 2000-11-24 Sony Corp 接合型電界効果トランジスタ及びその作製方法
JP2001015693A (ja) * 1999-04-30 2001-01-19 Fujitsu Quantum Devices Ltd 化合物半導体装置及びその製造方法
JP2001135824A (ja) * 1999-11-05 2001-05-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002110674A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210052A (en) 1989-05-18 1993-05-11 Fujitsu Limited Method for fabricating a semiconductor substrate
US5284789A (en) 1990-04-25 1994-02-08 Casio Computer Co., Ltd. Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film
US5918147A (en) * 1995-03-29 1999-06-29 Motorola, Inc. Process for forming a semiconductor device with an antireflective layer
JPH1174485A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
US6404004B1 (en) 1999-04-30 2002-06-11 Fujitsu Quantum Devices Limited Compound semiconductor device and method of manufacturing the same
JP2003023015A (ja) * 2001-07-06 2003-01-24 Mitsubishi Electric Corp ＧａＡｓ系半導体電界効果トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
KR101187400B1 (ko) * 2004-11-26 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63161625A (ja) * 1986-12-25 1988-07-05 Matsushita Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPS6420629A (en) * 1987-07-16 1989-01-24 Nec Corp Compound semiconductor integrated circuit device
JPS6450535A (en) * 1987-08-21 1989-02-27 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH02303118A (ja) * 1989-05-18 1990-12-17 Fujitsu Ltd 半導体結晶成長方法
JP2792948B2 (ja) 1989-10-20 1998-09-03 三洋電機株式会社 半導体装置の製造方法
JPH03240265A (ja) 1990-02-19 1991-10-25 Nec Corp 半導体集積回路装置およびその製造方法
JPH046835A (ja) 1990-04-24 1992-01-10 Sharp Corp 化合物半導体装置
JPH09102494A (ja) * 1995-10-09 1997-04-15 Toshiba Corp 半導体装置の保護膜およびその形成方法
JPH11204542A (ja) * 1998-01-20 1999-07-30 Sony Corp 接合型電界効果トランジスタの製造方法
JP2001015693A (ja) * 1999-04-30 2001-01-19 Fujitsu Quantum Devices Ltd 化合物半導体装置及びその製造方法
JP2000323495A (ja) 1999-05-07 2000-11-24 Sony Corp 接合型電界効果トランジスタ及びその作製方法
JP2001135824A (ja) * 1999-11-05 2001-05-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002110674A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1983559A4

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164300A (ja) * 2007-12-28 2009-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US7948062B2 (en) 2007-12-28 2011-05-24 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device
JP2009194002A (ja) * 2008-02-12 2009-08-27 Oki Electric Ind Co Ltd Ｉｉｉ族窒化物半導体高電子移動度トランジスタ及びその製造方法
JP2010103303A (ja) * 2008-10-23 2010-05-06 Toshiba Corp 磁気抵抗素子及びその製造方法
JP2010166084A (ja) * 2010-04-05 2010-07-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2012182232A (ja) * 2011-02-28 2012-09-20 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2013229371A (ja) * 2012-04-24 2013-11-07 Japan Display Inc 薄膜トランジスタ及びそれを用いた表示装置
WO2014129245A1 (ja) * 2013-02-21 2014-08-28 シャープ株式会社 窒化物半導体装置
JPWO2014185034A1 (ja) * 2013-05-13 2017-02-23 パナソニックＩｐマネジメント株式会社 半導体装置
JP7156586B1 (ja) * 2022-03-17 2022-10-19 三菱電機株式会社 半導体装置の製造方法
WO2023175820A1 (ja) * 2022-03-17 2023-09-21 三菱電機株式会社 半導体装置の製造方法

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