JP2792948B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2792948B2 JP2792948B2 JP27467689A JP27467689A JP2792948B2 JP 2792948 B2 JP2792948 B2 JP 2792948B2 JP 27467689 A JP27467689 A JP 27467689A JP 27467689 A JP27467689 A JP 27467689A JP 2792948 B2 JP2792948 B2 JP 2792948B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ガリウム砒素電界効果トランジスタ(GaAs
MESFET)等の半導体装置の製造方法に関する。
MESFET)等の半導体装置の製造方法に関する。
イオン注入技術を用いたGaAs MESFETの製造において
は、その高性能化のために、ゲート電極と高濃度注入層
を自己整合的に形成する耐熱ゲートセルフアライン技術
が広く用いられている。
は、その高性能化のために、ゲート電極と高濃度注入層
を自己整合的に形成する耐熱ゲートセルフアライン技術
が広く用いられている。
第2図は、この技術を用いて行なうGaAs MESFETの製
造プロセスを示したものである。
造プロセスを示したものである。
まず、同図(a)に示すように、GaAs基板(1)上に
Siイオンを注入してn型注入層(2)を形成する。
Siイオンを注入してn型注入層(2)を形成する。
次に、注入層(2)上にWSix等の耐熱ゲート膜をスパ
ッタ法により形成すると共に、パターニングを行って同
図(b)に示すように耐熱ゲート電極(3)を形成す
る。
ッタ法により形成すると共に、パターニングを行って同
図(b)に示すように耐熱ゲート電極(3)を形成す
る。
その後、寄生抵抗を低減するために、Siイオンを注入
して同図(c)に示すようにn型高濃度注入層(4)を
形成する。この時、耐熱ゲート電極(3)の位置によっ
て注入層(4)の位置も決定され、高濃度注入層が自己
整合的に形成されることになる。
して同図(c)に示すようにn型高濃度注入層(4)を
形成する。この時、耐熱ゲート電極(3)の位置によっ
て注入層(4)の位置も決定され、高濃度注入層が自己
整合的に形成されることになる。
更に、n型注入層(2)及びn型高濃度注入層(4)
の活性化アニールを行った後、同図(d)に示すよう
に、ソース電極(5)及びドレイン電極(6)を形成す
る。
の活性化アニールを行った後、同図(d)に示すよう
に、ソース電極(5)及びドレイン電極(6)を形成す
る。
ところで、前述した注入イオンに対する活性化におい
ては、800℃以上の高温アニールが必要とされるため、
このアニールに伴なうGaAs基板(1)表面の熱分解を抑
制する目的で保護膜を用いたキャップアニール法がよく
用いられている。
ては、800℃以上の高温アニールが必要とされるため、
このアニールに伴なうGaAs基板(1)表面の熱分解を抑
制する目的で保護膜を用いたキャップアニール法がよく
用いられている。
このキャップアニール法において重要な点は、注入イ
オンを効率よく活性化させる点と、ゲート端部での応力
集中を緩和する点である。
オンを効率よく活性化させる点と、ゲート端部での応力
集中を緩和する点である。
従来、高濃度注入層の活性化に際しては、特に短チャ
ンネル効果による素子特性の劣化を防ぐために低エネル
ギーでイオン注入した場合、電子サイクロトロン共鳴プ
ラズマCVD法(ECRプラズマCVD法)によって形成した窒
化硅素(SiN)膜が保護膜として非常に有効であること
が知られている(例えば、昭和63年秋季応用物理学会予
稿集4p−G−16参照)。
ンネル効果による素子特性の劣化を防ぐために低エネル
ギーでイオン注入した場合、電子サイクロトロン共鳴プ
ラズマCVD法(ECRプラズマCVD法)によって形成した窒
化硅素(SiN)膜が保護膜として非常に有効であること
が知られている(例えば、昭和63年秋季応用物理学会予
稿集4p−G−16参照)。
しかし、このSiN膜は、アニールによる膜破損を防止
しようとするとその膜応力,膜厚を限定する必要がある
(例えば、Extended Abstracts,Electrochem.Soc.Fall
Meeting(1987)556.参照)。
しようとするとその膜応力,膜厚を限定する必要がある
(例えば、Extended Abstracts,Electrochem.Soc.Fall
Meeting(1987)556.参照)。
このため、SiN膜でキャップアニールを行う方法で
は、ゲート端での応力集中を十分抑制することができ
ず、ピエゾ効果によるしきい値電圧Vthのシフトを招く
問題を有している(例えば、IEEE Electron Device
Letters Vol.EDL−8,228.参照)。
は、ゲート端での応力集中を十分抑制することができ
ず、ピエゾ効果によるしきい値電圧Vthのシフトを招く
問題を有している(例えば、IEEE Electron Device
Letters Vol.EDL−8,228.参照)。
一方、従来では、膜破損を起こしにくく膜応力及び膜
厚を比較的自由に変化させ得る酸化硅素(SiO2)膜を保
護膜として用いたキャップアニール法や、キャップレス
アニールの後に応力緩和用膜を形成して応力集中を緩和
する方法も試みられているが、注入層の特性は必らずし
も十分ではない。
厚を比較的自由に変化させ得る酸化硅素(SiO2)膜を保
護膜として用いたキャップアニール法や、キャップレス
アニールの後に応力緩和用膜を形成して応力集中を緩和
する方法も試みられているが、注入層の特性は必らずし
も十分ではない。
本発明は、従来の技術の有するこのような問題点に留
意してなされたものであり、その目的とするところは、
基板上にイオン注入された不純物に活性化アニールを行
う場合に、高効率の活性化を実現すると同時にゲート端
での応力集中を緩和し得る製造方法を提供しようとする
ものである。
意してなされたものであり、その目的とするところは、
基板上にイオン注入された不純物に活性化アニールを行
う場合に、高効率の活性化を実現すると同時にゲート端
での応力集中を緩和し得る製造方法を提供しようとする
ものである。
前記目的を達成するために、本発明の半導体装置の製
造方法においては、ECRプラズマCVD法により形成した活
性化に有効な下層のSiN膜と、ECRプラズマCVD法により
形成した膜破損を起こしにくい上層のSiO2膜との積層膜
を保護膜として注入不純物の活性化アニールを行うこと
を特徴とするものである。
造方法においては、ECRプラズマCVD法により形成した活
性化に有効な下層のSiN膜と、ECRプラズマCVD法により
形成した膜破損を起こしにくい上層のSiO2膜との積層膜
を保護膜として注入不純物の活性化アニールを行うこと
を特徴とするものである。
〔作 用〕 SiN膜とSiO2膜との積層構造を保護膜として活性化ア
ニールを行うと、注入不純物に接した下層のSiN膜によ
って注入不純物の高活性化が実現し、又、上層のSiO2膜
は、膜応力や膜厚を比較的自由に変化させることがで
き、耐熱ゲートのそれに合わせておくことにより、ゲー
ト端での応力集中が緩和される。
ニールを行うと、注入不純物に接した下層のSiN膜によ
って注入不純物の高活性化が実現し、又、上層のSiO2膜
は、膜応力や膜厚を比較的自由に変化させることがで
き、耐熱ゲートのそれに合わせておくことにより、ゲー
ト端での応力集中が緩和される。
1実施例につき、第1図を用いて説明する。
前記第2図(a)〜(c)で説明したように、GaAs基
板(1)上にSiイオンの注入によりn型注入層(2)を
形成した後、耐熱ゲート電極(3)を形成すると共に、
Siイオンの注入によりn型高濃度注入層(4)を形成す
る。
板(1)上にSiイオンの注入によりn型注入層(2)を
形成した後、耐熱ゲート電極(3)を形成すると共に、
Siイオンの注入によりn型高濃度注入層(4)を形成す
る。
その後、ECRプラズマCVD法により、2層構造のSiN
膜、すなわち第1SiN膜(7)及び第2SiN膜(8)と、Si
O2膜(9)とを順次積層形成する。
膜、すなわち第1SiN膜(7)及び第2SiN膜(8)と、Si
O2膜(9)とを順次積層形成する。
この各膜(7)〜(9)の成膜条件を第1表に示す。
基板温度はいずれも室温である。
基板温度はいずれも室温である。
ここで、第2SiN膜(6)の膜応力は、膜破損を防ぐた
めに弱い引張応力(約1×109dyn/cm2)とし、SiO2膜
(7)の膜応力は、耐熱ゲート電極(3)のゲート材と
して用いたWSixと同程度の圧縮応力(4×109dyn/cm2)
とした。
めに弱い引張応力(約1×109dyn/cm2)とし、SiO2膜
(7)の膜応力は、耐熱ゲート電極(3)のゲート材と
して用いたWSixと同程度の圧縮応力(4×109dyn/cm2)
とした。
そして、第1,第2SiN膜(7),(8)及びSiO2膜
(9)の積層膜を保護膜として、前記両注入層(2),
(4)に対する活性化アニールを行う。
(9)の積層膜を保護膜として、前記両注入層(2),
(4)に対する活性化アニールを行う。
保護膜として、種々の膜厚のSiN膜(5),(6)及
びSiO2膜(7)を使用してアニールを行った場合のそれ
ぞれについて、注入層(4)のシートキャリア濃度を調
べたところ、第2表に示す結果が得られた。
びSiO2膜(7)を使用してアニールを行った場合のそれ
ぞれについて、注入層(4)のシートキャリア濃度を調
べたところ、第2表に示す結果が得られた。
尚、n型高濃度注入層(4)を形成するためのSiイオ
ンの注入条件は、注入エネルギ20KeV,ドーズ量2×1013
cm-2であり、アニール条件は、875℃,5秒間である。
ンの注入条件は、注入エネルギ20KeV,ドーズ量2×1013
cm-2であり、アニール条件は、875℃,5秒間である。
第2表より明らかなように、第1,第2SiN膜(5),
(6)の合計膜厚がサンプルe,fのように100〜150Åで
あれば、この上に厚いSiO2膜(7)を積層してもアニー
ルによる膜破損を生じず、しかも、サンプルaのように
SiN膜(5),(6)のみを用いた場合とほぼ同程度の
シートキャリア濃度が得られている。
(6)の合計膜厚がサンプルe,fのように100〜150Åで
あれば、この上に厚いSiO2膜(7)を積層してもアニー
ルによる膜破損を生じず、しかも、サンプルaのように
SiN膜(5),(6)のみを用いた場合とほぼ同程度の
シートキャリア濃度が得られている。
一方、第1図に示した構造において、耐熱ゲート電極
(3)をゲート材WSi,膜厚5000Å,ゲート長1μmと
し、種々の膜厚のSiN膜(5),(6)及びSiO2膜
(7)の保護膜を用いてアニールを行った場合のそれぞ
れについて、しきい値電圧Vthのゲート方向依存性を調
べたところ、第3表に示す効果が得られた。
(3)をゲート材WSi,膜厚5000Å,ゲート長1μmと
し、種々の膜厚のSiN膜(5),(6)及びSiO2膜
(7)の保護膜を用いてアニールを行った場合のそれぞ
れについて、しきい値電圧Vthのゲート方向依存性を調
べたところ、第3表に示す効果が得られた。
尚、n型注入層(2)の注入条件は、注入エネルギ30
KeV,ドーズ量3×1012cm-2、n型高濃度注入層(4)の
注入条件は、注入エネルギ40KeV,ドーズ量5×1013c
m-2、アニール条件は、875℃,5秒間であり、又、Vth1は
〔01〕方向,Vth2は〔010〕方向,Vth3は〔011〕方向
をそれぞれ示す。
KeV,ドーズ量3×1012cm-2、n型高濃度注入層(4)の
注入条件は、注入エネルギ40KeV,ドーズ量5×1013c
m-2、アニール条件は、875℃,5秒間であり、又、Vth1は
〔01〕方向,Vth2は〔010〕方向,Vth3は〔011〕方向
をそれぞれ示す。
第3表より明らかなように、SiO2膜(7)の膜厚が50
00Å以上の場合に、しきい値電圧Vthのゲート方向依存
性がほとんどなくなっており、ゲート端での応力集中が
緩和されていると考えられる。
00Å以上の場合に、しきい値電圧Vthのゲート方向依存
性がほとんどなくなっており、ゲート端での応力集中が
緩和されていると考えられる。
この結果、第1,第2SiN膜(5),(6)の合計膜厚を
100〜150Å、SiO2膜(7)の膜厚を5000Å以上とするこ
とにより、高濃度の注入層(4)に対する効果的な活性
化ゲート端における応力集中の緩和とを同時に実現でき
ることになる。
100〜150Å、SiO2膜(7)の膜厚を5000Å以上とするこ
とにより、高濃度の注入層(4)に対する効果的な活性
化ゲート端における応力集中の緩和とを同時に実現でき
ることになる。
尚、第1図において、前述のようにして活性化アニー
ルを行った後は、ソース,ドレイン電極位置のSiO2膜
(9)及びSiN膜(8),(7)をエッチングにより除
去してソース電極(5),ドレイン電極(6)の形成が
行われる。
ルを行った後は、ソース,ドレイン電極位置のSiO2膜
(9)及びSiN膜(8),(7)をエッチングにより除
去してソース電極(5),ドレイン電極(6)の形成が
行われる。
以上説明したように、本発明の半導体装置の製造方法
によると、注入層の活性化に有効なSiN膜を下層,膜破
損を起こしにくいSiO2膜を上層にした積層膜を保護膜と
して注入不純物に対する活性化アニールを行うようにし
たので、注入不純物の高活性化が実現すると同時に、耐
熱ゲート電極のゲート端での応力集中を緩和することが
でき、GaAs MESFET等の半導体装置の高性能化が期待で
きるものである。
によると、注入層の活性化に有効なSiN膜を下層,膜破
損を起こしにくいSiO2膜を上層にした積層膜を保護膜と
して注入不純物に対する活性化アニールを行うようにし
たので、注入不純物の高活性化が実現すると同時に、耐
熱ゲート電極のゲート端での応力集中を緩和することが
でき、GaAs MESFET等の半導体装置の高性能化が期待で
きるものである。
第1図は本発明による半導体装置の製造方法の1実施例
を示す断面図、第2図(a)〜(d)はそれぞれ耐熱ゲ
ートセルフアライン技術による半導体装置の製造過程を
示す異なる状態における断面図である。 (1)……GaAs基板、(3)……耐熱ゲート電極、
(4)……n型高濃度注入層、(5),(6)……第1,
第2SiN膜、(7)……SiO2膜。
を示す断面図、第2図(a)〜(d)はそれぞれ耐熱ゲ
ートセルフアライン技術による半導体装置の製造過程を
示す異なる状態における断面図である。 (1)……GaAs基板、(3)……耐熱ゲート電極、
(4)……n型高濃度注入層、(5),(6)……第1,
第2SiN膜、(7)……SiO2膜。
Claims (1)
- 【請求項1】耐熱ゲートセルファライン技術を用いて基
板上にイオン注入された不純物の活性化を行う工程を有
する半導体装置の製造方法において、 電子サイクロトロン共鳴プラズマCVD法により形成した
下層の窒化硅素膜と、電子サイクロトロン共鳴プラズマ
CVD法により形成した上層の酸化硅素膜との積層膜を保
護膜として注入不純物の活性化アニールを行うことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27467689A JP2792948B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27467689A JP2792948B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03136237A JPH03136237A (ja) | 1991-06-11 |
JP2792948B2 true JP2792948B2 (ja) | 1998-09-03 |
Family
ID=17545012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27467689A Expired - Fee Related JP2792948B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2792948B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007091301A1 (ja) | 2006-02-07 | 2007-08-16 | Fujitsu Limited | 半導体装置とその製造方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418019A (en) * | 1994-05-25 | 1995-05-23 | Georgia Tech Research Corporation | Method for low temperature plasma enhanced chemical vapor deposition (PECVD) of an oxide and nitride antireflection coating on silicon |
JP4799965B2 (ja) * | 2005-09-06 | 2011-10-26 | 日本電信電話株式会社 | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
-
1989
- 1989-10-20 JP JP27467689A patent/JP2792948B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007091301A1 (ja) | 2006-02-07 | 2007-08-16 | Fujitsu Limited | 半導体装置とその製造方法 |
EP2325871A2 (en) | 2006-02-07 | 2011-05-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
US7960763B2 (en) | 2006-02-07 | 2011-06-14 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
US8163653B2 (en) | 2006-02-07 | 2012-04-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
US8227838B2 (en) | 2006-02-07 | 2012-07-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
US8399361B2 (en) | 2006-02-07 | 2013-03-19 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
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Publication number | Publication date |
---|---|
JPH03136237A (ja) | 1991-06-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |