JPS63248136A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63248136A JPS63248136A JP8234287A JP8234287A JPS63248136A JP S63248136 A JPS63248136 A JP S63248136A JP 8234287 A JP8234287 A JP 8234287A JP 8234287 A JP8234287 A JP 8234287A JP S63248136 A JPS63248136 A JP S63248136A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
半導体装置、例えば砒化ガリウム（ＧａＡｓ）を用いた
ショットキ障壁型電界効果トランジスタ（以下、ＭＥＳ
ＦＥＴと称す）として、第２図に示すような構造のもの
が知られている。図に於て、１はゲート電極、２ａはソ
ース電極、２ｂはトレイン電極、３はＧａＡｓ動作層（
ｎ層）、４は高濃度不純物層（ｎ層層）、５は半絶縁性
ＧａＡｓ基板、６は絶縁膜、７は第２層金属である。こ
のようなＭＥＳＦＥＴを用いた高速の集積回路が製作さ
れている。
ショットキ障壁型電界効果トランジスタ（以下、ＭＥＳ
ＦＥＴと称す）として、第２図に示すような構造のもの
が知られている。図に於て、１はゲート電極、２ａはソ
ース電極、２ｂはトレイン電極、３はＧａＡｓ動作層（
ｎ層）、４は高濃度不純物層（ｎ層層）、５は半絶縁性
ＧａＡｓ基板、６は絶縁膜、７は第２層金属である。こ
のようなＭＥＳＦＥＴを用いた高速の集積回路が製作さ
れている。
このＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔを製作した場合、
現状では所望のＦＥＴのしきい値電圧を得ることが困難
で有り、従ってＦＥＴもしくはＦＥＴを用いた集積回路
の歩留まりが極めて低い問題がある。この原因のひとつ
として、化合物半導体上に形成された、例えばゲート電
極、絶縁膜などの薄膜の応力が、化合物半導体内に圧電
分極を発生させるためと考えられている。その圧電分極
により、化合物半導体内に設けられた動作層の電荷が変
化するため、ＦＥＴのしきい値電圧が変化することにな
る。このしきい値電圧の変化は短チャネルはど大きいた
め、微細素子の開発に於て、特にこの問題は顕著となる
。 ゛ またピエゾ電荷は、ＧａＡｓ基板（１００）面上でケー
ト方向が［０１１３と［０１１コと直交する場合、符号
が逆であるため、ピエゾ電荷が発生すると両方向のＦＥ
Ｔのしきい値電圧が異なってしまう現象が発生する。従
って、集積回路を製作する場合ＦＥＴを直交して配置す
ることが困難で有り、このことが集積回路の集積度を下
げる問題となっている。また高い応力集中は、信顆性の
観点からも問題と考えられる。
現状では所望のＦＥＴのしきい値電圧を得ることが困難
で有り、従ってＦＥＴもしくはＦＥＴを用いた集積回路
の歩留まりが極めて低い問題がある。この原因のひとつ
として、化合物半導体上に形成された、例えばゲート電
極、絶縁膜などの薄膜の応力が、化合物半導体内に圧電
分極を発生させるためと考えられている。その圧電分極
により、化合物半導体内に設けられた動作層の電荷が変
化するため、ＦＥＴのしきい値電圧が変化することにな
る。このしきい値電圧の変化は短チャネルはど大きいた
め、微細素子の開発に於て、特にこの問題は顕著となる
。 ゛ またピエゾ電荷は、ＧａＡｓ基板（１００）面上でケー
ト方向が［０１１３と［０１１コと直交する場合、符号
が逆であるため、ピエゾ電荷が発生すると両方向のＦＥ
Ｔのしきい値電圧が異なってしまう現象が発生する。従
って、集積回路を製作する場合ＦＥＴを直交して配置す
ることが困難で有り、このことが集積回路の集積度を下
げる問題となっている。また高い応力集中は、信顆性の
観点からも問題と考えられる。
本発明の目的は、このような問題を解決し、化合物半導
体電界効果トランジスタのゲート部及び絶縁膜のエツジ
近傍の応力集中を抑制した半導体装置を提供することに
ある。
体電界効果トランジスタのゲート部及び絶縁膜のエツジ
近傍の応力集中を抑制した半導体装置を提供することに
ある。
Ｃ問題点を解決するための手段〕
本発明の構成は、半導体動作層上に遷択的に配置された
ゲート電極と絶縁膜とを有する半導体装：Ｕにおいて、
前記絶縁膜は前記半導体動作層及び前記ゲート電極上の
全面に被着された第一層絶縁膜と、この第一層絶縁膜上
に被着された第二絶縁膜とからなり、これら第一層およ
び第二層の絶縁膜は各々の垂直応力が逆の符号になるよ
うな材料でそれぞれ構成されることを特徴とする。
ゲート電極と絶縁膜とを有する半導体装：Ｕにおいて、
前記絶縁膜は前記半導体動作層及び前記ゲート電極上の
全面に被着された第一層絶縁膜と、この第一層絶縁膜上
に被着された第二絶縁膜とからなり、これら第一層およ
び第二層の絶縁膜は各々の垂直応力が逆の符号になるよ
うな材料でそれぞれ構成されることを特徴とする。
一般に、ＧａＡｓのようにせん亜鉛構造では、結晶に歪
が加えられると分極が誘起され、その分極によりピエゾ
電荷が発生することが知られている。
が加えられると分極が誘起され、その分極によりピエゾ
電荷が発生することが知られている。
特に、Ｇ ａ Ａ ｓ動作層上に形成されたゲート電極
、及び半導体動作層上に被着される絶縁膜のエツジ近傍
では応力集中が生じるため、ピエゾ電荷の発生が極めて
多くなる。従って、この応力集中を抑制することが重要
となっている。
、及び半導体動作層上に被着される絶縁膜のエツジ近傍
では応力集中が生じるため、ピエゾ電荷の発生が極めて
多くなる。従って、この応力集中を抑制することが重要
となっている。
本発明の発明者等は、絶縁膜が一層の場合と二層の場合
について、ゲート電極膜及び絶縁膜゛のエツジ近傍に発
生する応力集中の関係を数値解析及び実験により調べた
結果、絶縁膜が二層でかつ各々の垂直応力の符号が逆の
場合は、絶縁膜が一層の場合に比べ応力集中が小である
ことが明らかになった。
について、ゲート電極膜及び絶縁膜゛のエツジ近傍に発
生する応力集中の関係を数値解析及び実験により調べた
結果、絶縁膜が二層でかつ各々の垂直応力の符号が逆の
場合は、絶縁膜が一層の場合に比べ応力集中が小である
ことが明らかになった。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
先ず、第１図（ａ）に示すように、ＧａＡｓの半絶縁性
基板５の表面にＳｉイオンを５０ ｋ’ｅ Ｖ、２×１
０１２ｃｍ−２の条件でイオン注入し、更にＡｓ圧雰囲
気中で８００℃、２０分間のアニールを行いＧａＡｓ動
作層３を形成した。
基板５の表面にＳｉイオンを５０ ｋ’ｅ Ｖ、２×１
０１２ｃｍ−２の条件でイオン注入し、更にＡｓ圧雰囲
気中で８００℃、２０分間のアニールを行いＧａＡｓ動
作層３を形成した。
次に、第１図（ｂ）に示すように、動作層３を覆うよう
に半絶縁性基板５上にタングステンシリサイド（ＷＳｉ
）をスパッタ法を用いて０．５μｍの肥厚に堆積した。
に半絶縁性基板５上にタングステンシリサイド（ＷＳｉ
）をスパッタ法を用いて０．５μｍの肥厚に堆積した。
次に、通常のホトグラフィ法と四フッ化炭素を用いたド
ライエツチング法とによってＷＳｉの膜を所定の形にバ
ターニングし、ショットキーゲート１を形成した。
′ 続いて、第１図（ｃ）に示すように、ショットキーゲー
ト１をマスクにして、Ｓｉイオンを１５０Ｋｅ ■＋
５ ×１０ ”ｃｍ−２の条件でイオン注入し、更にＡ
ｓ圧雰囲気中で７５０℃、２０分のアニールを行いｎ＋
層４ａ、４ｂを形成した。
ライエツチング法とによってＷＳｉの膜を所定の形にバ
ターニングし、ショットキーゲート１を形成した。
′ 続いて、第１図（ｃ）に示すように、ショットキーゲー
ト１をマスクにして、Ｓｉイオンを１５０Ｋｅ ■＋
５ ×１０ ”ｃｍ−２の条件でイオン注入し、更にＡ
ｓ圧雰囲気中で７５０℃、２０分のアニールを行いｎ＋
層４ａ、４ｂを形成した。
続いて、第１図（ｄ）に示すように、ＡｕＧｅ−Ｎｉの
金属層からなるソース電極２ａ及びドレイン電極２ｂを
形成した。次に、第一層絶縁膜として、スパッタ法を用
いてＩ Ｘ １０９ｄｙｎ／ｃｍ２の圧縮応力を有する
５ｉ０２膜６ａを０．５μｍ被着した。更に、第二層絶
縁膜として、スパッタ法を用いて２Ｘ １０９ｄｙｎ／
ｃｍ２の引っ張り応力を有するＳ ｉ ３ Ｎ ４ＩＩ
！６ｂを０．５μｍ被着した。
金属層からなるソース電極２ａ及びドレイン電極２ｂを
形成した。次に、第一層絶縁膜として、スパッタ法を用
いてＩ Ｘ １０９ｄｙｎ／ｃｍ２の圧縮応力を有する
５ｉ０２膜６ａを０．５μｍ被着した。更に、第二層絶
縁膜として、スパッタ法を用いて２Ｘ １０９ｄｙｎ／
ｃｍ２の引っ張り応力を有するＳ ｉ ３ Ｎ ４ＩＩ
！６ｂを０．５μｍ被着した。
最後に、第１図（ｅ）に示すように、ゲート電極１、ソ
ース電Ｎ２ａ、ドレイン電極２ｂ上にＴｉ−Ｐｔ−Ａｕ
から成る第２層金属膜７を形成した。また、比較のため
、この工程のうち第二層絶縁膜を付けなかったＦＥＴも
形成した。
ース電Ｎ２ａ、ドレイン電極２ｂ上にＴｉ−Ｐｔ−Ａｕ
から成る第２層金属膜７を形成した。また、比較のため
、この工程のうち第二層絶縁膜を付けなかったＦＥＴも
形成した。
このようにして得られた異なる構造を有するＦＥＴのし
きい値電圧を［０１１］方向と［０１了コ方向で測定し
た。第１表に結果をまとめた。
きい値電圧を［０１１］方向と［０１了コ方向で測定し
た。第１表に結果をまとめた。
第１表
この表から明らかなように、第二層絶縁膜があるＦＥＴ
では［０１１コ方向と［０１１コ方向でのしきい値電圧
ＶＴの違いは小さく、このことがらゲートのエツジ部で
の応力集中が小であることがわかった。
では［０１１コ方向と［０１１コ方向でのしきい値電圧
ＶＴの違いは小さく、このことがらゲートのエツジ部で
の応力集中が小であることがわかった。
以上の説明では、ゲート電極としてＷＳｉを用いたが、
例えばアルミニウム（Ａ１）など他の材料でも良い。ま
た、絶縁膜も５ｉ０２． Ｓｉ３Ｎ４以外に窒化アルミ
ニウムＨ（ＡＩＮ）など他の材料でも良い。また、ここ
ではＧａＡｓから成る化合物半導体材料を用いて説明し
たが、他の半導体材料でも同様である。
例えばアルミニウム（Ａ１）など他の材料でも良い。ま
た、絶縁膜も５ｉ０２． Ｓｉ３Ｎ４以外に窒化アルミ
ニウムＨ（ＡＩＮ）など他の材料でも良い。また、ここ
ではＧａＡｓから成る化合物半導体材料を用いて説明し
たが、他の半導体材料でも同様である。
以上説明したように、本発明によれば、ゲート電極エツ
ジ部近傍に発生する応力集中を小さくすることが出来る
ため、トランジスタの特性変動を抑制することが可能と
なる。
ジ部近傍に発生する応力集中を小さくすることが出来る
ため、トランジスタの特性変動を抑制することが可能と
なる。
第１図（ａ）〜（ｅ）は本発明の一実施例を製造工程順
に示した半導体チップの断面図、第２図は従来のＭ Ｅ
Ｓ Ｆ Ｅ Ｔの一例の断面図である。 １・・・ショットキーゲート、２ａ・・・ソース電極、
２ｂ・・・ドレイン電極、３・・・動作層、４ａ、４ｂ
・・・ｎ＋層、５・・・半絶縁性基板、６・・・絶縁膜
、６ａ・・・第一層絶縁膜、６ｂ・・・第二層絶縁膜、
７・・・第二層金属膜。
に示した半導体チップの断面図、第２図は従来のＭ Ｅ
Ｓ Ｆ Ｅ Ｔの一例の断面図である。 １・・・ショットキーゲート、２ａ・・・ソース電極、
２ｂ・・・ドレイン電極、３・・・動作層、４ａ、４ｂ
・・・ｎ＋層、５・・・半絶縁性基板、６・・・絶縁膜
、６ａ・・・第一層絶縁膜、６ｂ・・・第二層絶縁膜、
７・・・第二層金属膜。
Claims (1)
- 半導体動作層上に選択的に配置されたゲート電極と絶縁
膜とを有する半導体装置において、前記絶縁膜は前記半
導体動作層及び前記ゲート電極上の全面に被着された第
一層絶縁膜と、この第一層絶縁膜上に被着された第二絶
縁膜とからなり、これら第一層および第二層の絶縁膜は
各々の垂直応力が逆の符号になるような材料でそれぞれ
構成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234287A JPS63248136A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234287A JPS63248136A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63248136A true JPS63248136A (ja) | 1988-10-14 |
Family
ID=13771892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234287A Pending JPS63248136A (ja) | 1987-04-02 | 1987-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63248136A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH03160731A (ja) * | 1989-11-18 | 1991-07-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5514606A (en) * | 1994-07-05 | 1996-05-07 | Motorola | Method of fabricating high breakdown voltage FETs |
| KR100506052B1 (ko) * | 2000-12-20 | 2005-08-05 | 매그나칩 반도체 유한회사 | 반도체 디바이스의 배선 형성 방법 |
| JP2006120694A (ja) * | 2004-10-19 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008300678A (ja) * | 2007-05-31 | 2008-12-11 | Oki Electric Ind Co Ltd | 半導体素子の製造方法、及び半導体素子 |
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
| JP2014078557A (ja) * | 2012-10-09 | 2014-05-01 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-04-02 JP JP8234287A patent/JPS63248136A/ja active Pending
Cited By (10)
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|---|---|---|---|---|
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| US20160013303A1 (en) * | 2012-10-09 | 2016-01-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10074736B2 (en) * | 2012-10-09 | 2018-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
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