JP2506733B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2506733B2 JP2506733B2 JP6290787A JP6290787A JP2506733B2 JP 2506733 B2 JP2506733 B2 JP 2506733B2 JP 6290787 A JP6290787 A JP 6290787A JP 6290787 A JP6290787 A JP 6290787A JP 2506733 B2 JP2506733 B2 JP 2506733B2
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- JP
- Japan
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- fet
- forming
- insulating film
- semiconductor device
- film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
Description
【発明の詳細な説明】 産業上の利用分野 本発明はエンハンスメント型電界効果トランジスタＥ
−FETとディプリーション型電界効果トランジスタＤ−F
ETとで構成される半導体装置の製造方法に関するもので
ある。
−FETとディプリーション型電界効果トランジスタＤ−F
ETとで構成される半導体装置の製造方法に関するもので
ある。
従来の技術 従来、Ｅ−FETの活性層とＤ−FETの活性層は個々に形
成し、不純物濃度あるいは層厚は同一ではない。第３図
は従来のＥ−FETとＤ−FETを含む半導体装置のプロセス
フロー図である。第３図ａに於てGaAs半絶縁性基板１の
表面にまずＥ−FETの活性層３をレジスト２により選択
的にイオン注入（70KeV,3×1012cm-2）し形成する。第
３図ｂに於て、次にＤ−FETの活性層４をレジスト２′
により選択的にイオン注入（100KeV5×1012cm-2）し形
成する。第３図ｃに於て、Ｅ−FETおよびＤ−FETのオー
ミック層５をレジスト２″により選択的にイオン注入
（150KeV,1×1014cm-2）し形成する。第３図ｄに於て、
熱処理（850℃ 15分）を行なった後、基板表面に絶縁
膜６を4000Å堆積する。第３図ｅに於て、オーミック電
極７とゲート電極８をリフトオフにより形成し、Ｅ−FE
TおよびＤ−FETが完成する。
成し、不純物濃度あるいは層厚は同一ではない。第３図
は従来のＥ−FETとＤ−FETを含む半導体装置のプロセス
フロー図である。第３図ａに於てGaAs半絶縁性基板１の
表面にまずＥ−FETの活性層３をレジスト２により選択
的にイオン注入（70KeV,3×1012cm-2）し形成する。第
３図ｂに於て、次にＤ−FETの活性層４をレジスト２′
により選択的にイオン注入（100KeV5×1012cm-2）し形
成する。第３図ｃに於て、Ｅ−FETおよびＤ−FETのオー
ミック層５をレジスト２″により選択的にイオン注入
（150KeV,1×1014cm-2）し形成する。第３図ｄに於て、
熱処理（850℃ 15分）を行なった後、基板表面に絶縁
膜６を4000Å堆積する。第３図ｅに於て、オーミック電
極７とゲート電極８をリフトオフにより形成し、Ｅ−FE
TおよびＤ−FETが完成する。
発明が解決しようとする問題点 従来技術ではＥ−FETとＤ−FETの活性層は別注入によ
り形成されるため、注入時の注入量および加速電圧の設
定が難しい。また注入後の熱処理による不安定性により
Ｅ−FETとＤ−FETの特性が所望の特性と違い、面内の均
一性も悪化するという問題がある。
り形成されるため、注入時の注入量および加速電圧の設
定が難しい。また注入後の熱処理による不安定性により
Ｅ−FETとＤ−FETの特性が所望の特性と違い、面内の均
一性も悪化するという問題がある。
問題点を解決するための手段 この問題点を解決するために、Ｅ−FETとＤ−FETの活
性層は１回の注入により形成し、オーミックおよびゲー
ト電極形成前に堆積する絶縁膜の種類、構造をＥ−FET
とＤ−FETで変えることによりＥ−FETとＤ−FETの特性
を実現するものである。
性層は１回の注入により形成し、オーミックおよびゲー
ト電極形成前に堆積する絶縁膜の種類、構造をＥ−FET
とＤ−FETで変えることによりＥ−FETとＤ−FETの特性
を実現するものである。
作 用 本発明の半導体装置の製造方法により、Ｅ−FETおよ
びＤ−FETが容易に形成でき、ウェハ面内の均一性も向
上し、Ｅ−FETとＤ−FETにより構成される半導体装置の
歩留りが向上する。
びＤ−FETが容易に形成でき、ウェハ面内の均一性も向
上し、Ｅ−FETとＤ−FETにより構成される半導体装置の
歩留りが向上する。
実施例 本発明の一実施例を以下に説明する。
第１図に本発明の一実施例である半導体装置の製造方
法のプロセスフローを示す。第１図ａに於て、GaAs半導
体性基板11の表面にＥ−FETとＤ−FETの活性層13をレジ
スト12により同時に選択的にイオン注入（70KeV,3×10
12cm-2）し形成する。第１図ｂに於て、FETのオーミッ
ク層14をレジスト12′により選択的にイオン注入（150K
eV,1×1014cm-2）し形成する。第１図ｃに於て、熱処理
（850℃ 15分）を行なった後、基板表面にPCVD−SiN膜
15を4000Å堆積し、Ｄ−FETとなる領域に更にCVD−SiO2
膜16を選択的に2500Å堆積する。第１図ｄに於て、オー
ミック電極17とゲート電極18をリフトオフにより形成
し、Ｅ−FETおよびＤ−FETが完成する。
法のプロセスフローを示す。第１図ａに於て、GaAs半導
体性基板11の表面にＥ−FETとＤ−FETの活性層13をレジ
スト12により同時に選択的にイオン注入（70KeV,3×10
12cm-2）し形成する。第１図ｂに於て、FETのオーミッ
ク層14をレジスト12′により選択的にイオン注入（150K
eV,1×1014cm-2）し形成する。第１図ｃに於て、熱処理
（850℃ 15分）を行なった後、基板表面にPCVD−SiN膜
15を4000Å堆積し、Ｄ−FETとなる領域に更にCVD−SiO2
膜16を選択的に2500Å堆積する。第１図ｄに於て、オー
ミック電極17とゲート電極18をリフトオフにより形成
し、Ｅ−FETおよびＤ−FETが完成する。
第２図にCVD SiO2/PCVD SiNの積層膜のCVD−SiO2膜の
膜厚を変化した時のFETの閾値電圧Vthの変化を示す。第
２図に於て、CVD SiO2膜０ÅでVth＝＋0.2VのＥ−FETが
実現できCVD SiO2膜2500ÅでVth＝−0.4VのＤ−FETが実
現できる。この現象はGaAs基板に対して熱応力がPCVD S
iN膜は圧縮応力となり、CVD−SiO2膜は引張応力となる
ため、基板表面から1000Å附近に電荷が誘起されるため
であり、その誘起電荷はPCVD SiN膜およびCVD SiO2膜の
膜厚に正比例する関係にあり、極めて制御性がよいのが
特徴である。
膜厚を変化した時のFETの閾値電圧Vthの変化を示す。第
２図に於て、CVD SiO2膜０ÅでVth＝＋0.2VのＥ−FETが
実現できCVD SiO2膜2500ÅでVth＝−0.4VのＤ−FETが実
現できる。この現象はGaAs基板に対して熱応力がPCVD S
iN膜は圧縮応力となり、CVD−SiO2膜は引張応力となる
ため、基板表面から1000Å附近に電荷が誘起されるため
であり、その誘起電荷はPCVD SiN膜およびCVD SiO2膜の
膜厚に正比例する関係にあり、極めて制御性がよいのが
特徴である。
一方CVD SiO2膜を第一層目にPCVD SiN膜を第２層目に
しSiN膜の膜厚を変化させた場合も同様にしてSiN膜の膜
厚が厚い場合Ｅ−FETが実現できる。
しSiN膜の膜厚を変化させた場合も同様にしてSiN膜の膜
厚が厚い場合Ｅ−FETが実現できる。
なお多層膜は基板に対して熱応力が圧縮か引張かによ
ってVthが変化するため多層膜の構成はSiN,SiO2などの
膜によらなくてもよい。
ってVthが変化するため多層膜の構成はSiN,SiO2などの
膜によらなくてもよい。
発明の効果 本発明の半導体装置の製造方法により、Ｅ−FETおよ
びＤ−FETが容易に形成でき、熱処理等によるばらつき
が小さくなりウェハ面内の均一性が向上し、Ｅ−FETと
Ｄ−FETにより構成される半導体装置の歩留りを向上さ
せることができる。
びＤ−FETが容易に形成でき、熱処理等によるばらつき
が小さくなりウェハ面内の均一性が向上し、Ｅ−FETと
Ｄ−FETにより構成される半導体装置の歩留りを向上さ
せることができる。
第１図は本発明の一実施例における半導体装置の製造方
法を説明するための工程断面図、第２図はCVD SiO2/PCV
D SiNの積層膜のCVD SiO2膜の膜厚を変化した時のFETの
閾値電圧Vthを変化を示す特性図、第３図は従来の半導
体装置の製造方法を説明するための工程断面図である。 15……SiN膜、16……SiO2膜。
法を説明するための工程断面図、第２図はCVD SiO2/PCV
D SiNの積層膜のCVD SiO2膜の膜厚を変化した時のFETの
閾値電圧Vthを変化を示す特性図、第３図は従来の半導
体装置の製造方法を説明するための工程断面図である。 15……SiN膜、16……SiO2膜。
Claims (1)
- 【請求項１】エンハンスメント型第１の電界効果トラン
ジスタとディプリーション型の第２の電界効果トランジ
スタとを備えた半導体装置を製造するに際し、 半導体基板の一主面に第1,第２の電界効果トランジスタ
の活性層を１回のイオン注入により同一の不純物濃度あ
るいは層厚で形成する工程と、 前記第1,第２の電界効果トランジスタのオーミック層を
形成する工程と、 前記半導体基板の全面に第１の絶縁膜を形成する工程
と、 前記第1,第２の電界効果トランジスタのうちの一方の活
性層表面を覆うように第２の絶縁膜を形成する工程と、 前記第1,第２の電界効果トランジスタのオーミック層表
面にオーミック電極を形成する工程と、 前記第1,第２の電界効果トランジスタの活性層表面にゲ
ート電極を形成する工程とを含み、 前記第１の絶縁膜が前記基板に対して圧縮応力の場合、
前記第２の絶縁膜は引張応力であり、前記第１の絶縁膜
が前記基板に対して引張応力の場合、前記第２の絶縁膜
は圧縮応力であることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290787A JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290787A JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228760A JPS63228760A (ja) | 1988-09-22 |
| JP2506733B2 true JP2506733B2 (ja) | 1996-06-12 |
Family
ID=13213793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290787A Expired - Lifetime JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506733B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011084269A2 (en) * | 2009-12-16 | 2011-07-14 | National Semiconductor Corporation | Stress compensation for large area gallium nitride or other nitride-based structures on semiconductor substrates |
| CN112614835B (zh) * | 2020-12-22 | 2022-08-16 | 厦门市三安集成电路有限公司 | 一种增强型与耗尽型hemt集成器件及制备方法 |
-
1987
- 1987-03-18 JP JP6290787A patent/JP2506733B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228760A (ja) | 1988-09-22 |
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