JPS62112361A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS62112361A JPS62112361A JP60252197A JP25219785A JPS62112361A JP S62112361 A JPS62112361 A JP S62112361A JP 60252197 A JP60252197 A JP 60252197A JP 25219785 A JP25219785 A JP 25219785A JP S62112361 A JPS62112361 A JP S62112361A
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- JP
- Japan
- Prior art keywords
- pattern
- gate electrode
- type
- polycrystalline silicon
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
本発明は相補型半導体装置に関し、特にゲート積層構造
の相補型（Ｃ）ＭＯ８半導体装置に係わる。
の相補型（Ｃ）ＭＯ８半導体装置に係わる。
周知の如く、ＣＭＯ３半導体装置は、同一半導体基板上
にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成
したもので、侵れた低消費電力性を有する。しかし、従
来方式では、Ｎ Ｍ ＯＳ ＋−ランジスタとＰＭＯ８
トランジスタの共通のゲートはＮ型多結晶シリコンを用
いており、仕事関数の差のためＰＭＯ８トランジスタの
し、きい値電圧が増大する傾向にある。しかるに、こう
したＰ Ｍ ＯＳ トランジスタとＮ〜４０ Ｓ ＋−
ランジスタのしきい値電圧の不揃いはＣＭ ＯＳ半導体
装置との遅延時間に悪影響を与えるので好ましくない。
にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成
したもので、侵れた低消費電力性を有する。しかし、従
来方式では、Ｎ Ｍ ＯＳ ＋−ランジスタとＰＭＯ８
トランジスタの共通のゲートはＮ型多結晶シリコンを用
いており、仕事関数の差のためＰＭＯ８トランジスタの
し、きい値電圧が増大する傾向にある。しかるに、こう
したＰ Ｍ ＯＳ トランジスタとＮ〜４０ Ｓ ＋−
ランジスタのしきい値電圧の不揃いはＣＭ ＯＳ半導体
装置との遅延時間に悪影響を与えるので好ましくない。
そこで、ＮＭＯＳトランジスタにＮ型多結晶シリコンを
、ＰＭＯＳトランシタにＰＰ型多結晶シリコンをゲート
電極の材料として用い、しきい値電圧を制御する方法は
ある。しかし、この場合、Ｐ型子結晶シリコンからなる
ゲーｌ−Ｎ極とＮ型多結晶シリコンからなるゲート電極
を接続する際、ＰＮ接合の形成を避けるためアルミ配線
などで行なわなければならず、高集積化に対して不利で
ある。
、ＰＭＯＳトランシタにＰＰ型多結晶シリコンをゲート
電極の材料として用い、しきい値電圧を制御する方法は
ある。しかし、この場合、Ｐ型子結晶シリコンからなる
ゲーｌ−Ｎ極とＮ型多結晶シリコンからなるゲート電極
を接続する際、ＰＮ接合の形成を避けるためアルミ配線
などで行なわなければならず、高集積化に対して不利で
ある。
本発明は上記事情に鑑みてなされたもので、ＰＭＯ８ト
ランジスタのしきい値の増大を抑制するとともに、ＰＮ
接合の形成を防止しえる高集積な相？１型半導体装置を
提供することを目的とする。
ランジスタのしきい値の増大を抑制するとともに、ＰＮ
接合の形成を防止しえる高集積な相？１型半導体装置を
提供することを目的とする。
（発明の概要）
本発明は、第１、第２のゲートＮ極の夫々を、上下部の
互いに仕事関数が異なる材料とこれら材料間に介在する
絶縁膜とから構成することを特徴とし、もってＰＭＯ８
１〜ランジスタのしきい値の増大の抑制、ＰＮ接合の形
成の防止等を図ったことを骨子とする。
互いに仕事関数が異なる材料とこれら材料間に介在する
絶縁膜とから構成することを特徴とし、もってＰＭＯ８
１〜ランジスタのしきい値の増大の抑制、ＰＮ接合の形
成の防止等を図ったことを骨子とする。
（発明の実施例）
以下、本発明の一実施例を製造１３法庖併記しつつ第１
図−第４図を参照して瞬目する。
図−第４図を参照して瞬目する。
（１）まず、Ｐ型のシリコン基板１の表面に厚さ８００
０人のフィールド酸化膜２を形成し！ζ０つづいて、こ
のフィールド酸化ｌＩ！２で囲まれた前記基板１の島領
域に厚さ３００人の第１のゲー、ト酸化ｌｌｌ３を形成
した。次いで、全面に厚さ２０００人のＮ型不純物を含
む多結晶シリコン横４を形成した後、この上に極薄（〜
２０人）のシリコン窒化膜５を形成し、更に厚さ２００
０人のＰ型不純物を含む多結晶シリコン膜６を堆積した
く第１図図示）。なお、第１図において、シリコン窒化
１１５の代わりにシリコン酸化膜を形成してもよい。し
かる後、前記多結晶シリコン膜６、シリコン窒化Ｗ１５
及び多結晶シリコン膿４をパターニングして、ＮＭｏ５
トランジスタ用の第１のゲート電極７、ＰＭＯＳトラン
ジスタ用の第２のゲート電極８を形成した。ここで、航
記第１のゲート電池７は、上履から順にＰ型子結晶シリ
コンパターン６ａと、窒化膜パターン５ａと、Ｎ型多結
晶シリコンパターン４ａとの３層構造から構成される。
０人のフィールド酸化膜２を形成し！ζ０つづいて、こ
のフィールド酸化ｌＩ！２で囲まれた前記基板１の島領
域に厚さ３００人の第１のゲー、ト酸化ｌｌｌ３を形成
した。次いで、全面に厚さ２０００人のＮ型不純物を含
む多結晶シリコン横４を形成した後、この上に極薄（〜
２０人）のシリコン窒化膜５を形成し、更に厚さ２００
０人のＰ型不純物を含む多結晶シリコン膜６を堆積した
く第１図図示）。なお、第１図において、シリコン窒化
１１５の代わりにシリコン酸化膜を形成してもよい。し
かる後、前記多結晶シリコン膜６、シリコン窒化Ｗ１５
及び多結晶シリコン膿４をパターニングして、ＮＭｏ５
トランジスタ用の第１のゲート電極７、ＰＭＯＳトラン
ジスタ用の第２のゲート電極８を形成した。ここで、航
記第１のゲート電池７は、上履から順にＰ型子結晶シリ
コンパターン６ａと、窒化膜パターン５ａと、Ｎ型多結
晶シリコンパターン４ａとの３層構造から構成される。
一方、第２のゲート電極８は、上菅から順にＰ型子結晶
シリコンパターン６ｂと、窒化膜パターン５ｂと、Ｎ型
多結晶シリコンパターン４ｂとの３層構造から構成され
る。ひきつづき、所定の位置にフォトレジスト（図示せ
ず）を形成した後、これをマスクとして前記島領域にヒ
素を加速電圧４０ＫｅＶ、ドーズ１５Ｘ１０”Ｃｍ’の
条件でイオン注入し、酸化雰囲気中で熱処理を行ないＮ
ＭＯ８トランジスタ用のＮ＋型のソース・ドレイン領域
９．１０を形成した。この際、前述した一方の第１のゲ
ート電極７の周囲には酸化膜１１形成され、他方の第２
のゲート電極８の周囲には第２のゲート酸化１１１１２
が形成された（第２図図示）。
シリコンパターン６ｂと、窒化膜パターン５ｂと、Ｎ型
多結晶シリコンパターン４ｂとの３層構造から構成され
る。ひきつづき、所定の位置にフォトレジスト（図示せ
ず）を形成した後、これをマスクとして前記島領域にヒ
素を加速電圧４０ＫｅＶ、ドーズ１５Ｘ１０”Ｃｍ’の
条件でイオン注入し、酸化雰囲気中で熱処理を行ないＮ
ＭＯ８トランジスタ用のＮ＋型のソース・ドレイン領域
９．１０を形成した。この際、前述した一方の第１のゲ
ート電極７の周囲には酸化膜１１形成され、他方の第２
のゲート電極８の周囲には第２のゲート酸化１１１１２
が形成された（第２図図示）。
（２）次に、不純物を添加していない多結晶シリコン膜
１３を全面に形成した後、前記第２のゲート電極８をチ
ャネル長方向に覆うようにバターニングした。つづいて
、フォトレジスト１４をマスクとしてボロンを加速電圧
４０ＫｅＶ、ドーズ１３ Ｘ １０” Ｃｍ４の条件で
前記多結晶シリコン膜１３にイオン注入したく第３図図
示）。次いで、前記多結晶シリコン１１１１３中のボロ
ンを活性化してＰＭＯＳトランジスタ用のＰ“型のソー
ス・ドレイン領ｉ！１５，１６を形成した。更に、前記
フォトレジスト１４を剥離した後、全面に苗量絶縁１１
７を形成し、これをメルトした。しかる後、前記ソース
領域９．１５及びドレイン領域１０．１６に夫々対応す
る層間絶縁躾１７等を選択的に開口しコンタクトホール
１８を形成した後、このコンタクトホール１８に例えば
Ａｆｌ配線１つを形成しＣＭＯ８半導体装置を製造した
（第４図図示）。
１３を全面に形成した後、前記第２のゲート電極８をチ
ャネル長方向に覆うようにバターニングした。つづいて
、フォトレジスト１４をマスクとしてボロンを加速電圧
４０ＫｅＶ、ドーズ１３ Ｘ １０” Ｃｍ４の条件で
前記多結晶シリコン膜１３にイオン注入したく第３図図
示）。次いで、前記多結晶シリコン１１１１３中のボロ
ンを活性化してＰＭＯＳトランジスタ用のＰ“型のソー
ス・ドレイン領ｉ！１５，１６を形成した。更に、前記
フォトレジスト１４を剥離した後、全面に苗量絶縁１１
７を形成し、これをメルトした。しかる後、前記ソース
領域９．１５及びドレイン領域１０．１６に夫々対応す
る層間絶縁躾１７等を選択的に開口しコンタクトホール
１８を形成した後、このコンタクトホール１８に例えば
Ａｆｌ配線１つを形成しＣＭＯ８半導体装置を製造した
（第４図図示）。
本発明に係るＣＭＯ８半導体装置は、第４図に示す如く
フィールド酸化膜２で囲まれた島領域にＮ〜１ｏＳトラ
ンジスタを設けるとともにフィールド酸化膜２上にＰＭ
Ｏ８トランジスタを設け、かつ前記ＮＭＯ８ｌ−ランジ
スタの第１のゲート′電１Φ７をＮ型多結晶シリコンパ
ターン６ａと窒化膜パターン５ａとＰ型子結晶シリコン
パターン４ａとの３層構造から構成し、ＰＭＯ８ｔ−ラ
νジスタの第２のゲート電極８をＮ型多結晶シリコンパ
ターン６ｂと窒化膜パターン５ｂとＰ型子結晶シリコン
パターン４ｂとの３層構造から構成している。
フィールド酸化膜２で囲まれた島領域にＮ〜１ｏＳトラ
ンジスタを設けるとともにフィールド酸化膜２上にＰＭ
Ｏ８トランジスタを設け、かつ前記ＮＭＯ８ｌ−ランジ
スタの第１のゲート′電１Φ７をＮ型多結晶シリコンパ
ターン６ａと窒化膜パターン５ａとＰ型子結晶シリコン
パターン４ａとの３層構造から構成し、ＰＭＯ８ｔ−ラ
νジスタの第２のゲート電極８をＮ型多結晶シリコンパ
ターン６ｂと窒化膜パターン５ｂとＰ型子結晶シリコン
パターン４ｂとの３層構造から構成している。
従って、従来のＮ型多結晶シリコンゲートを使ったＣＭ
Ｏ８半導体装置においてはＰＭＯ８ｌ−ランジスタのし
きい値の増大化を招いたが、本発明によればこれを防止
できる。
Ｏ８半導体装置においてはＰＭＯ８ｌ−ランジスタのし
きい値の増大化を招いたが、本発明によればこれを防止
できる。
また、第１のゲート電極７を構成するＮ型多結晶シリコ
ンパターン６ａとＰ型多結晶４ａとの窒化膜パターン５
ａを介在させるため、ＰＮ接合が形成されず、従来のよ
うに一度アルミ配線と接続する必要がない。従って、素
子の集積度が向上する。
ンパターン６ａとＰ型多結晶４ａとの窒化膜パターン５
ａを介在させるため、ＰＮ接合が形成されず、従来のよ
うに一度アルミ配線と接続する必要がない。従って、素
子の集積度が向上する。
なお、上記実施例では、第３図で多結晶シリコン膜の堆
積、多結晶シリコン膜へのボロンのイオン注入を行なっ
た後、活性化させたが、これに限らない。例えば、多結
晶シリコン膜の堆積後、ボロンのイオン注入を行なう前
にこの多結晶シリコン膜を電子ビームアニール等を用い
て単結晶化させてもよい。このようにすることにより、
素子の性能が一層向上する。
積、多結晶シリコン膜へのボロンのイオン注入を行なっ
た後、活性化させたが、これに限らない。例えば、多結
晶シリコン膜の堆積後、ボロンのイオン注入を行なう前
にこの多結晶シリコン膜を電子ビームアニール等を用い
て単結晶化させてもよい。このようにすることにより、
素子の性能が一層向上する。
上記実施例では、Ｎ Ｍ ＯＳ Ｉ−ランジスタを島領
域に設け、かつＰＭＯ８トランジスタをフィールド酸化
膜上に設けたが、これらの配置を逆にしてもよい。また
、これらのトランジスタは、上部にＰ型多結晶シリコン
パターンを下部に窒化膜パターンを介してＮ型多結晶シ
リコンパターンを設けて３１！構造としたが、両タイプ
を逆にしてもよい。
域に設け、かつＰＭＯ８トランジスタをフィールド酸化
膜上に設けたが、これらの配置を逆にしてもよい。また
、これらのトランジスタは、上部にＰ型多結晶シリコン
パターンを下部に窒化膜パターンを介してＮ型多結晶シ
リコンパターンを設けて３１！構造としたが、両タイプ
を逆にしてもよい。
上記実施例では、ＰＭＯ８トランジスタをフィールド酸
化股上に形成したが、これに限らず、ＮＭＯＳトランジ
スタ上に重ねて配置してもよい。
化股上に形成したが、これに限らず、ＮＭＯＳトランジ
スタ上に重ねて配置してもよい。
このようにすれば、上記実施例と比べ集積度を一層向上
できる。
できる。
以上詳述した如く本発明によれば、ＰＭＯ８１〜ランジ
スタのしきい値の増大を抑制できるとともに、ＰＮ接合
の形成を防止できる高集積な相補型半導体装置を提供で
きる。
スタのしきい値の増大を抑制できるとともに、ＰＮ接合
の形成を防止できる高集積な相補型半導体装置を提供で
きる。
第１図〜第４図は本発明の一実施例に係るＣＭＯ８半導
体装置を製造工程順に示す断面図である。 １・・・Ｐ型のシリコン基板、２・・・フィールド酸化
膜、３．１２・・・ゲート酸化膜、４．６．１３・・・
多結晶シリコン膜、５・・・シリコン窒化膜、４ａ、４
ｂ、６ａ、６ｂ・・・多結晶シリコンパターン、５ａ、
５ｂ・・・窒化膜パターン、７．８・・・ゲート電極、
９．１５・・・ソース領域、１０．１６・・・ドレイン
領域、１７・・・層間絶縁膜、１８・・・コンタクトホ
ール、１９・・・Ａ２配線。 出願人代理人 弁理士 鈴江武彦 り Ｎ ｒ＋ （Ｎ 。 Ｎ Ｆ−ｅ’−（’Ｊ
体装置を製造工程順に示す断面図である。 １・・・Ｐ型のシリコン基板、２・・・フィールド酸化
膜、３．１２・・・ゲート酸化膜、４．６．１３・・・
多結晶シリコン膜、５・・・シリコン窒化膜、４ａ、４
ｂ、６ａ、６ｂ・・・多結晶シリコンパターン、５ａ、
５ｂ・・・窒化膜パターン、７．８・・・ゲート電極、
９．１５・・・ソース領域、１０．１６・・・ドレイン
領域、１７・・・層間絶縁膜、１８・・・コンタクトホ
ール、１９・・・Ａ２配線。 出願人代理人 弁理士 鈴江武彦 り Ｎ ｒ＋ （Ｎ 。 Ｎ Ｆ−ｅ’−（’Ｊ
Claims (2)
- （１）表面にフィールド酸化膜を有した半導体基板と、
この基板の島領域に互いに電気的に分離して設けられた
第１のソース・ドレイン領域と、これら第１のソース・
ドレイン領域間に挟まれた部分を少なくとも含む領域上
に第１のゲート絶縁膜を介して設けられた第１のゲート
電極と、前記フィールド酸化膜上に設けられた第２のゲ
ート電極と、この第２のゲート電極の両側に第２のゲー
ト絶縁膜を介して互いに電気的に分離して設けられた第
２のソース・ドレイン領域とを具備した相補型半導体装
置において、前記第１、第２のゲート電極が夫々上下部
の互いに仕事関数が異なる材料とこれら材料間に介在さ
れた絶縁膜とから構成されることを特徴とする相補型半
導体装置。 - （２）第１、第２のゲート電極が、夫々Ｎ型多結晶シリ
コンからなる第１の材料と、絶縁膜と、Ｐ型多結晶シリ
コンからなる第２の材料との３層構造から構成されるこ
とを特徴とする特許請求の範囲第１項記載の相補型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252197A JPS62112361A (ja) | 1985-11-11 | 1985-11-11 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252197A JPS62112361A (ja) | 1985-11-11 | 1985-11-11 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112361A true JPS62112361A (ja) | 1987-05-23 |
Family
ID=17233851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252197A Pending JPS62112361A (ja) | 1985-11-11 | 1985-11-11 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2348318A (en) * | 1999-02-19 | 2000-09-27 | Nec Corp | MISFET threshold voltage control |
| US7828267B2 (en) | 2005-07-29 | 2010-11-09 | Kitz Sct Corporation | Slide valve |
-
1985
- 1985-11-11 JP JP60252197A patent/JPS62112361A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2348318A (en) * | 1999-02-19 | 2000-09-27 | Nec Corp | MISFET threshold voltage control |
| GB2348318B (en) * | 1999-02-19 | 2004-02-04 | Nec Corp | Metal insulator semiconductor field-effect transistor and manufacturing method thereof |
| US7828267B2 (en) | 2005-07-29 | 2010-11-09 | Kitz Sct Corporation | Slide valve |
| JP4878029B2 (ja) * | 2005-07-29 | 2012-02-15 | 株式会社キッツエスシーティー | スライドバルブ |
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