JPH07183500A - 絶縁ゲート形電界効果トランジスタ - Google Patents

絶縁ゲート形電界効果トランジスタ

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JPH07183500A
JPH07183500A JP6143652A JP14365294A JPH07183500A JP H07183500 A JPH07183500 A JP H07183500A JP 6143652 A JP6143652 A JP 6143652A JP 14365294 A JP14365294 A JP 14365294A JP H07183500 A JPH07183500 A JP H07183500A
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voltage
field effect
effect transistor
gate electrode
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Min-Koo Han
民九 韓
Byung-Hyuk Min
炳赫 閔
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【目的】ターンオフ時に漏れ電流が減少すると共にター
ンオン時に十分なゲート駆動能力が得られるような絶縁
ゲート形電界効果トランジスタを提供する。 【構成】ゲート電極２６に第１導電形層２６ａ、第２導
電形層２６ｂ、２６ｃによるｐｎ接合を形成し、さらに
第２導電形層２６ｂ、２６ｃとｐｎ接合する電圧供給層
２６ｄ、２６ｅを設ける。第１導電形層２６ａにゲート
制御電圧、電圧供給層２６ｄ、２６ｅにゲート制御電圧
のオン電圧とオフ電圧との中間の中間電圧を印加する。
オン電圧が印加されると順方向バイアスされるので第２
導電形層２６ｂ、２６ｃもオン電圧となり、ゲート電極
２６の有効長さはＬ１となる。オフ電圧が印加されると
逆方向バイアスされるので第１導電形層２６ａのみオフ
電圧となり、ゲート電極２６の有効長さはＬ２となる。
したがってオン時には十分なゲート駆動能力が確保さ
れ、オフ時にはオフセット抵抗構造が得られることによ
り漏れ電流が減少する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は絶縁ゲート形電界効果ト
ランジスタの構造及び製造方法に関し、特に、トランジ
スタのゲート電極の構造及びその製造方法に関するもの
である。
【０００２】
【従来の技術】シリコン半導体基板に集積されるＭＯＳ
ＦＥＴに代表される絶縁ゲート形電界効果トランジスタ
（ＭＩＳＦＥＴ）、特に薄いゲート絶縁膜を有する電界
効果トランジスタにおいて、ゲートにターンオフ電圧が
ゲート制御電圧として印加されるときにソース・ドレイ
ン間に流れる漏れ電流（leakage current）が増加する
という問題がある。これは、その際ゲートの電圧より高
い電圧が供給されているドレイン（又はソース）領域か
らゲート側へ影響する電界に起因する。この問題は、特
に、ゲート電極とソース・ドレイン領域の自己整合（se
lf-align）により形成され、ゲート電極とソース・ドレ
イン領域が隣接するように製造されたトランジスタにお
いて特に深刻である。
【０００３】図６Ａ及び図６Ｂは、従来の一般的な薄膜
絶縁ゲート形電界効果トランジスタの断面構造を示して
いる。図６Ａには、ソース・ドレイン領域とゲート電極
を自己整合させて製造した構造の電界効果トランジスタ
の断面構造を示し、図６Ｂには、ソース・ドレイン領域
とチャネル領域との間にオフセット抵抗をもたせるよう
にしたオフセット抵抗構造の電界効果トランジスタの断
面構造を示す。
【０００４】図６Ａに示すように、多結晶シリコン（po
lycrystalline silicon）あるいは非晶質シリコン（am
orphous silicon）からなる活性層１０の上部にゲート
絶縁膜１２及びゲート電極１４が形成されている。この
活性層１０のうち、ゲート電極１４の下部に位置する領
域はチャネル領域１０ａとして動作し、その左右の領域
はイオン注入されてそれぞれソース領域１０ｂ及びドレ
イン領域１０ｃとして動作する。このソース・ドレイン
領域１０ｂ、１０ｃは、ゲート電極１４をマスクとして
イオン注入されるので、その位置が自己整合的に決定さ
れる。このような自己整合的構造を有する従来技術につ
いては、１９８６年の米国特許第４，５９７，１６０号
に開示されている。
【０００５】このソース・ドレイン領域を自己整合的に
形成する電界効果トランジスタでは、ゲート電極（チャ
ネル領域）とソース・ドレイン領域が相互に隣接してい
るため、所定の電圧が印加されているドレイン（又はソ
ース）領域からターンオフ電圧とされたゲート側に電界
が形成される。そしてこの電界が、ソース領域又はドレ
イン領域とチャネル領域との間に形成されるデプレッシ
ョン域内にトラップされているキャリヤに励起エネルギ
ーを伝達し、その結果、励起されたキャリヤがデプレッ
ション域から外れることにより漏れ電流が発生する。し
たがって、ゲート電極にターンオフ電圧が印加されると
き、ソース・ドレイン領域間に流れる漏れ電流が大きく
なるという問題点がある。
【０００６】この問題を解決するために、チャネル領域
とソース・ドレイン領域を相互に所定距離離隔させたオ
フセット抵抗構造が提案されている。その構造について
図６Ｂに示す。
【０００７】図６Ｂに示すように、この電界効果トラン
ジスタは活性層１６とその上部のゲート絶縁膜１８及び
ゲート電極２０を有している。そして、活性層１６の左
右部分がドーピングされてそれぞれソース領域１６ｂ及
びドレイン領域１６ｃとして動作し、ゲート絶縁膜１８
の下部の活性層がチャネル領域１６ａとして動作する。
さらに、ソース領域１６ｂとドレイン領域１６ｃとの間
に形成されるドーピングされない活性層１６ｄ、１６
ａ、１６ｅについて、その長さの和がゲート電極２０よ
り長くなるように形成し、チャネル領域１６ａとソース
・ドレイン領域１６ｂ、１６ｃとの間にそれぞれドーピ
ングされない活性層１６ｄ、１６ｅを介在させ、それに
よる抵抗がオフセット抵抗として作用するようになって
いる。したがって、ゲート電極２０とソース・ドレイン
領域１６ｂ、１６ｃが相互に離隔されることになり、所
定の電圧とされたソース（又はドレイン）領域１６ｂ
（１６ｃ）からゲート電極２０への電界の影響が減少す
る。それにより、漏れ電流を減少させられるようになっ
ている。
【０００８】このようなオフセット抵抗構造の電界効果
トランジスタでは、漏れ電流抑制の点では優れるもの
の、そのオフセット抵抗構造を製造するためにゲート電
極とソース・ドレイン領域とを離隔させて形成する写真
食刻工程が要求されることになる。したがって前述のゲ
ート電極を用いた自己整合的方法に比べて製造工程が複
雑となり、製造原価も上がるという不具合がある。ま
た、オフセット抵抗構造においてはチャネル領域とソー
ス・ドレイン領域との間が離隔されているため、ゲート
電極にターンオン電圧を印加した際のチャネルのターン
オン電流が減少する、すなわちゲート駆動能力が落ちる
という好ましくない面をもっている。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的の第１は、より容易な工程で製造でき、ターンオフ時
のソース・ドレイン間の漏れ電流を減少させられる絶縁
ゲート形電界効果トランジスタの構造を提供することに
ある。本発明の目的の第２は、ターンオフ時のソース・
ドレイン間の漏れ電流を減少させられる絶縁ゲート形電
界効果トランジスタのより容易な製造方法を提供するこ
とにある。本発明の目的の第３は、ゲート電極にターン
オフ電圧が供給されるときには漏れ電流が減少すると共
に、ターンオン電圧が印加されるときには十分なゲート
駆動能力が得られるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
本発明の目的の第４は、ゲート電極に印加されるターン
オン及びターンオフ用の各電圧に対応してチャネル領域
の長さが調整されるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明による絶縁ゲート
形電界効果トランジスタはその構造において、ゲート電
極が、チャネル領域の上部でチャネル領域上面と平行に
第２導電形層−第１導電形層−第２導電形層を接続した
ｐｎ接合を有することを特徴としている。このようなゲ
ート電極に対しては、中央の第１導電形層にゲート制御
電圧を印加し、その横の各第２導電形層にはゲート制御
電圧の最大値と最小値との間の電圧を供給する。この場
合、最大値と最小値との間の半分の中間電圧（half vol
tage）を供給すると、動作安定性に優れるので好まし
い。
【００１１】この構造によれば、ゲート制御電圧として
ターンオン電圧が印加される際には第１導電形層と第２
導電形層が順方向バイアスされ、また、ターンオフ電圧
が印加される際には第１導電形層と第２導電形層が逆方
向バイアスされることになる。その結果、第１導電形層
にターンオン電圧が印加される場合には、順方向バイア
スされる各第２導電形層にもそのターンオン電圧が印加
されるようになり、ゲート電極の有効長さは第１導電形
層と各第２導電形層とを加えた長さとなる。一方、第１
導電形層にターンオフ電圧が印加される場合には、第１
導電形層と各第２導電形層域が逆方向バイアスされるよ
うになり、したがってゲート電極の有効長さは第１導電
形層の長さとなる。すなわち、ターンオン時には十分な
ゲート駆動能力が確保され、且つターンオフ時にはオフ
セット抵抗構造が得られることにより漏れ電流が減少す
る。
【００１２】また、絶縁ゲート形電界効果トランジスタ
の製造方法について、基板に活性層を形成し、その上部
にゲート絶縁膜とゲート電極を積層してパターン形成す
る第１工程と、形成したゲート電極の中央部を除いて第
１フォトレジストマスクで覆った後、第１導電形のイオ
ンを注入し、次いで第１フォトレジストマスクを取り除
く第２工程と、第２工程で第１導電形のイオンが注入さ
れた部分を第２フォトレジストマスクで覆った後、第２
導電形のイオンを注入する第３工程と、を含むことを特
徴とする。
【００１３】この製造方法によれば、オフセット抵抗構
造を有する電界効果トランジスタであっても、ゲート電
極を用いた自己整合でソース・ドレイン領域を形成でき
るようになり、製造工程の複雑化を招かずにすむ。
【００１４】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、各図面において同じ構成
要素に対しては可能な限り同じ符号を付している。以下
の説明により、この技術分野で通常の知識を有する者な
らば本発明を明確に理解することができるであろう。
【００１５】図１Ａ及び図１Ｂに本発明による絶縁ゲー
ト形電界効果トランジスタの第１実施例を示す。図１Ａ
は、絶縁ゲート形電界効果トランジスタの代表例とし
て、薄膜のＮＭＯＳトランジスタについての平面構造を
示している。また、図１Ｂは、図１Ａ中のＡ−Ａ′線に
沿った断面構造を示している。
【００１６】非晶質シリコンあるいは多結晶シリコンを
用いて構成された活性層２２の上部にゲート絶縁膜２４
とゲート電極２６が積層されている。図１Ａに示すよう
に、ゲート電極２６はその平面構造が凸状を有するよう
にされ、そして５個の部分に分割されている。中央部分
２６ａは第１導電形としてのｐ形不純物でドーピングし
た第１導電形層とされ、その横の図中における第１方向
及び第２方向である左右側面で接合された左右部分２６
ｂ、２６ｃは第２導電形としてのｎ形不純物でドーピン
グした第２導電形層とされている。さらに、その横の活
性層２２にかからない左右端部分２６ｄ、２６ｅはｐ形
不純物でドーピングした電圧供給層とされている。ま
た、図１Ｂに示すように、ゲート電極２６とその下部に
位置する活性層２２とはゲート絶縁膜２４によって相互
に絶縁されている。
【００１７】ゲート電極２６のうちの第１導電形層２６
ａにはゲート制御電圧Ｖｇが印加され、電圧供給層２６
ｄ、２６ｅにはゲート制御電圧Ｖｇの最大値と最小値と
の間の電圧である中間電圧Ｖｈが印加される。この例で
は、最小値としてのターンオフ電圧が接地電圧Ｖｓｓと
され、中間電圧Ｖｈは最大値としてのターンオン電圧の
１／２とされている。また、ゲート絶縁膜２４の下部に
位置する活性層２２ａがチャネル領域として動作し、そ
の左右の活性層２２ｂ、２２ｃはドーピングされてそれ
ぞれソース領域２２ｂ及びドレイン領域２２ｃとして動
作する。
【００１８】この電界効果トランジスタの動作について
次に説明する。尚、ゲート電極２６において、活性層２
２に対する第１導電形層２６ａ及び第２導電形層２６
ｂ、２６ｃを合わせた長さをＬ１とし、第１導電形層２
６ａの長さをＬ２とする。
【００１９】まず、ゲート電極２６の第１導電形層２６
ａにゲート制御電圧Ｖｇがターンオン電圧として印加さ
れる場合を説明する。このときには、第１導電形層２６
ａと各第２導電形層２６ｂ、２６ｃが順方向バイアスさ
れるので、第１導電形層２６ａに印加されたターンオン
電圧は各第２導電形層２６ｂ、２６ｃに伝達される。そ
れにより、中間電圧Ｖｈが印加される各電圧供給層２６
ｄ、２６ｅと第２導電形層２６ｂ、２６ｃは逆方向バイ
アスされる。したがって、第１導電形層２６ａと各第２
導電形層２６ｂ、２６ｃが１つの導電体のように動作
し、ゲート電極２６の有効長さがＬ１となり、これに応
じてドーピングされない活性層２２ａ全てがチャネル領
域として動作することになる。
【００２０】次に、ゲート電極２６の第１導電形層２６
ａに印加されるゲート制御電圧Ｖｇにターンオフ電圧と
して接地電圧Ｖｓｓが印加される場合を説明する。この
ときには、中間電圧Ｖｈが印加される電圧供給層２６
ｄ、２６ｅと第２導電形層２６ｂ、２６ｃが順方向バイ
アスされるので、各電圧供給層２６ｄ、２６ｅの電圧が
各第２導電形層２６ｂ、２６ｃに伝達される。それによ
り、各第２導電形層２６ｂ、２６ｃと第１導電形層２６
ａは逆方向バイアスされる。したがって、ゲート電極２
６の有効長さは第１導電形層２６ａの長さであるＬ２と
なる。これに応じて、活性層２２ａのうちの第２導電形
層２６ｂ、２６ｃの下部に位置する部分が抵抗成分を有
することになり、オフセット抵抗として動作するように
なる。すなわち、ゲート電極２６とソース・ドレイン領
域２２ｂ、２２ｃとが離隔されたオフセット抵抗構造が
形成される。
【００２１】以上より分かるように、この実施例におけ
る電界効果トランジスタのゲート電極は、印加されるゲ
ート制御電圧に従ってその有効長さが調整されるように
なっている。ゲート電極の有効長さが変化すれば、その
下部に位置するチャネル領域の長さも変化することにな
る。したがって、ターンオフ電圧の印加時にはオフセッ
ト抵抗構造が確保されて漏れ電流が抑制されると共に、
ターンオン電圧の印加時にはチャネル領域とソース・ド
レイン領域が相互に隣接して十分なゲート駆動能力が提
供される。
【００２２】図２〜図４に、上記のＮＭＯＳトランジス
タを形成するための製造工程をそれぞれ平面図と断面図
を用いて示す。これら図面を参照して、本発明による第
１実施例の製造方法について説明する。ここで、図２
Ａ、図３Ａ、及び図４Ａは製造工程の各段階における平
面図で、図２Ｂ、図３Ｂ、及び図４Ｂは、それぞれ図２
Ａ、図３Ａ、及び図４Ａ中の各Ａ−Ａ′線に沿う断面図
である。
【００２３】図２Ａ及び図２Ｂには、透明基板、一例と
してガラス基板上に非晶質シリコンあるいは多結晶シリ
コンを積層した後、通常の写真食刻工程でパターニング
して活性層２２を形成し、そして、この活性層２２の上
部中央に絶縁膜とゲート電極を順次に積層してから、通
常の写真食刻工程でパターニングしてゲート絶縁膜２４
とゲート電極２６を形成した段階を示している。ゲート
絶縁膜２４を介して活性層２２上部に形成されたゲート
電極２６が電界効果トランジスタの絶縁ゲートとして動
作する。
【００２４】図３Ａ及び図３Ｂには、ｐ形不純物をイオ
ン注入する部分以外をフォトレジストマスク２８で保護
した後、ｐ+ イオンを注入し、そしてフォトレジストマ
スク２８を除去する段階を示している。この段階でｐ形
不純物がイオン注入される部分は、ゲート電極２６の第
１導電形層２６ａと電圧供給層２６ｄ、２６ｅの部分で
ある。
【００２５】図４Ａ及び図４Ｂには、図３の段階でｐ形
不純物をイオン注入した部分についてフォトレジストマ
スク３０で保護した後、ｎ+ イオンを注入する段階を示
している。この段階でｎ形不純物がイオン注入される部
分は、ゲート電極２６の第２導電形層２６ｂ、２６ｃ、
ソース領域２６ｂ、及びドレイン領域２２ｃである。こ
れによりソース・ドレイン領域２２ｂ、２２ｃはゲート
電極２６を用いた自己整合で形成される。そして、イオ
ン注入が完了した後にフォトレジストマスク３０を除去
すると、図１Ａ及び図１Ｂに示すようなＮＭＯＳトラン
ジスタの構造が得られる。すなわち、チャネル領域２２
ａの上部に位置するゲート電極２６がｎｐｎ接合の構造
を有するＮＭＯＳトランジスタが形成される。
【００２６】上記の第１実施例において電圧供給層２６
ｄ、２６ｅに印加する中間電圧Ｖｈは、上述の他にも各
種レベルのものを印加できる。例えば、ソース領域２２
ｂ側の電圧供給層２６ｄをソース領域２２ｂに接続し、
ドレイン領域２２ｃ側の電圧供給層２６ｅをドレイン領
域２２ｃに接続してもよい。あるいは、両方の電圧供給
層２６ｄ、２６ｅを、ソース領域２２ｂあるいはドレイ
ン領域２２ｃのいずれか一方に共通接続するようにして
もよい。また、直接的に第２導電形層２６ｂ、２６ｃに
中間電圧Ｖｈを供給してもよいが、電圧供給層２６ｄ、
２６ｅによるｐｎ接合を介することでゲート電極２６を
通って流れる電流が防止されるので、最適である。
【００２７】図５に本発明の第２実施例を示す。この第
２実施例は、単結晶シリコン基板上に集積したＮＭＯＳ
トランジスタについての例である。
【００２８】ｐ形単結晶シリコン基板３２に素子分離膜
３４が形成され、それらの間にｎ+ソース・ドレイン領
域３６、３８が形成されている。そして、ソース・ドレ
イン領域３６、３８間に位置するチャネル領域の上部に
ゲート絶縁膜４０及びゲート電極４２が設けられてい
る。ｎｐｎ接合をもつゲート電極４２は３つの層から構
成されており、その全体的な長さはＬ１で、ゲート電極
４２の中央に位置するｐ形の第１導電形層の長さはＬ２
である。
【００２９】第１実施例と同様に、ゲート電極４２の第
１導電形層にはゲート制御電圧Ｖｇが印加され、その横
のｎ形の各第２導電形層には、中間電圧Ｖｈが供給され
る。したがって、ゲート制御電圧Ｖｇがターンオン電圧
として印加されるときのゲート電極４２の有効長さはＬ
１となり、ゲート制御電圧Ｖｇがターンオフ電圧として
印加されるときのゲート電極４２の有効長さはＬ２とな
る。それにより、所定の電圧を有するソース領域３６あ
るいはドレイン領域３８側からターンオフ電圧の印加を
受けているゲート電極４２へ及ぶ電界の影響が減少し、
その結果、ソース・ドレイン領域とチャネル領域との間
に形成されるデプレッション域の降服電圧が相対的に増
加するという効果が生じる。
【００３０】以上の実施例ではＮＭＯＳトランジスタに
ついて説明したが、その他にも本発明の技術的思想は多
様な適用範囲があり、その例としてＰＭＯＳトランジス
タでも適用可能なことは、この技術分野で通常の知識を
有する者には自明である。また、高電界で動作するパワ
ートランジスタ（power transistor）にも本発明を適用
することが可能である。
【００３１】
【発明の効果】以上述べてきたように、本発明による絶
縁ゲート形電界効果トランジスタは、そのゲート電極の
有効長さがターンオン、ターンオフに従って可変とさ
れ、ターンオフ時には、オフセット抵抗構造を形成して
漏れ電流の発生を抑制する、すなわち、ソース・ドレイ
ン領域とチャネル領域との間に形成されるデプレッショ
ン域の降服電圧を増加させることでき、また、ターンオ
ン時には、十分なゲート駆動能力をゲート電極にもたせ
ることができる。これらは、特に薄膜トランジスタや短
いチャネルを有する素子で一層効果的である。
【図面の簡単な説明】
【図１】本発明による絶縁ゲート形電界効果トランジス
タの第１実施例を示す要部平面図及び断面図。
【図２】図１に示す絶縁ゲート形電界効果トランジスタ
の製造工程を説明する要部平面図及び断面図。
【図３】図２に続く製造工程を説明する要部平面図及び
断面図。
【図４】図３に続く製造工程を説明する要部平面図及び
断面図。
【図５】本発明による絶縁ゲート形電界効果トランジス
タの第２実施例を示す要部断面図。
【図６】Ａは、従来の自己整合を用いて形成した絶縁ゲ
ート形電界効果トランジスタの要部断面図、Ｂは、従来
のオフセット抵抗構造を有する絶縁ゲート形電界効果ト
ランジスタの要部断面図。
【符号の説明】
２２ 活性層 ２２ａ チャネル領域 ２２ｂ ソース領域 ２２ｃ ドレイン領域 ２４ ゲート絶縁膜 ２６、４２ ゲート電極 ２６ａ 第１導電形層 ２６ｂ、２６ｃ 第２導電形層 ２６ｄ、２６ｅ 電圧供給層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 チャネル領域上部にゲート絶縁膜を介し
    て形成されるゲート電極を有する絶縁ゲート形電界効果
    トランジスタにおいて、 ゲート電極が、第１導電形の導電層と、該導電層の第１
    方向及び第２方向の各側面でそれぞれ接合領域を形成す
    る第２導電形の導電層と、を有することを特徴とする絶
    縁ゲート形電界効果トランジスタ。
  2. 【請求項２】 チャネル領域が多結晶シリコンから形成
    される請求項１記載の絶縁ゲート形電界効果トランジス
    タ。
  3. 【請求項３】 チャネル領域が非晶質シリコンから形成
    される請求項１記載の絶縁ゲート形電界効果トランジス
    タ。
  4. 【請求項４】 チャネル領域が単結晶シリコンから形成
    される請求項１記載の絶縁ゲート形電界効果トランジス
    タ。
  5. 【請求項５】 第１導電形の導電層にゲート制御電圧が
    印加され、第２導電形の導電層にゲート制御電圧の最大
    値と最小値との間の電圧が供給されるようになっている
    請求項１記載の絶縁ゲート形電界効果トランジスタ。
  6. 【請求項６】 絶縁ゲート形電界効果トランジスタの製
    造方法において、 基板上に活性層を形成し、その上部にゲート絶縁膜とゲ
    ート電極を積層してパターン形成する第１工程と、形成
    したゲート電極の中央部を除いて第１フォトレジストマ
    スクで覆った後、第１導電形のイオンを注入し、次いで
    第１フォトレジストマスクを取り除く第２工程と、第２
    工程で第１導電形のイオンが注入された部分を第２フォ
    トレジストマスクで覆った後、第２導電形のイオンを注
    入する第３工程と、を含むことを特徴とする製造方法。
  7. 【請求項７】 絶縁ゲート形電界効果トランジスタの製
    造方法において、 基板に活性層を形成し、その上部にゲート絶縁膜とゲー
    ト電極を積層してパターン形成する第１工程と、形成し
    たゲート電極の中央部及びこの中央部より離隔して前記
    活性層を外れた端部を除いてフォトレジストマスクで覆
    った後、第１導電形のイオンを注入し、次いでフォトレ
    ジストマスクを取り除く第２工程と、第２工程で第１導
    電形のイオンが注入された部分をフォトレジストマスク
    で覆った後、第２導電形のイオンを注入する第３工程
    と、を含むことを特徴とする製造方法。
  8. 【請求項８】 絶縁ゲート形電界効果トランジスタにお
    いて、チャネル領域上のゲート電極にｐｎ接合を形成
    し、ターンオフ電圧の印加に際しては逆方向バイアスを
    かけ、ターンオン電圧の印加に際しては順方向バイアス
    をかけることでゲート電極の有効長さを変化させられる
    ようにしたことを特徴とする絶縁ゲート形電界効果トラ
    ンジスタ。
  9. 【請求項９】 チャネル領域を外れた部分のゲート電極
    端部に更にｐｎ接合を形成し、このｐｎ接合を介してタ
    ーンオフ電圧とターンオン電圧との間の中間電圧を供給
    するようにした請求項８記載の絶縁ゲート形電界効果ト
    ランジスタ。
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