JPH07183500A - 絶縁ゲート形電界効果トランジスタ - Google Patents
絶縁ゲート形電界効果トランジスタInfo
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Abstract
(57)【要約】
【目的】ターンオフ時に漏れ電流が減少すると共にター
ンオン時に十分なゲート駆動能力が得られるような絶縁
ゲート形電界効果トランジスタを提供する。 【構成】ゲート電極26に第1導電形層26a、第2導
電形層26b、26cによるpn接合を形成し、さらに
第2導電形層26b、26cとpn接合する電圧供給層
26d、26eを設ける。第1導電形層26aにゲート
制御電圧、電圧供給層26d、26eにゲート制御電圧
のオン電圧とオフ電圧との中間の中間電圧を印加する。
オン電圧が印加されると順方向バイアスされるので第2
導電形層26b、26cもオン電圧となり、ゲート電極
26の有効長さはL1となる。オフ電圧が印加されると
逆方向バイアスされるので第1導電形層26aのみオフ
電圧となり、ゲート電極26の有効長さはL2となる。
したがってオン時には十分なゲート駆動能力が確保さ
れ、オフ時にはオフセット抵抗構造が得られることによ
り漏れ電流が減少する。
ンオン時に十分なゲート駆動能力が得られるような絶縁
ゲート形電界効果トランジスタを提供する。 【構成】ゲート電極26に第1導電形層26a、第2導
電形層26b、26cによるpn接合を形成し、さらに
第2導電形層26b、26cとpn接合する電圧供給層
26d、26eを設ける。第1導電形層26aにゲート
制御電圧、電圧供給層26d、26eにゲート制御電圧
のオン電圧とオフ電圧との中間の中間電圧を印加する。
オン電圧が印加されると順方向バイアスされるので第2
導電形層26b、26cもオン電圧となり、ゲート電極
26の有効長さはL1となる。オフ電圧が印加されると
逆方向バイアスされるので第1導電形層26aのみオフ
電圧となり、ゲート電極26の有効長さはL2となる。
したがってオン時には十分なゲート駆動能力が確保さ
れ、オフ時にはオフセット抵抗構造が得られることによ
り漏れ電流が減少する。
Description
【0001】
【産業上の利用分野】本発明は絶縁ゲート形電界効果ト
ランジスタの構造及び製造方法に関し、特に、トランジ
スタのゲート電極の構造及びその製造方法に関するもの
である。
ランジスタの構造及び製造方法に関し、特に、トランジ
スタのゲート電極の構造及びその製造方法に関するもの
である。
【0002】
【従来の技術】シリコン半導体基板に集積されるMOS
FETに代表される絶縁ゲート形電界効果トランジスタ
(MISFET)、特に薄いゲート絶縁膜を有する電界
効果トランジスタにおいて、ゲートにターンオフ電圧が
ゲート制御電圧として印加されるときにソース・ドレイ
ン間に流れる漏れ電流(leakage current)が増加する
という問題がある。これは、その際ゲートの電圧より高
い電圧が供給されているドレイン(又はソース)領域か
らゲート側へ影響する電界に起因する。この問題は、特
に、ゲート電極とソース・ドレイン領域の自己整合(se
lf-align)により形成され、ゲート電極とソース・ドレ
イン領域が隣接するように製造されたトランジスタにお
いて特に深刻である。
FETに代表される絶縁ゲート形電界効果トランジスタ
(MISFET)、特に薄いゲート絶縁膜を有する電界
効果トランジスタにおいて、ゲートにターンオフ電圧が
ゲート制御電圧として印加されるときにソース・ドレイ
ン間に流れる漏れ電流(leakage current)が増加する
という問題がある。これは、その際ゲートの電圧より高
い電圧が供給されているドレイン(又はソース)領域か
らゲート側へ影響する電界に起因する。この問題は、特
に、ゲート電極とソース・ドレイン領域の自己整合(se
lf-align)により形成され、ゲート電極とソース・ドレ
イン領域が隣接するように製造されたトランジスタにお
いて特に深刻である。
【0003】図6A及び図6Bは、従来の一般的な薄膜
絶縁ゲート形電界効果トランジスタの断面構造を示して
いる。図6Aには、ソース・ドレイン領域とゲート電極
を自己整合させて製造した構造の電界効果トランジスタ
の断面構造を示し、図6Bには、ソース・ドレイン領域
とチャネル領域との間にオフセット抵抗をもたせるよう
にしたオフセット抵抗構造の電界効果トランジスタの断
面構造を示す。
絶縁ゲート形電界効果トランジスタの断面構造を示して
いる。図6Aには、ソース・ドレイン領域とゲート電極
を自己整合させて製造した構造の電界効果トランジスタ
の断面構造を示し、図6Bには、ソース・ドレイン領域
とチャネル領域との間にオフセット抵抗をもたせるよう
にしたオフセット抵抗構造の電界効果トランジスタの断
面構造を示す。
【0004】図6Aに示すように、多結晶シリコン(po
lycrystalline silicon)あるいは非晶質シリコン(am
orphous silicon)からなる活性層10の上部にゲート
絶縁膜12及びゲート電極14が形成されている。この
活性層10のうち、ゲート電極14の下部に位置する領
域はチャネル領域10aとして動作し、その左右の領域
はイオン注入されてそれぞれソース領域10b及びドレ
イン領域10cとして動作する。このソース・ドレイン
領域10b、10cは、ゲート電極14をマスクとして
イオン注入されるので、その位置が自己整合的に決定さ
れる。このような自己整合的構造を有する従来技術につ
いては、1986年の米国特許第4,597,160号
に開示されている。
lycrystalline silicon)あるいは非晶質シリコン(am
orphous silicon)からなる活性層10の上部にゲート
絶縁膜12及びゲート電極14が形成されている。この
活性層10のうち、ゲート電極14の下部に位置する領
域はチャネル領域10aとして動作し、その左右の領域
はイオン注入されてそれぞれソース領域10b及びドレ
イン領域10cとして動作する。このソース・ドレイン
領域10b、10cは、ゲート電極14をマスクとして
イオン注入されるので、その位置が自己整合的に決定さ
れる。このような自己整合的構造を有する従来技術につ
いては、1986年の米国特許第4,597,160号
に開示されている。
【0005】このソース・ドレイン領域を自己整合的に
形成する電界効果トランジスタでは、ゲート電極(チャ
ネル領域)とソース・ドレイン領域が相互に隣接してい
るため、所定の電圧が印加されているドレイン(又はソ
ース)領域からターンオフ電圧とされたゲート側に電界
が形成される。そしてこの電界が、ソース領域又はドレ
イン領域とチャネル領域との間に形成されるデプレッシ
ョン域内にトラップされているキャリヤに励起エネルギ
ーを伝達し、その結果、励起されたキャリヤがデプレッ
ション域から外れることにより漏れ電流が発生する。し
たがって、ゲート電極にターンオフ電圧が印加されると
き、ソース・ドレイン領域間に流れる漏れ電流が大きく
なるという問題点がある。
形成する電界効果トランジスタでは、ゲート電極(チャ
ネル領域)とソース・ドレイン領域が相互に隣接してい
るため、所定の電圧が印加されているドレイン(又はソ
ース)領域からターンオフ電圧とされたゲート側に電界
が形成される。そしてこの電界が、ソース領域又はドレ
イン領域とチャネル領域との間に形成されるデプレッシ
ョン域内にトラップされているキャリヤに励起エネルギ
ーを伝達し、その結果、励起されたキャリヤがデプレッ
ション域から外れることにより漏れ電流が発生する。し
たがって、ゲート電極にターンオフ電圧が印加されると
き、ソース・ドレイン領域間に流れる漏れ電流が大きく
なるという問題点がある。
【0006】この問題を解決するために、チャネル領域
とソース・ドレイン領域を相互に所定距離離隔させたオ
フセット抵抗構造が提案されている。その構造について
図6Bに示す。
とソース・ドレイン領域を相互に所定距離離隔させたオ
フセット抵抗構造が提案されている。その構造について
図6Bに示す。
【0007】図6Bに示すように、この電界効果トラン
ジスタは活性層16とその上部のゲート絶縁膜18及び
ゲート電極20を有している。そして、活性層16の左
右部分がドーピングされてそれぞれソース領域16b及
びドレイン領域16cとして動作し、ゲート絶縁膜18
の下部の活性層がチャネル領域16aとして動作する。
さらに、ソース領域16bとドレイン領域16cとの間
に形成されるドーピングされない活性層16d、16
a、16eについて、その長さの和がゲート電極20よ
り長くなるように形成し、チャネル領域16aとソース
・ドレイン領域16b、16cとの間にそれぞれドーピ
ングされない活性層16d、16eを介在させ、それに
よる抵抗がオフセット抵抗として作用するようになって
いる。したがって、ゲート電極20とソース・ドレイン
領域16b、16cが相互に離隔されることになり、所
定の電圧とされたソース(又はドレイン)領域16b
(16c)からゲート電極20への電界の影響が減少す
る。それにより、漏れ電流を減少させられるようになっ
ている。
ジスタは活性層16とその上部のゲート絶縁膜18及び
ゲート電極20を有している。そして、活性層16の左
右部分がドーピングされてそれぞれソース領域16b及
びドレイン領域16cとして動作し、ゲート絶縁膜18
の下部の活性層がチャネル領域16aとして動作する。
さらに、ソース領域16bとドレイン領域16cとの間
に形成されるドーピングされない活性層16d、16
a、16eについて、その長さの和がゲート電極20よ
り長くなるように形成し、チャネル領域16aとソース
・ドレイン領域16b、16cとの間にそれぞれドーピ
ングされない活性層16d、16eを介在させ、それに
よる抵抗がオフセット抵抗として作用するようになって
いる。したがって、ゲート電極20とソース・ドレイン
領域16b、16cが相互に離隔されることになり、所
定の電圧とされたソース(又はドレイン)領域16b
(16c)からゲート電極20への電界の影響が減少す
る。それにより、漏れ電流を減少させられるようになっ
ている。
【0008】このようなオフセット抵抗構造の電界効果
トランジスタでは、漏れ電流抑制の点では優れるもの
の、そのオフセット抵抗構造を製造するためにゲート電
極とソース・ドレイン領域とを離隔させて形成する写真
食刻工程が要求されることになる。したがって前述のゲ
ート電極を用いた自己整合的方法に比べて製造工程が複
雑となり、製造原価も上がるという不具合がある。ま
た、オフセット抵抗構造においてはチャネル領域とソー
ス・ドレイン領域との間が離隔されているため、ゲート
電極にターンオン電圧を印加した際のチャネルのターン
オン電流が減少する、すなわちゲート駆動能力が落ちる
という好ましくない面をもっている。
トランジスタでは、漏れ電流抑制の点では優れるもの
の、そのオフセット抵抗構造を製造するためにゲート電
極とソース・ドレイン領域とを離隔させて形成する写真
食刻工程が要求されることになる。したがって前述のゲ
ート電極を用いた自己整合的方法に比べて製造工程が複
雑となり、製造原価も上がるという不具合がある。ま
た、オフセット抵抗構造においてはチャネル領域とソー
ス・ドレイン領域との間が離隔されているため、ゲート
電極にターンオン電圧を印加した際のチャネルのターン
オン電流が減少する、すなわちゲート駆動能力が落ちる
という好ましくない面をもっている。
【0009】
【発明が解決しようとする課題】したがって本発明の目
的の第1は、より容易な工程で製造でき、ターンオフ時
のソース・ドレイン間の漏れ電流を減少させられる絶縁
ゲート形電界効果トランジスタの構造を提供することに
ある。本発明の目的の第2は、ターンオフ時のソース・
ドレイン間の漏れ電流を減少させられる絶縁ゲート形電
界効果トランジスタのより容易な製造方法を提供するこ
とにある。本発明の目的の第3は、ゲート電極にターン
オフ電圧が供給されるときには漏れ電流が減少すると共
に、ターンオン電圧が印加されるときには十分なゲート
駆動能力が得られるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
本発明の目的の第4は、ゲート電極に印加されるターン
オン及びターンオフ用の各電圧に対応してチャネル領域
の長さが調整されるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
的の第1は、より容易な工程で製造でき、ターンオフ時
のソース・ドレイン間の漏れ電流を減少させられる絶縁
ゲート形電界効果トランジスタの構造を提供することに
ある。本発明の目的の第2は、ターンオフ時のソース・
ドレイン間の漏れ電流を減少させられる絶縁ゲート形電
界効果トランジスタのより容易な製造方法を提供するこ
とにある。本発明の目的の第3は、ゲート電極にターン
オフ電圧が供給されるときには漏れ電流が減少すると共
に、ターンオン電圧が印加されるときには十分なゲート
駆動能力が得られるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
本発明の目的の第4は、ゲート電極に印加されるターン
オン及びターンオフ用の各電圧に対応してチャネル領域
の長さが調整されるような絶縁ゲート形電界効果トラン
ジスタの構造及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明による絶縁ゲート
形電界効果トランジスタはその構造において、ゲート電
極が、チャネル領域の上部でチャネル領域上面と平行に
第2導電形層−第1導電形層−第2導電形層を接続した
pn接合を有することを特徴としている。このようなゲ
ート電極に対しては、中央の第1導電形層にゲート制御
電圧を印加し、その横の各第2導電形層にはゲート制御
電圧の最大値と最小値との間の電圧を供給する。この場
合、最大値と最小値との間の半分の中間電圧(half vol
tage)を供給すると、動作安定性に優れるので好まし
い。
形電界効果トランジスタはその構造において、ゲート電
極が、チャネル領域の上部でチャネル領域上面と平行に
第2導電形層−第1導電形層−第2導電形層を接続した
pn接合を有することを特徴としている。このようなゲ
ート電極に対しては、中央の第1導電形層にゲート制御
電圧を印加し、その横の各第2導電形層にはゲート制御
電圧の最大値と最小値との間の電圧を供給する。この場
合、最大値と最小値との間の半分の中間電圧(half vol
tage)を供給すると、動作安定性に優れるので好まし
い。
【0011】この構造によれば、ゲート制御電圧として
ターンオン電圧が印加される際には第1導電形層と第2
導電形層が順方向バイアスされ、また、ターンオフ電圧
が印加される際には第1導電形層と第2導電形層が逆方
向バイアスされることになる。その結果、第1導電形層
にターンオン電圧が印加される場合には、順方向バイア
スされる各第2導電形層にもそのターンオン電圧が印加
されるようになり、ゲート電極の有効長さは第1導電形
層と各第2導電形層とを加えた長さとなる。一方、第1
導電形層にターンオフ電圧が印加される場合には、第1
導電形層と各第2導電形層域が逆方向バイアスされるよ
うになり、したがってゲート電極の有効長さは第1導電
形層の長さとなる。すなわち、ターンオン時には十分な
ゲート駆動能力が確保され、且つターンオフ時にはオフ
セット抵抗構造が得られることにより漏れ電流が減少す
る。
ターンオン電圧が印加される際には第1導電形層と第2
導電形層が順方向バイアスされ、また、ターンオフ電圧
が印加される際には第1導電形層と第2導電形層が逆方
向バイアスされることになる。その結果、第1導電形層
にターンオン電圧が印加される場合には、順方向バイア
スされる各第2導電形層にもそのターンオン電圧が印加
されるようになり、ゲート電極の有効長さは第1導電形
層と各第2導電形層とを加えた長さとなる。一方、第1
導電形層にターンオフ電圧が印加される場合には、第1
導電形層と各第2導電形層域が逆方向バイアスされるよ
うになり、したがってゲート電極の有効長さは第1導電
形層の長さとなる。すなわち、ターンオン時には十分な
ゲート駆動能力が確保され、且つターンオフ時にはオフ
セット抵抗構造が得られることにより漏れ電流が減少す
る。
【0012】また、絶縁ゲート形電界効果トランジスタ
の製造方法について、基板に活性層を形成し、その上部
にゲート絶縁膜とゲート電極を積層してパターン形成す
る第1工程と、形成したゲート電極の中央部を除いて第
1フォトレジストマスクで覆った後、第1導電形のイオ
ンを注入し、次いで第1フォトレジストマスクを取り除
く第2工程と、第2工程で第1導電形のイオンが注入さ
れた部分を第2フォトレジストマスクで覆った後、第2
導電形のイオンを注入する第3工程と、を含むことを特
徴とする。
の製造方法について、基板に活性層を形成し、その上部
にゲート絶縁膜とゲート電極を積層してパターン形成す
る第1工程と、形成したゲート電極の中央部を除いて第
1フォトレジストマスクで覆った後、第1導電形のイオ
ンを注入し、次いで第1フォトレジストマスクを取り除
く第2工程と、第2工程で第1導電形のイオンが注入さ
れた部分を第2フォトレジストマスクで覆った後、第2
導電形のイオンを注入する第3工程と、を含むことを特
徴とする。
【0013】この製造方法によれば、オフセット抵抗構
造を有する電界効果トランジスタであっても、ゲート電
極を用いた自己整合でソース・ドレイン領域を形成でき
るようになり、製造工程の複雑化を招かずにすむ。
造を有する電界効果トランジスタであっても、ゲート電
極を用いた自己整合でソース・ドレイン領域を形成でき
るようになり、製造工程の複雑化を招かずにすむ。
【0014】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、各図面において同じ構成
要素に対しては可能な限り同じ符号を付している。以下
の説明により、この技術分野で通常の知識を有する者な
らば本発明を明確に理解することができるであろう。
参照して詳細に説明する。尚、各図面において同じ構成
要素に対しては可能な限り同じ符号を付している。以下
の説明により、この技術分野で通常の知識を有する者な
らば本発明を明確に理解することができるであろう。
【0015】図1A及び図1Bに本発明による絶縁ゲー
ト形電界効果トランジスタの第1実施例を示す。図1A
は、絶縁ゲート形電界効果トランジスタの代表例とし
て、薄膜のNMOSトランジスタについての平面構造を
示している。また、図1Bは、図1A中のA−A′線に
沿った断面構造を示している。
ト形電界効果トランジスタの第1実施例を示す。図1A
は、絶縁ゲート形電界効果トランジスタの代表例とし
て、薄膜のNMOSトランジスタについての平面構造を
示している。また、図1Bは、図1A中のA−A′線に
沿った断面構造を示している。
【0016】非晶質シリコンあるいは多結晶シリコンを
用いて構成された活性層22の上部にゲート絶縁膜24
とゲート電極26が積層されている。図1Aに示すよう
に、ゲート電極26はその平面構造が凸状を有するよう
にされ、そして5個の部分に分割されている。中央部分
26aは第1導電形としてのp形不純物でドーピングし
た第1導電形層とされ、その横の図中における第1方向
及び第2方向である左右側面で接合された左右部分26
b、26cは第2導電形としてのn形不純物でドーピン
グした第2導電形層とされている。さらに、その横の活
性層22にかからない左右端部分26d、26eはp形
不純物でドーピングした電圧供給層とされている。ま
た、図1Bに示すように、ゲート電極26とその下部に
位置する活性層22とはゲート絶縁膜24によって相互
に絶縁されている。
用いて構成された活性層22の上部にゲート絶縁膜24
とゲート電極26が積層されている。図1Aに示すよう
に、ゲート電極26はその平面構造が凸状を有するよう
にされ、そして5個の部分に分割されている。中央部分
26aは第1導電形としてのp形不純物でドーピングし
た第1導電形層とされ、その横の図中における第1方向
及び第2方向である左右側面で接合された左右部分26
b、26cは第2導電形としてのn形不純物でドーピン
グした第2導電形層とされている。さらに、その横の活
性層22にかからない左右端部分26d、26eはp形
不純物でドーピングした電圧供給層とされている。ま
た、図1Bに示すように、ゲート電極26とその下部に
位置する活性層22とはゲート絶縁膜24によって相互
に絶縁されている。
【0017】ゲート電極26のうちの第1導電形層26
aにはゲート制御電圧Vgが印加され、電圧供給層26
d、26eにはゲート制御電圧Vgの最大値と最小値と
の間の電圧である中間電圧Vhが印加される。この例で
は、最小値としてのターンオフ電圧が接地電圧Vssと
され、中間電圧Vhは最大値としてのターンオン電圧の
1/2とされている。また、ゲート絶縁膜24の下部に
位置する活性層22aがチャネル領域として動作し、そ
の左右の活性層22b、22cはドーピングされてそれ
ぞれソース領域22b及びドレイン領域22cとして動
作する。
aにはゲート制御電圧Vgが印加され、電圧供給層26
d、26eにはゲート制御電圧Vgの最大値と最小値と
の間の電圧である中間電圧Vhが印加される。この例で
は、最小値としてのターンオフ電圧が接地電圧Vssと
され、中間電圧Vhは最大値としてのターンオン電圧の
1/2とされている。また、ゲート絶縁膜24の下部に
位置する活性層22aがチャネル領域として動作し、そ
の左右の活性層22b、22cはドーピングされてそれ
ぞれソース領域22b及びドレイン領域22cとして動
作する。
【0018】この電界効果トランジスタの動作について
次に説明する。尚、ゲート電極26において、活性層2
2に対する第1導電形層26a及び第2導電形層26
b、26cを合わせた長さをL1とし、第1導電形層2
6aの長さをL2とする。
次に説明する。尚、ゲート電極26において、活性層2
2に対する第1導電形層26a及び第2導電形層26
b、26cを合わせた長さをL1とし、第1導電形層2
6aの長さをL2とする。
【0019】まず、ゲート電極26の第1導電形層26
aにゲート制御電圧Vgがターンオン電圧として印加さ
れる場合を説明する。このときには、第1導電形層26
aと各第2導電形層26b、26cが順方向バイアスさ
れるので、第1導電形層26aに印加されたターンオン
電圧は各第2導電形層26b、26cに伝達される。そ
れにより、中間電圧Vhが印加される各電圧供給層26
d、26eと第2導電形層26b、26cは逆方向バイ
アスされる。したがって、第1導電形層26aと各第2
導電形層26b、26cが1つの導電体のように動作
し、ゲート電極26の有効長さがL1となり、これに応
じてドーピングされない活性層22a全てがチャネル領
域として動作することになる。
aにゲート制御電圧Vgがターンオン電圧として印加さ
れる場合を説明する。このときには、第1導電形層26
aと各第2導電形層26b、26cが順方向バイアスさ
れるので、第1導電形層26aに印加されたターンオン
電圧は各第2導電形層26b、26cに伝達される。そ
れにより、中間電圧Vhが印加される各電圧供給層26
d、26eと第2導電形層26b、26cは逆方向バイ
アスされる。したがって、第1導電形層26aと各第2
導電形層26b、26cが1つの導電体のように動作
し、ゲート電極26の有効長さがL1となり、これに応
じてドーピングされない活性層22a全てがチャネル領
域として動作することになる。
【0020】次に、ゲート電極26の第1導電形層26
aに印加されるゲート制御電圧Vgにターンオフ電圧と
して接地電圧Vssが印加される場合を説明する。この
ときには、中間電圧Vhが印加される電圧供給層26
d、26eと第2導電形層26b、26cが順方向バイ
アスされるので、各電圧供給層26d、26eの電圧が
各第2導電形層26b、26cに伝達される。それによ
り、各第2導電形層26b、26cと第1導電形層26
aは逆方向バイアスされる。したがって、ゲート電極2
6の有効長さは第1導電形層26aの長さであるL2と
なる。これに応じて、活性層22aのうちの第2導電形
層26b、26cの下部に位置する部分が抵抗成分を有
することになり、オフセット抵抗として動作するように
なる。すなわち、ゲート電極26とソース・ドレイン領
域22b、22cとが離隔されたオフセット抵抗構造が
形成される。
aに印加されるゲート制御電圧Vgにターンオフ電圧と
して接地電圧Vssが印加される場合を説明する。この
ときには、中間電圧Vhが印加される電圧供給層26
d、26eと第2導電形層26b、26cが順方向バイ
アスされるので、各電圧供給層26d、26eの電圧が
各第2導電形層26b、26cに伝達される。それによ
り、各第2導電形層26b、26cと第1導電形層26
aは逆方向バイアスされる。したがって、ゲート電極2
6の有効長さは第1導電形層26aの長さであるL2と
なる。これに応じて、活性層22aのうちの第2導電形
層26b、26cの下部に位置する部分が抵抗成分を有
することになり、オフセット抵抗として動作するように
なる。すなわち、ゲート電極26とソース・ドレイン領
域22b、22cとが離隔されたオフセット抵抗構造が
形成される。
【0021】以上より分かるように、この実施例におけ
る電界効果トランジスタのゲート電極は、印加されるゲ
ート制御電圧に従ってその有効長さが調整されるように
なっている。ゲート電極の有効長さが変化すれば、その
下部に位置するチャネル領域の長さも変化することにな
る。したがって、ターンオフ電圧の印加時にはオフセッ
ト抵抗構造が確保されて漏れ電流が抑制されると共に、
ターンオン電圧の印加時にはチャネル領域とソース・ド
レイン領域が相互に隣接して十分なゲート駆動能力が提
供される。
る電界効果トランジスタのゲート電極は、印加されるゲ
ート制御電圧に従ってその有効長さが調整されるように
なっている。ゲート電極の有効長さが変化すれば、その
下部に位置するチャネル領域の長さも変化することにな
る。したがって、ターンオフ電圧の印加時にはオフセッ
ト抵抗構造が確保されて漏れ電流が抑制されると共に、
ターンオン電圧の印加時にはチャネル領域とソース・ド
レイン領域が相互に隣接して十分なゲート駆動能力が提
供される。
【0022】図2〜図4に、上記のNMOSトランジス
タを形成するための製造工程をそれぞれ平面図と断面図
を用いて示す。これら図面を参照して、本発明による第
1実施例の製造方法について説明する。ここで、図2
A、図3A、及び図4Aは製造工程の各段階における平
面図で、図2B、図3B、及び図4Bは、それぞれ図2
A、図3A、及び図4A中の各A−A′線に沿う断面図
である。
タを形成するための製造工程をそれぞれ平面図と断面図
を用いて示す。これら図面を参照して、本発明による第
1実施例の製造方法について説明する。ここで、図2
A、図3A、及び図4Aは製造工程の各段階における平
面図で、図2B、図3B、及び図4Bは、それぞれ図2
A、図3A、及び図4A中の各A−A′線に沿う断面図
である。
【0023】図2A及び図2Bには、透明基板、一例と
してガラス基板上に非晶質シリコンあるいは多結晶シリ
コンを積層した後、通常の写真食刻工程でパターニング
して活性層22を形成し、そして、この活性層22の上
部中央に絶縁膜とゲート電極を順次に積層してから、通
常の写真食刻工程でパターニングしてゲート絶縁膜24
とゲート電極26を形成した段階を示している。ゲート
絶縁膜24を介して活性層22上部に形成されたゲート
電極26が電界効果トランジスタの絶縁ゲートとして動
作する。
してガラス基板上に非晶質シリコンあるいは多結晶シリ
コンを積層した後、通常の写真食刻工程でパターニング
して活性層22を形成し、そして、この活性層22の上
部中央に絶縁膜とゲート電極を順次に積層してから、通
常の写真食刻工程でパターニングしてゲート絶縁膜24
とゲート電極26を形成した段階を示している。ゲート
絶縁膜24を介して活性層22上部に形成されたゲート
電極26が電界効果トランジスタの絶縁ゲートとして動
作する。
【0024】図3A及び図3Bには、p形不純物をイオ
ン注入する部分以外をフォトレジストマスク28で保護
した後、p+ イオンを注入し、そしてフォトレジストマ
スク28を除去する段階を示している。この段階でp形
不純物がイオン注入される部分は、ゲート電極26の第
1導電形層26aと電圧供給層26d、26eの部分で
ある。
ン注入する部分以外をフォトレジストマスク28で保護
した後、p+ イオンを注入し、そしてフォトレジストマ
スク28を除去する段階を示している。この段階でp形
不純物がイオン注入される部分は、ゲート電極26の第
1導電形層26aと電圧供給層26d、26eの部分で
ある。
【0025】図4A及び図4Bには、図3の段階でp形
不純物をイオン注入した部分についてフォトレジストマ
スク30で保護した後、n+ イオンを注入する段階を示
している。この段階でn形不純物がイオン注入される部
分は、ゲート電極26の第2導電形層26b、26c、
ソース領域26b、及びドレイン領域22cである。こ
れによりソース・ドレイン領域22b、22cはゲート
電極26を用いた自己整合で形成される。そして、イオ
ン注入が完了した後にフォトレジストマスク30を除去
すると、図1A及び図1Bに示すようなNMOSトラン
ジスタの構造が得られる。すなわち、チャネル領域22
aの上部に位置するゲート電極26がnpn接合の構造
を有するNMOSトランジスタが形成される。
不純物をイオン注入した部分についてフォトレジストマ
スク30で保護した後、n+ イオンを注入する段階を示
している。この段階でn形不純物がイオン注入される部
分は、ゲート電極26の第2導電形層26b、26c、
ソース領域26b、及びドレイン領域22cである。こ
れによりソース・ドレイン領域22b、22cはゲート
電極26を用いた自己整合で形成される。そして、イオ
ン注入が完了した後にフォトレジストマスク30を除去
すると、図1A及び図1Bに示すようなNMOSトラン
ジスタの構造が得られる。すなわち、チャネル領域22
aの上部に位置するゲート電極26がnpn接合の構造
を有するNMOSトランジスタが形成される。
【0026】上記の第1実施例において電圧供給層26
d、26eに印加する中間電圧Vhは、上述の他にも各
種レベルのものを印加できる。例えば、ソース領域22
b側の電圧供給層26dをソース領域22bに接続し、
ドレイン領域22c側の電圧供給層26eをドレイン領
域22cに接続してもよい。あるいは、両方の電圧供給
層26d、26eを、ソース領域22bあるいはドレイ
ン領域22cのいずれか一方に共通接続するようにして
もよい。また、直接的に第2導電形層26b、26cに
中間電圧Vhを供給してもよいが、電圧供給層26d、
26eによるpn接合を介することでゲート電極26を
通って流れる電流が防止されるので、最適である。
d、26eに印加する中間電圧Vhは、上述の他にも各
種レベルのものを印加できる。例えば、ソース領域22
b側の電圧供給層26dをソース領域22bに接続し、
ドレイン領域22c側の電圧供給層26eをドレイン領
域22cに接続してもよい。あるいは、両方の電圧供給
層26d、26eを、ソース領域22bあるいはドレイ
ン領域22cのいずれか一方に共通接続するようにして
もよい。また、直接的に第2導電形層26b、26cに
中間電圧Vhを供給してもよいが、電圧供給層26d、
26eによるpn接合を介することでゲート電極26を
通って流れる電流が防止されるので、最適である。
【0027】図5に本発明の第2実施例を示す。この第
2実施例は、単結晶シリコン基板上に集積したNMOS
トランジスタについての例である。
2実施例は、単結晶シリコン基板上に集積したNMOS
トランジスタについての例である。
【0028】p形単結晶シリコン基板32に素子分離膜
34が形成され、それらの間にn+ソース・ドレイン領
域36、38が形成されている。そして、ソース・ドレ
イン領域36、38間に位置するチャネル領域の上部に
ゲート絶縁膜40及びゲート電極42が設けられてい
る。npn接合をもつゲート電極42は3つの層から構
成されており、その全体的な長さはL1で、ゲート電極
42の中央に位置するp形の第1導電形層の長さはL2
である。
34が形成され、それらの間にn+ソース・ドレイン領
域36、38が形成されている。そして、ソース・ドレ
イン領域36、38間に位置するチャネル領域の上部に
ゲート絶縁膜40及びゲート電極42が設けられてい
る。npn接合をもつゲート電極42は3つの層から構
成されており、その全体的な長さはL1で、ゲート電極
42の中央に位置するp形の第1導電形層の長さはL2
である。
【0029】第1実施例と同様に、ゲート電極42の第
1導電形層にはゲート制御電圧Vgが印加され、その横
のn形の各第2導電形層には、中間電圧Vhが供給され
る。したがって、ゲート制御電圧Vgがターンオン電圧
として印加されるときのゲート電極42の有効長さはL
1となり、ゲート制御電圧Vgがターンオフ電圧として
印加されるときのゲート電極42の有効長さはL2とな
る。それにより、所定の電圧を有するソース領域36あ
るいはドレイン領域38側からターンオフ電圧の印加を
受けているゲート電極42へ及ぶ電界の影響が減少し、
その結果、ソース・ドレイン領域とチャネル領域との間
に形成されるデプレッション域の降服電圧が相対的に増
加するという効果が生じる。
1導電形層にはゲート制御電圧Vgが印加され、その横
のn形の各第2導電形層には、中間電圧Vhが供給され
る。したがって、ゲート制御電圧Vgがターンオン電圧
として印加されるときのゲート電極42の有効長さはL
1となり、ゲート制御電圧Vgがターンオフ電圧として
印加されるときのゲート電極42の有効長さはL2とな
る。それにより、所定の電圧を有するソース領域36あ
るいはドレイン領域38側からターンオフ電圧の印加を
受けているゲート電極42へ及ぶ電界の影響が減少し、
その結果、ソース・ドレイン領域とチャネル領域との間
に形成されるデプレッション域の降服電圧が相対的に増
加するという効果が生じる。
【0030】以上の実施例ではNMOSトランジスタに
ついて説明したが、その他にも本発明の技術的思想は多
様な適用範囲があり、その例としてPMOSトランジス
タでも適用可能なことは、この技術分野で通常の知識を
有する者には自明である。また、高電界で動作するパワ
ートランジスタ(power transistor)にも本発明を適用
することが可能である。
ついて説明したが、その他にも本発明の技術的思想は多
様な適用範囲があり、その例としてPMOSトランジス
タでも適用可能なことは、この技術分野で通常の知識を
有する者には自明である。また、高電界で動作するパワ
ートランジスタ(power transistor)にも本発明を適用
することが可能である。
【0031】
【発明の効果】以上述べてきたように、本発明による絶
縁ゲート形電界効果トランジスタは、そのゲート電極の
有効長さがターンオン、ターンオフに従って可変とさ
れ、ターンオフ時には、オフセット抵抗構造を形成して
漏れ電流の発生を抑制する、すなわち、ソース・ドレイ
ン領域とチャネル領域との間に形成されるデプレッショ
ン域の降服電圧を増加させることでき、また、ターンオ
ン時には、十分なゲート駆動能力をゲート電極にもたせ
ることができる。これらは、特に薄膜トランジスタや短
いチャネルを有する素子で一層効果的である。
縁ゲート形電界効果トランジスタは、そのゲート電極の
有効長さがターンオン、ターンオフに従って可変とさ
れ、ターンオフ時には、オフセット抵抗構造を形成して
漏れ電流の発生を抑制する、すなわち、ソース・ドレイ
ン領域とチャネル領域との間に形成されるデプレッショ
ン域の降服電圧を増加させることでき、また、ターンオ
ン時には、十分なゲート駆動能力をゲート電極にもたせ
ることができる。これらは、特に薄膜トランジスタや短
いチャネルを有する素子で一層効果的である。
【図1】本発明による絶縁ゲート形電界効果トランジス
タの第1実施例を示す要部平面図及び断面図。
タの第1実施例を示す要部平面図及び断面図。
【図2】図1に示す絶縁ゲート形電界効果トランジスタ
の製造工程を説明する要部平面図及び断面図。
の製造工程を説明する要部平面図及び断面図。
【図3】図2に続く製造工程を説明する要部平面図及び
断面図。
断面図。
【図4】図3に続く製造工程を説明する要部平面図及び
断面図。
断面図。
【図5】本発明による絶縁ゲート形電界効果トランジス
タの第2実施例を示す要部断面図。
タの第2実施例を示す要部断面図。
【図6】Aは、従来の自己整合を用いて形成した絶縁ゲ
ート形電界効果トランジスタの要部断面図、Bは、従来
のオフセット抵抗構造を有する絶縁ゲート形電界効果ト
ランジスタの要部断面図。
ート形電界効果トランジスタの要部断面図、Bは、従来
のオフセット抵抗構造を有する絶縁ゲート形電界効果ト
ランジスタの要部断面図。
22 活性層 22a チャネル領域 22b ソース領域 22c ドレイン領域 24 ゲート絶縁膜 26、42 ゲート電極 26a 第1導電形層 26b、26c 第2導電形層 26d、26e 電圧供給層
Claims (9)
- 【請求項1】 チャネル領域上部にゲート絶縁膜を介し
て形成されるゲート電極を有する絶縁ゲート形電界効果
トランジスタにおいて、 ゲート電極が、第1導電形の導電層と、該導電層の第1
方向及び第2方向の各側面でそれぞれ接合領域を形成す
る第2導電形の導電層と、を有することを特徴とする絶
縁ゲート形電界効果トランジスタ。 - 【請求項2】 チャネル領域が多結晶シリコンから形成
される請求項1記載の絶縁ゲート形電界効果トランジス
タ。 - 【請求項3】 チャネル領域が非晶質シリコンから形成
される請求項1記載の絶縁ゲート形電界効果トランジス
タ。 - 【請求項4】 チャネル領域が単結晶シリコンから形成
される請求項1記載の絶縁ゲート形電界効果トランジス
タ。 - 【請求項5】 第1導電形の導電層にゲート制御電圧が
印加され、第2導電形の導電層にゲート制御電圧の最大
値と最小値との間の電圧が供給されるようになっている
請求項1記載の絶縁ゲート形電界効果トランジスタ。 - 【請求項6】 絶縁ゲート形電界効果トランジスタの製
造方法において、 基板上に活性層を形成し、その上部にゲート絶縁膜とゲ
ート電極を積層してパターン形成する第1工程と、形成
したゲート電極の中央部を除いて第1フォトレジストマ
スクで覆った後、第1導電形のイオンを注入し、次いで
第1フォトレジストマスクを取り除く第2工程と、第2
工程で第1導電形のイオンが注入された部分を第2フォ
トレジストマスクで覆った後、第2導電形のイオンを注
入する第3工程と、を含むことを特徴とする製造方法。 - 【請求項7】 絶縁ゲート形電界効果トランジスタの製
造方法において、 基板に活性層を形成し、その上部にゲート絶縁膜とゲー
ト電極を積層してパターン形成する第1工程と、形成し
たゲート電極の中央部及びこの中央部より離隔して前記
活性層を外れた端部を除いてフォトレジストマスクで覆
った後、第1導電形のイオンを注入し、次いでフォトレ
ジストマスクを取り除く第2工程と、第2工程で第1導
電形のイオンが注入された部分をフォトレジストマスク
で覆った後、第2導電形のイオンを注入する第3工程
と、を含むことを特徴とする製造方法。 - 【請求項8】 絶縁ゲート形電界効果トランジスタにお
いて、チャネル領域上のゲート電極にpn接合を形成
し、ターンオフ電圧の印加に際しては逆方向バイアスを
かけ、ターンオン電圧の印加に際しては順方向バイアス
をかけることでゲート電極の有効長さを変化させられる
ようにしたことを特徴とする絶縁ゲート形電界効果トラ
ンジスタ。 - 【請求項9】 チャネル領域を外れた部分のゲート電極
端部に更にpn接合を形成し、このpn接合を介してタ
ーンオフ電圧とターンオン電圧との間の中間電圧を供給
するようにした請求項8記載の絶縁ゲート形電界効果ト
ランジスタ。
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