JPH08330440A - シリコン・オン・インシュレータ半導体装置 - Google Patents
シリコン・オン・インシュレータ半導体装置Info
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- JPH08330440A JPH08330440A JP7133705A JP13370595A JPH08330440A JP H08330440 A JPH08330440 A JP H08330440A JP 7133705 A JP7133705 A JP 7133705A JP 13370595 A JP13370595 A JP 13370595A JP H08330440 A JPH08330440 A JP H08330440A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【目的】ＳＯＩ半導体装置の静電破壊耐量を改善するこ
と。 【構成】ＰＭＯＳのＰ型ドレイン領域９ｐｄに連接する
低濃度Ｎ型領域１１ｎに高濃度Ｎ型領域１２ｎを設けて
第１の電源線１４に接続する。同様にＮＭＯＳのＮ型ド
レイン領域９ｎｄに連接する低濃度Ｐ型領域１１ｐに高
濃度Ｐ型領域１２ｐを設けて第２の電源線１５に接続す
る。出力信号線１７に過電圧が加わると、順方向にバイ
アスされるダイオードを通る放電路ができる。
と。 【構成】ＰＭＯＳのＰ型ドレイン領域９ｐｄに連接する
低濃度Ｎ型領域１１ｎに高濃度Ｎ型領域１２ｎを設けて
第１の電源線１４に接続する。同様にＮＭＯＳのＮ型ド
レイン領域９ｎｄに連接する低濃度Ｐ型領域１１ｐに高
濃度Ｐ型領域１２ｐを設けて第２の電源線１５に接続す
る。出力信号線１７に過電圧が加わると、順方向にバイ
アスされるダイオードを通る放電路ができる。
Description
【０００１】
【産業上の利用分野】本発明はシリコン・オン・インシ
ュレータ（以下ＳＯＩと記す）半導体装置に関し、特に
ＩＧＦＥＴ−ＳＯＩ半導体装置の出力バッファに関す
る。
ュレータ（以下ＳＯＩと記す）半導体装置に関し、特に
ＩＧＦＥＴ−ＳＯＩ半導体装置の出力バッファに関す
る。
【０００２】
【従来の技術】近年、半導体集積回路の高速動作への要
求は益々増大しており、ＣＭＯＳ集積回路を高速化でき
る構造としてＳＯＩ基板上に形成したＣＭＯＳ集積回路
が注目されている。ＳＯＩ基板を用いて形成したＣＭＯ
Ｓ集積回路の出力バッファの平面図を図８（ａ）に、図
８（ａ）のＡ−Ａ線断面図を図８（ｂ）に示す。
求は益々増大しており、ＣＭＯＳ集積回路を高速化でき
る構造としてＳＯＩ基板上に形成したＣＭＯＳ集積回路
が注目されている。ＳＯＩ基板を用いて形成したＣＭＯ
Ｓ集積回路の出力バッファの平面図を図８（ａ）に、図
８（ａ）のＡ−Ａ線断面図を図８（ｂ）に示す。
【０００３】図８（ａ）において、ＰチャネルＭＯＳ型
ＦＥＴ（以下ＰＭＯＳと称す）が上段に、ＮチャネルＭ
Ｏ型ＦＥＴ（以下ＭＯＳと略す）が下段に配置されてい
る。Ｎ型ポリシリコン膜でなるゲート電極７−１直下部
を挟んでＰ型ソース領域９ｐｓとＰ型ドレイン領域９ｐ
ｄがゲート電極７−１に対して自己整合的に形成されＰ
ＭＯＳを構成し、同様にＮ型ポリシリコンでなるゲート
電極７−２を挟んでＮ型ソース領域９ｎｓとＮ型ドレイ
ン領域９ｎｄがゲート電極７−２に対して自己整合的に
形成されてＮＭＯＳを構成している。ゲート電極７−１
とゲート電極７−２は直列接続されてＮ型ポリシリコン
膜でなる入力信号線１６Ｂに接続され、Ｐ型ソース領域
９ｎｓはコンタクト孔Ｃ１を通じて電源電圧Ｖｄｄを供
給するためアルミニウム合金膜でなる第１の電源線１４
Ｂに接続され、Ｎ型ソース領域９ｎｓはコンタクト孔Ｃ
２を通じて接地電圧ＧＮＤを供給するためにアルミニウ
ム合金膜である第２の電源線１５Ｂに接続され、Ｐ型ド
レイン領域９ｐｄ及びＮ型ドレイン領域９ｎｄはそれぞ
れコンタクト孔Ｃ３を通じてアルミニウム合金膜でなる
出力信号線１７Ｂに接続されている。
ＦＥＴ（以下ＰＭＯＳと称す）が上段に、ＮチャネルＭ
Ｏ型ＦＥＴ（以下ＭＯＳと略す）が下段に配置されてい
る。Ｎ型ポリシリコン膜でなるゲート電極７−１直下部
を挟んでＰ型ソース領域９ｐｓとＰ型ドレイン領域９ｐ
ｄがゲート電極７−１に対して自己整合的に形成されＰ
ＭＯＳを構成し、同様にＮ型ポリシリコンでなるゲート
電極７−２を挟んでＮ型ソース領域９ｎｓとＮ型ドレイ
ン領域９ｎｄがゲート電極７−２に対して自己整合的に
形成されてＮＭＯＳを構成している。ゲート電極７−１
とゲート電極７−２は直列接続されてＮ型ポリシリコン
膜でなる入力信号線１６Ｂに接続され、Ｐ型ソース領域
９ｎｓはコンタクト孔Ｃ１を通じて電源電圧Ｖｄｄを供
給するためアルミニウム合金膜でなる第１の電源線１４
Ｂに接続され、Ｎ型ソース領域９ｎｓはコンタクト孔Ｃ
２を通じて接地電圧ＧＮＤを供給するためにアルミニウ
ム合金膜である第２の電源線１５Ｂに接続され、Ｐ型ド
レイン領域９ｐｄ及びＮ型ドレイン領域９ｎｄはそれぞ
れコンタクト孔Ｃ３を通じてアルミニウム合金膜でなる
出力信号線１７Ｂに接続されている。
【０００４】シリコン基板１中に形成された酸化シリコ
ン膜からなる埋込酸化膜２上のシリコン膜は酸化シリコ
ン膜からなるフィールド酸化膜３により島状に分離され
て素子形成領域４ｐ，５ｎを構成し、素子形成領域４ｐ
の表面にはゲート電極７−１がゲート絶縁膜６−１を介
して設置され、ゲート電極７−１に対して自己整合的に
埋込酸化膜２に達する深さの１０20ｃｍ-3程度の高濃度
Ｐ型不純物を含むＰ型ソース領域９ｐｓ及びＰ型ドレイ
ン領域９ｐｄが形成されており、ＰＭＯＳのチャネルが
形成されるゲート電極７−１直下のシリコン膜には１０
17ｃｍ-3程度の低濃度のＮ型不純物を含む低濃度Ｎ型領
域８ｎが形成されており、同様に素子形成領域５ｎの表
面にはゲート電極７−２がゲート絶縁膜６−２を介して
設置され、ゲート電極７−２に対して自己整合的に埋込
酸化膜２に達する深さの１０20ｃｍ-3程度の高濃度Ｎ型
不純物を含むＮ型ソース領域９ｎｓと高濃度のＮ型ドレ
イン領域９ｎｄが形成されており、ＮＭＯＳのチャネル
が形成されるゲート電極７−２直下のシリコン膜には１
０17ｃｍ-3程度の低濃度のＰ型不純物を含む低濃度Ｐ型
領域８ｐが形成されている。Ｐ型ソース領域９ｐｓは層
間絶縁膜１３を貫通して形成されたコンタクト孔Ｃ１を
通じて第１の電源線１４Ｂに接続され、Ｎ型ソース領域
９ｎｓは層間絶縁膜１３を貫通して形成されたコンタク
ト孔Ｃ２を通じて出力信号線１７Ｂに接続されている。
このようなＳＯＩ基板を用いて形成されたＳＯＩ半導体
装置においてはＰＭＯＳのＰ型ドレイン領域９ｐｄの底
面及びＮＭＯＳのＮ型ドレイン９ｎｄの底面のそれぞれ
が４００ｎｍ程度の厚い埋込酸化膜２に接しているため
に拡散層容量が小さくなるので高速動作に適することが
知られている。
ン膜からなる埋込酸化膜２上のシリコン膜は酸化シリコ
ン膜からなるフィールド酸化膜３により島状に分離され
て素子形成領域４ｐ，５ｎを構成し、素子形成領域４ｐ
の表面にはゲート電極７−１がゲート絶縁膜６−１を介
して設置され、ゲート電極７−１に対して自己整合的に
埋込酸化膜２に達する深さの１０20ｃｍ-3程度の高濃度
Ｐ型不純物を含むＰ型ソース領域９ｐｓ及びＰ型ドレイ
ン領域９ｐｄが形成されており、ＰＭＯＳのチャネルが
形成されるゲート電極７−１直下のシリコン膜には１０
17ｃｍ-3程度の低濃度のＮ型不純物を含む低濃度Ｎ型領
域８ｎが形成されており、同様に素子形成領域５ｎの表
面にはゲート電極７−２がゲート絶縁膜６−２を介して
設置され、ゲート電極７−２に対して自己整合的に埋込
酸化膜２に達する深さの１０20ｃｍ-3程度の高濃度Ｎ型
不純物を含むＮ型ソース領域９ｎｓと高濃度のＮ型ドレ
イン領域９ｎｄが形成されており、ＮＭＯＳのチャネル
が形成されるゲート電極７−２直下のシリコン膜には１
０17ｃｍ-3程度の低濃度のＰ型不純物を含む低濃度Ｐ型
領域８ｐが形成されている。Ｐ型ソース領域９ｐｓは層
間絶縁膜１３を貫通して形成されたコンタクト孔Ｃ１を
通じて第１の電源線１４Ｂに接続され、Ｎ型ソース領域
９ｎｓは層間絶縁膜１３を貫通して形成されたコンタク
ト孔Ｃ２を通じて出力信号線１７Ｂに接続されている。
このようなＳＯＩ基板を用いて形成されたＳＯＩ半導体
装置においてはＰＭＯＳのＰ型ドレイン領域９ｐｄの底
面及びＮＭＯＳのＮ型ドレイン９ｎｄの底面のそれぞれ
が４００ｎｍ程度の厚い埋込酸化膜２に接しているため
に拡散層容量が小さくなるので高速動作に適することが
知られている。
【０００５】次に、この従来例の製造方法について説明
する。
する。
【０００６】まず、例えばシリコン基板に酸素をイオン
注入して高温で熱処理することによってシリコン基板中
に埋込酸化膜層を形成するサイモックス（ＳＩＭＯＸ：
ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）技術などにより、図９（ａ）に示すよう
に、シリコン基板１と、埋込酸化膜２と表面のシリコン
膜８とからなるＳＯＩ基板上に、パッド酸化膜１７及び
窒化シリコン膜１８を形成した後、シリコン膜８を素子
形成領域に分離するため、パターニングしたフォトレジ
スト膜１９Ａをマスクに窒化シリコン膜１８をエッチン
グする。次に、フォトレジスト膜１９Ａを除去した後、
図９（ｂ）を示すように、窒化シリコン膜１８をマスク
にシリコン膜８を選択酸化してフィールド酸化膜３を形
成し、窒化シリコン膜１８及びパッド酸化膜１７を除去
してから改めて２０ｎｍの酸化シリコン膜１０を成長す
る。次にＮＭＯＳを形成する領域以外の領域をフォトレ
ジスト膜２０Ａで覆い、ボロンを５０ｋｅＶ，１０12ｃ
ｍ-2程度イオン注入する。図９（ｃ）に示す低濃度Ｐ型
領域８ｐを形成するためである。次に、フォトレジスト
膜２０Ａを除去した後ＰＭＯＳを形成する領域以外の領
域をフォトレジスト膜２１Ａで覆い、リンを５０ｋｅ
Ｖ，１０12ｍｃｍ-2程度イオン注入する。図９（ｄ）に
示す低濃度Ｎ型領域８ｎを形成するためである。
注入して高温で熱処理することによってシリコン基板中
に埋込酸化膜層を形成するサイモックス（ＳＩＭＯＸ：
ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）技術などにより、図９（ａ）に示すよう
に、シリコン基板１と、埋込酸化膜２と表面のシリコン
膜８とからなるＳＯＩ基板上に、パッド酸化膜１７及び
窒化シリコン膜１８を形成した後、シリコン膜８を素子
形成領域に分離するため、パターニングしたフォトレジ
スト膜１９Ａをマスクに窒化シリコン膜１８をエッチン
グする。次に、フォトレジスト膜１９Ａを除去した後、
図９（ｂ）を示すように、窒化シリコン膜１８をマスク
にシリコン膜８を選択酸化してフィールド酸化膜３を形
成し、窒化シリコン膜１８及びパッド酸化膜１７を除去
してから改めて２０ｎｍの酸化シリコン膜１０を成長す
る。次にＮＭＯＳを形成する領域以外の領域をフォトレ
ジスト膜２０Ａで覆い、ボロンを５０ｋｅＶ，１０12ｃ
ｍ-2程度イオン注入する。図９（ｃ）に示す低濃度Ｐ型
領域８ｐを形成するためである。次に、フォトレジスト
膜２０Ａを除去した後ＰＭＯＳを形成する領域以外の領
域をフォトレジスト膜２１Ａで覆い、リンを５０ｋｅ
Ｖ，１０12ｍｃｍ-2程度イオン注入する。図９（ｄ）に
示す低濃度Ｎ型領域８ｎを形成するためである。
【０００７】次に、フォトレジスト膜２１Ａ及び酸化シ
リコン膜１０を除去し、１０ｎｍのゲート酸化膜６−
１，６−２を成長後、厚さ３００ｎｍのポリシリコン膜
を全面に堆積してからリンを８５０℃で３０分程度拡散
してからフォトレジスト工程を通して高濃度のＮ型ポリ
シリコン膜でなるゲート電極７−１及びゲート電極７−
２を形成する。その後、ＮＭＯＳ形成領域以外の領域を
フォトレジスト膜２２Ａで覆い、砒素を７０ｋｅＶ，５
×１０16ｃｍ-2程度イオン注入する。図９（ｅ）に示す
Ｎ型ソース領域９ｎｓ及びＮ型ドレイン領域９ｎｄを形
成するためである。ＮＭＯＳゲート電極７−２の下部に
はイオン注入されないので低濃度Ｐ型領域８ｐが残る。
リコン膜１０を除去し、１０ｎｍのゲート酸化膜６−
１，６−２を成長後、厚さ３００ｎｍのポリシリコン膜
を全面に堆積してからリンを８５０℃で３０分程度拡散
してからフォトレジスト工程を通して高濃度のＮ型ポリ
シリコン膜でなるゲート電極７−１及びゲート電極７−
２を形成する。その後、ＮＭＯＳ形成領域以外の領域を
フォトレジスト膜２２Ａで覆い、砒素を７０ｋｅＶ，５
×１０16ｃｍ-2程度イオン注入する。図９（ｅ）に示す
Ｎ型ソース領域９ｎｓ及びＮ型ドレイン領域９ｎｄを形
成するためである。ＮＭＯＳゲート電極７−２の下部に
はイオン注入されないので低濃度Ｐ型領域８ｐが残る。
【０００８】次に、フォトレジスト２３Ａを除去してか
ら、ＰＭＯＳ形成領域以外の領域を図示しないフォトレ
ジスト膜で覆い、ＢＦ２を５０ｋｅＶ，５×１０15ｃｍ
-2程度イオン注入する。図８に示すＰ型ソース領域９ｐ
ｓ及びＰ型ドレイン領域９ｐｄを形成するためである。
ゲート電極７−１の下部にはイオン注入されないので低
濃度のＮ型領域８ｎが残る。
ら、ＰＭＯＳ形成領域以外の領域を図示しないフォトレ
ジスト膜で覆い、ＢＦ２を５０ｋｅＶ，５×１０15ｃｍ
-2程度イオン注入する。図８に示すＰ型ソース領域９ｐ
ｓ及びＰ型ドレイン領域９ｐｄを形成するためである。
ゲート電極７−１の下部にはイオン注入されないので低
濃度のＮ型領域８ｎが残る。
【０００９】引き続き、層間絶縁膜１３を形成して、コ
ンタクト孔Ｃ１〜Ｃ３を開口し、第１の電源線１４Ｂ，
第２の電源線１５Ｂ及び出力信号線１７Ｂを形成する。
ンタクト孔Ｃ１〜Ｃ３を開口し、第１の電源線１４Ｂ，
第２の電源線１５Ｂ及び出力信号線１７Ｂを形成する。
【００１０】
【発明が解決しようとする課題】以上説明した従来のＳ
ＯＩ半導体装置においては、ＰＭＯＳのＰ型ドレイン領
域９ｐｄの底面は埋込酸化膜２に接しており、またＰ型
ドレイン領域９ｐｄの側面に接するＮ型ボディ領域（低
濃度Ｎ型領域８ｎ）は非動作状態ではフローティング電
位であるために何等かの原因で出力信号線１７Ｂにプラ
スの大きい電圧が加わった場合に有効に働く電荷の放電
経路が存在せず、同様にＮＭＯＳのＮ型ドレイン領域９
ｎｄの底面は埋込酸化膜２に接しており、またＮ型ドレ
イン領域９ｎｄの側面に接するＰ型ボディ領域（低濃度
Ｐ型領域８ｐ）はフローティング電位であるために、出
力信号１７Ｂにマイナスの大きな電圧が加わった場合に
も有効に働く電荷の放電経路が存在しない。このため
に、従来のＳＯＩ半導体装置では、出力バッファの静電
破壊耐量が低下するという問題点が報告されている。例
えば、ＥＯＳ／ＥＤＳシンポジウム（ｅｌｅｃｔｒｉｃ
ａｌ ｏｖｅｒｓｔｒｅｓｓ／ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ ｄｉｓｃｈａｒｇｅ ｓｙｍｐｏｓｉｕｍ）予稿
集，１９９３年、第９３ページ−第２１６ページから第
９３ページ−第２１７ページにＳＩＭＯＸ基板を用いて
作成したＳＯＩ構造のＮＭＯＳにおいてソースを接地し
てドレインにプラス電圧加えた場合の静電破壊耐量と比
較して、同様にしてマイナス電圧を加えた場合の静電破
壊耐量が低いことが示されている。これは、ドレイン耐
圧を越えるプラス電圧を加えた場合は通常のシリコン基
板のＰ型ウェル内に形成したＮＭＯＳと同様に、ドレイ
ン端のインパクトイオン化によるホール生成を引き金と
してソースをエミッタ、ボディをベース、ドレインをコ
レクタとするＮＰＮバイポーラトランジスタ動作を生じ
て大量のエレクトロンをドレインに供給する事により比
較的効率よくドレイン端の電圧を低下させることができ
るので、通常のシリコン基板に形成したＣＭＯＳの破壊
耐量には劣るものの実用上許容しうる破壊耐量が得られ
るが、マイナス電圧を加えた場合には通常のシリコン基
板のＰ型ウェル内に形成したＮＭＯＳではＮ型のドレイ
ンとＰ型ウェルからなるダイオード接合が順方向にバイ
アスされてエレクトロンはＰ型ウェルに流れ、さらにＰ
型ウェルと接地線との間に設けたウェルコンタクトを通
じて接地線に流れて速やかにドレインのマイナス電位を
低減させることができるのに対して、ＳＯＩ構造のＮＭ
ＯＳでは、ボディがフローティングであるためにＮ型の
ドレインとＰ型のボディからなるダイオードを通じてボ
ディに流れ込んだエレクトロンはボディから流れ出す経
路がないので、エレクトロンはボディに滞留することに
なる。ドレインとボディがマイナスの電位になると、ド
レインを基準に考えるとゲートはプラス電位となり、ソ
ースもプラス電位となるので、ボディ表面にチャネルが
形成されてＮＭＯＳがオンしてエレクトロンがドレイン
からソースに（通常の動作時とは逆方向に）流れてドレ
インのマイナス電位を減少させるが、ＭＯＳトランジス
タの特性に制限された電流しか流れないためプラス電圧
を加えた場合の静電破壊耐量よりさらに低下した値とな
り、ＳＯＩ構造のＣＭＯＳを実用化する上で障害となっ
ていた。
ＯＩ半導体装置においては、ＰＭＯＳのＰ型ドレイン領
域９ｐｄの底面は埋込酸化膜２に接しており、またＰ型
ドレイン領域９ｐｄの側面に接するＮ型ボディ領域（低
濃度Ｎ型領域８ｎ）は非動作状態ではフローティング電
位であるために何等かの原因で出力信号線１７Ｂにプラ
スの大きい電圧が加わった場合に有効に働く電荷の放電
経路が存在せず、同様にＮＭＯＳのＮ型ドレイン領域９
ｎｄの底面は埋込酸化膜２に接しており、またＮ型ドレ
イン領域９ｎｄの側面に接するＰ型ボディ領域（低濃度
Ｐ型領域８ｐ）はフローティング電位であるために、出
力信号１７Ｂにマイナスの大きな電圧が加わった場合に
も有効に働く電荷の放電経路が存在しない。このため
に、従来のＳＯＩ半導体装置では、出力バッファの静電
破壊耐量が低下するという問題点が報告されている。例
えば、ＥＯＳ／ＥＤＳシンポジウム（ｅｌｅｃｔｒｉｃ
ａｌ ｏｖｅｒｓｔｒｅｓｓ／ｅｌｅｃｔｒｏｓｔａｔ
ｉｃ ｄｉｓｃｈａｒｇｅ ｓｙｍｐｏｓｉｕｍ）予稿
集，１９９３年、第９３ページ−第２１６ページから第
９３ページ−第２１７ページにＳＩＭＯＸ基板を用いて
作成したＳＯＩ構造のＮＭＯＳにおいてソースを接地し
てドレインにプラス電圧加えた場合の静電破壊耐量と比
較して、同様にしてマイナス電圧を加えた場合の静電破
壊耐量が低いことが示されている。これは、ドレイン耐
圧を越えるプラス電圧を加えた場合は通常のシリコン基
板のＰ型ウェル内に形成したＮＭＯＳと同様に、ドレイ
ン端のインパクトイオン化によるホール生成を引き金と
してソースをエミッタ、ボディをベース、ドレインをコ
レクタとするＮＰＮバイポーラトランジスタ動作を生じ
て大量のエレクトロンをドレインに供給する事により比
較的効率よくドレイン端の電圧を低下させることができ
るので、通常のシリコン基板に形成したＣＭＯＳの破壊
耐量には劣るものの実用上許容しうる破壊耐量が得られ
るが、マイナス電圧を加えた場合には通常のシリコン基
板のＰ型ウェル内に形成したＮＭＯＳではＮ型のドレイ
ンとＰ型ウェルからなるダイオード接合が順方向にバイ
アスされてエレクトロンはＰ型ウェルに流れ、さらにＰ
型ウェルと接地線との間に設けたウェルコンタクトを通
じて接地線に流れて速やかにドレインのマイナス電位を
低減させることができるのに対して、ＳＯＩ構造のＮＭ
ＯＳでは、ボディがフローティングであるためにＮ型の
ドレインとＰ型のボディからなるダイオードを通じてボ
ディに流れ込んだエレクトロンはボディから流れ出す経
路がないので、エレクトロンはボディに滞留することに
なる。ドレインとボディがマイナスの電位になると、ド
レインを基準に考えるとゲートはプラス電位となり、ソ
ースもプラス電位となるので、ボディ表面にチャネルが
形成されてＮＭＯＳがオンしてエレクトロンがドレイン
からソースに（通常の動作時とは逆方向に）流れてドレ
インのマイナス電位を減少させるが、ＭＯＳトランジス
タの特性に制限された電流しか流れないためプラス電圧
を加えた場合の静電破壊耐量よりさらに低下した値とな
り、ＳＯＩ構造のＣＭＯＳを実用化する上で障害となっ
ていた。
【００１１】同様の問題はオープン・ドレイン型の出力
バッファにおいても生じる。例えば、図１０にＳＯＩ構
造のＮＭＯＳ−オープン・ドレインの平面図を示す。オ
ープン・ドレイン出力信号線１７ＣはＳＯＩチップの外
部からプルアップ抵抗（図示しない）を介して適当な電
源電圧を供給される。
バッファにおいても生じる。例えば、図１０にＳＯＩ構
造のＮＭＯＳ−オープン・ドレインの平面図を示す。オ
ープン・ドレイン出力信号線１７ＣはＳＯＩチップの外
部からプルアップ抵抗（図示しない）を介して適当な電
源電圧を供給される。
【００１２】以上説明したように、従来のＳＯＩ半導体
装置においては、有効に働く過電圧放電路が存在しない
ために出力バッファにおける静電破壊耐量が低下すると
いう問題点があった。
装置においては、有効に働く過電圧放電路が存在しない
ために出力バッファにおける静電破壊耐量が低下すると
いう問題点があった。
【００１３】従って、本発明の目的は上記問題点を解決
するために、出力端子に過大な電圧が加わった場合に
も、速やかにこれを減衰させることのできるＳＯＩ半導
体装置を提供することにある。
するために、出力端子に過大な電圧が加わった場合に
も、速やかにこれを減衰させることのできるＳＯＩ半導
体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明第１のシリコン・
オン・インシュレータ（ＳＯＩ）半導体装置は、絶縁体
の表面を選択的に被覆するシリコン膜でなる素子形成領
域の表面をゲート絶縁膜を介して横断するゲート電極並
びに前記シリコン膜に前記ゲート電極下部の第１の低濃
度第１導電型領域を挟んで前記ゲート電極に対して自己
整合的に形成された高濃度の第２導電型ソース領域及び
高濃度の第２導電型ドレイン領域からなるＩＧＦＥＴ
と、前記シリコン膜に前記第２導電型ドレイン領域に連
接して形成された第２の低濃度第１導電型領域及び前記
第２の低濃度第１導電型領域に連接して形成された高濃
度第１導電型領域と、前記第２導電型ソース領域及び前
記高濃度第１導電型領域に接続するソース電源線、前記
ゲート電極に接続する入力信号線及び前記第２導電型ド
レイン領域に接続する出力信号線を有するというもので
ある。
オン・インシュレータ（ＳＯＩ）半導体装置は、絶縁体
の表面を選択的に被覆するシリコン膜でなる素子形成領
域の表面をゲート絶縁膜を介して横断するゲート電極並
びに前記シリコン膜に前記ゲート電極下部の第１の低濃
度第１導電型領域を挟んで前記ゲート電極に対して自己
整合的に形成された高濃度の第２導電型ソース領域及び
高濃度の第２導電型ドレイン領域からなるＩＧＦＥＴ
と、前記シリコン膜に前記第２導電型ドレイン領域に連
接して形成された第２の低濃度第１導電型領域及び前記
第２の低濃度第１導電型領域に連接して形成された高濃
度第１導電型領域と、前記第２導電型ソース領域及び前
記高濃度第１導電型領域に接続するソース電源線、前記
ゲート電極に接続する入力信号線及び前記第２導電型ド
レイン領域に接続する出力信号線を有するというもので
ある。
【００１５】本発明第２のＳＯＩ半導体装置は、絶縁体
の表面を選択的に被覆する第１のシリコン膜でなる第１
の素子形成領域の表面を第１のゲート絶縁膜を介して横
断する第１のゲート電極並びに前記第１のシリコン膜に
前記第１のゲート電極下部の第１の低濃度Ｎ型領域を挟
んで前記第１のゲート電極に対して自己整合的に形成さ
れた高濃度のＰ型ソース領域及び高濃度のＰ型ドレイン
領域からなるＰチャネルＩＧＦＥＴと、前記第１のシリ
コン膜に前記Ｐ型ドレイン領域に連接して形成された第
２の低濃度Ｎ型領域及び前記第２の低濃度Ｎ型領域に連
接して形成された高濃度Ｎ型領域と、前記絶縁体の表面
を選択的に被覆する第２のシリコン膜でなる第２の素子
形成領域の表面を第２のゲート絶縁膜を介して横断する
第２のゲート電極並びに前記第２のシリコン膜に前記第
２のゲート電極下部の第１の低濃度Ｐ型領域を挟んで前
記第２のゲート電極に対して自己整合的に形成された高
濃度のＮ型ソース領域及び高濃度のＮ型ドレイン領域か
らなるＮチャネルＩＧＦＥＴと、前記第２のシリコン膜
に前記Ｎ型ドレイン領域に連接して形成された第２の低
濃度Ｐ型領域及び前記第２の低濃度Ｐ型領域に連接して
形成された高濃度Ｐ型領域と、前記Ｐ型ソース領域及び
前記高濃度Ｎ型領域に接続する第１の電源線、前記Ｎ型
ソース領域及び前記高濃度Ｐ型領域に接続する第２の電
源線、前記第１のゲート電極と第２のゲート電極とにそ
れぞれ接続する入力信号線並びに前記Ｐ型ドレイン領域
とＮ型ドレイン領域とにそれぞれ接続される出力信号線
とを有するというものである。
の表面を選択的に被覆する第１のシリコン膜でなる第１
の素子形成領域の表面を第１のゲート絶縁膜を介して横
断する第１のゲート電極並びに前記第１のシリコン膜に
前記第１のゲート電極下部の第１の低濃度Ｎ型領域を挟
んで前記第１のゲート電極に対して自己整合的に形成さ
れた高濃度のＰ型ソース領域及び高濃度のＰ型ドレイン
領域からなるＰチャネルＩＧＦＥＴと、前記第１のシリ
コン膜に前記Ｐ型ドレイン領域に連接して形成された第
２の低濃度Ｎ型領域及び前記第２の低濃度Ｎ型領域に連
接して形成された高濃度Ｎ型領域と、前記絶縁体の表面
を選択的に被覆する第２のシリコン膜でなる第２の素子
形成領域の表面を第２のゲート絶縁膜を介して横断する
第２のゲート電極並びに前記第２のシリコン膜に前記第
２のゲート電極下部の第１の低濃度Ｐ型領域を挟んで前
記第２のゲート電極に対して自己整合的に形成された高
濃度のＮ型ソース領域及び高濃度のＮ型ドレイン領域か
らなるＮチャネルＩＧＦＥＴと、前記第２のシリコン膜
に前記Ｎ型ドレイン領域に連接して形成された第２の低
濃度Ｐ型領域及び前記第２の低濃度Ｐ型領域に連接して
形成された高濃度Ｐ型領域と、前記Ｐ型ソース領域及び
前記高濃度Ｎ型領域に接続する第１の電源線、前記Ｎ型
ソース領域及び前記高濃度Ｐ型領域に接続する第２の電
源線、前記第１のゲート電極と第２のゲート電極とにそ
れぞれ接続する入力信号線並びに前記Ｐ型ドレイン領域
とＮ型ドレイン領域とにそれぞれ接続される出力信号線
とを有するというものである。
【００１６】本発明第３のＳＯＩ半導体装置は、絶縁体
の表面を選択的に被覆するシリコン膜でなる素子形成領
域の表面をゲート絶縁膜を介して横断するゲート電極並
びに前記シリコン膜に前記ゲート電極下部のの低濃度第
１導電型領域を挟んで前記ゲート電極に対して自己整合
的に形成された高濃度の第２導電型ソース領域及び高濃
度の第２導電型ドレイン領域からなるＩＧＦＥＴと、前
記シリコン膜に前記第２導電型ドレイン領域に連接して
形成された低濃度第１導電型領域及び前記低濃度第２導
電型領域に連接して形成された高濃度第１導電型領域
と、前記第２導電型ソース領域及び前記高濃度第１導電
型領域に接続するソース電源線、前記ゲート電極に接続
する入力信号線及び前記第２導電型ドレイン領域に接続
する出力信号線を有するというものである。
の表面を選択的に被覆するシリコン膜でなる素子形成領
域の表面をゲート絶縁膜を介して横断するゲート電極並
びに前記シリコン膜に前記ゲート電極下部のの低濃度第
１導電型領域を挟んで前記ゲート電極に対して自己整合
的に形成された高濃度の第２導電型ソース領域及び高濃
度の第２導電型ドレイン領域からなるＩＧＦＥＴと、前
記シリコン膜に前記第２導電型ドレイン領域に連接して
形成された低濃度第１導電型領域及び前記低濃度第２導
電型領域に連接して形成された高濃度第１導電型領域
と、前記第２導電型ソース領域及び前記高濃度第１導電
型領域に接続するソース電源線、前記ゲート電極に接続
する入力信号線及び前記第２導電型ドレイン領域に接続
する出力信号線を有するというものである。
【００１７】本発明第４のＳＯＩ半導体装置は、絶縁体
の表面を選択的に被覆する第１のシリコン膜でなる第１
の素子形成領域の表面を第１のゲート絶縁膜を介して横
断する第１のゲート電極並びに前記第１のシリコン膜に
前記第１のゲート電極下部の低濃度Ｎ型領域を挟んで前
記第１のゲート電極に対して自己整合的に形成された高
濃度のＰ型ソース領域及び高濃度のＰ型ドレイン領域か
らなるＰチャネルＩＧＦＥＴと、前記第１のシリコン膜
に前記Ｐ型ドレイン領域に連接して形成された低濃度Ｐ
型領域及び前記低濃度Ｐ型領域に連接して形成された高
濃度Ｎ型領域と、前記絶縁体の表面を選択的に被覆する
第２のシリコン膜でなる第２の素子形成領域の表面を第
２のゲート絶縁膜を介して横断する第２のゲート電極並
びに前記第２のシリコン膜に前記第２のゲート電極下部
の低濃度Ｐ型領域を挟んで前記第２のゲート電極に対し
て自己整合的に形成された高濃度のＮ型ソース領域及び
高濃度のＮ型ドレイン領域からなるＮチャネルＩＧＦＥ
Ｔと、前記第２のシリコン膜に前記Ｎ型ドレイン領域に
連接して形成された低濃度Ｎ型領域及び前記低濃度Ｎ型
領域に連接して形成された高濃度Ｐ型領域と、前記Ｐ型
ソース領域及び前記高濃度Ｎ型領域に接続する第１の電
源線、前記Ｎ型ソース領域及び前記高濃度Ｐ型領域に接
続する第２の電源線、前記第１のゲート電極と第２のゲ
ート電極とにそれぞれ接続する入力信号線並びに前記Ｐ
型ドレイン領域とＮ型ドレイン領域とにそれぞれ接続さ
れる出力信号線とを有するというものである。
の表面を選択的に被覆する第１のシリコン膜でなる第１
の素子形成領域の表面を第１のゲート絶縁膜を介して横
断する第１のゲート電極並びに前記第１のシリコン膜に
前記第１のゲート電極下部の低濃度Ｎ型領域を挟んで前
記第１のゲート電極に対して自己整合的に形成された高
濃度のＰ型ソース領域及び高濃度のＰ型ドレイン領域か
らなるＰチャネルＩＧＦＥＴと、前記第１のシリコン膜
に前記Ｐ型ドレイン領域に連接して形成された低濃度Ｐ
型領域及び前記低濃度Ｐ型領域に連接して形成された高
濃度Ｎ型領域と、前記絶縁体の表面を選択的に被覆する
第２のシリコン膜でなる第２の素子形成領域の表面を第
２のゲート絶縁膜を介して横断する第２のゲート電極並
びに前記第２のシリコン膜に前記第２のゲート電極下部
の低濃度Ｐ型領域を挟んで前記第２のゲート電極に対し
て自己整合的に形成された高濃度のＮ型ソース領域及び
高濃度のＮ型ドレイン領域からなるＮチャネルＩＧＦＥ
Ｔと、前記第２のシリコン膜に前記Ｎ型ドレイン領域に
連接して形成された低濃度Ｎ型領域及び前記低濃度Ｎ型
領域に連接して形成された高濃度Ｐ型領域と、前記Ｐ型
ソース領域及び前記高濃度Ｎ型領域に接続する第１の電
源線、前記Ｎ型ソース領域及び前記高濃度Ｐ型領域に接
続する第２の電源線、前記第１のゲート電極と第２のゲ
ート電極とにそれぞれ接続する入力信号線並びに前記Ｐ
型ドレイン領域とＮ型ドレイン領域とにそれぞれ接続さ
れる出力信号線とを有するというものである。
【００１８】なお、本発明の第１のＳＯＩ半導体装置に
おいて、第２の低濃度第１導電型領域の表面をゲート絶
縁膜を介して横断しソース電源線に接続する第３のゲー
ト電極を設けてもよい。この場合、第２導電型ドレイン
領域及び高濃度第１導電型領域は前記第３のゲート電極
と自己整合させる。
おいて、第２の低濃度第１導電型領域の表面をゲート絶
縁膜を介して横断しソース電源線に接続する第３のゲー
ト電極を設けてもよい。この場合、第２導電型ドレイン
領域及び高濃度第１導電型領域は前記第３のゲート電極
と自己整合させる。
【００１９】なお又、本発明第２の半導体装置におい
て、第２の低濃度Ｎ型領域の表面を第３ゲートの絶縁膜
を介して横断し第１の電源線に接続する第３のゲート電
極と、第２の低濃度Ｐ型領域の表面を第４のゲート絶縁
膜を介して横断し第２の電源線に接続する第４のゲート
電極とを設けてもよい。この場合、Ｐ型ドレイン領域及
び高濃度Ｎ型領域は前記第３のゲート電極と自己整合
し、Ｎ型ドレイン領域及び高濃度Ｐ型領域は前記第４の
ゲート電極と自己整合させる。
て、第２の低濃度Ｎ型領域の表面を第３ゲートの絶縁膜
を介して横断し第１の電源線に接続する第３のゲート電
極と、第２の低濃度Ｐ型領域の表面を第４のゲート絶縁
膜を介して横断し第２の電源線に接続する第４のゲート
電極とを設けてもよい。この場合、Ｐ型ドレイン領域及
び高濃度Ｎ型領域は前記第３のゲート電極と自己整合
し、Ｎ型ドレイン領域及び高濃度Ｐ型領域は前記第４の
ゲート電極と自己整合させる。
【００２０】
【作用】第１のＳＯＩ半導体装置がＮチャネルＩＧＦＥ
Ｔの場合は、出力信号線に正の過電圧が印加されるとＮ
+ 型ドレイン領域−第１の低濃度Ｐ型領域−Ｎ+ 型ソー
ス領域でなるＮＰＮバイポーラ・トランジスタが導通
し、負の過電圧が印加されるとＰ+ 型領域−第２の低濃
度Ｐ型領域−Ｎ+ 型ドレイン領域でなるＰＮダイオード
が導通する。又ＰチャネルＩＧＦＥＴの場合は、出力信
号線に負の過電圧が印加されるとＰ+ 型ドレイン領域−
第１の低濃度Ｎ型領域−Ｐ+ 型ソース領域でなるＰＮＰ
バイポーラ・トランジスタが導通し、正の過電圧が印加
されると、Ｐ+ 型ドレイン領域−第２の低濃度Ｐ型領域
−Ｎ+ 型領域であるＰＮダイオードが導通する。
Ｔの場合は、出力信号線に正の過電圧が印加されるとＮ
+ 型ドレイン領域−第１の低濃度Ｐ型領域−Ｎ+ 型ソー
ス領域でなるＮＰＮバイポーラ・トランジスタが導通
し、負の過電圧が印加されるとＰ+ 型領域−第２の低濃
度Ｐ型領域−Ｎ+ 型ドレイン領域でなるＰＮダイオード
が導通する。又ＰチャネルＩＧＦＥＴの場合は、出力信
号線に負の過電圧が印加されるとＰ+ 型ドレイン領域−
第１の低濃度Ｎ型領域−Ｐ+ 型ソース領域でなるＰＮＰ
バイポーラ・トランジスタが導通し、正の過電圧が印加
されると、Ｐ+ 型ドレイン領域−第２の低濃度Ｐ型領域
−Ｎ+ 型領域であるＰＮダイオードが導通する。
【００２１】第２のＳＯＩ半導体装置では、出力信号線
に正の過電圧が印加させると、Ｎ+型ドレイン領域−第
１の低濃度Ｐ型領域−Ｎ+ 型ソース領域であなるＮＰＮ
バイポーラ・トランジスタ及びＰ+ 型ドレイン領域−第
２の低濃度Ｐ型領域−Ｎ+ 型領域でなるＰＮダイオード
が導通し、負の過電圧が印加されると、Ｐ+ 型領域−第
２の低濃度Ｐ型領域−Ｎ+ 型ドレイン領域でなるＰＮダ
イオードが導通する。
に正の過電圧が印加させると、Ｎ+型ドレイン領域−第
１の低濃度Ｐ型領域−Ｎ+ 型ソース領域であなるＮＰＮ
バイポーラ・トランジスタ及びＰ+ 型ドレイン領域−第
２の低濃度Ｐ型領域−Ｎ+ 型領域でなるＰＮダイオード
が導通し、負の過電圧が印加されると、Ｐ+ 型領域−第
２の低濃度Ｐ型領域−Ｎ+ 型ドレイン領域でなるＰＮダ
イオードが導通する。
【００２２】第３のＳＯＩ半導体装置がＮチャネルＩＧ
ＦＥＴの場合は、出力信号線に正の過電圧が印加される
と、Ｎ+ 型ドレイン領域−低濃度Ｐ型領域−Ｎ+ 型ソー
ス領域でなるＮＰＮバイポーラ・トランジスタが導通
し、負の過電圧が印加されるとＰ+ 型領域−低濃度Ｎ型
領域−Ｎ+ 型ドレイン領域でなるＰＮダイオードが導通
する。又、ＰチャネルＩＧＦＥＴの場合は、出力信号線
に負の過電圧が印加されるとＰ+ 型ドレイン領域−低濃
度Ｎ型領域−Ｐ+ 型ソース領域でなるＰＮＰバイポーラ
・トランジスタが導通し、正の過電圧が印加されると、
Ｐ+ 型ドレイン領域−低濃度Ｎ型領域−Ｎ+ 型領域であ
ぬＰＮダイオードが導通する。
ＦＥＴの場合は、出力信号線に正の過電圧が印加される
と、Ｎ+ 型ドレイン領域−低濃度Ｐ型領域−Ｎ+ 型ソー
ス領域でなるＮＰＮバイポーラ・トランジスタが導通
し、負の過電圧が印加されるとＰ+ 型領域−低濃度Ｎ型
領域−Ｎ+ 型ドレイン領域でなるＰＮダイオードが導通
する。又、ＰチャネルＩＧＦＥＴの場合は、出力信号線
に負の過電圧が印加されるとＰ+ 型ドレイン領域−低濃
度Ｎ型領域−Ｐ+ 型ソース領域でなるＰＮＰバイポーラ
・トランジスタが導通し、正の過電圧が印加されると、
Ｐ+ 型ドレイン領域−低濃度Ｎ型領域−Ｎ+ 型領域であ
ぬＰＮダイオードが導通する。
【００２３】第４のＳＯＩ半導体装置では、出力信号線
に正の過電圧が印加されると、Ｎ+型ドレイン領域−低
濃度Ｐ型領域−Ｎ+ 型ソース領域であぬＮＰＮバイポー
ラ・トランジスタ及びＰ+ 型ドレイン領域−低濃度Ｐ型
領域−Ｎ+ 型領域でなるＰＮダイオードが導通し、負の
過電圧が印加されると、Ｐ+ 型領域−低濃度Ｎ型領域−
Ｎ+ 型ドレイン領域でなるＰＮダイオードが導通する。
に正の過電圧が印加されると、Ｎ+型ドレイン領域−低
濃度Ｐ型領域−Ｎ+ 型ソース領域であぬＮＰＮバイポー
ラ・トランジスタ及びＰ+ 型ドレイン領域−低濃度Ｐ型
領域−Ｎ+ 型領域でなるＰＮダイオードが導通し、負の
過電圧が印加されると、Ｐ+ 型領域−低濃度Ｎ型領域−
Ｎ+ 型ドレイン領域でなるＰＮダイオードが導通する。
【００２４】第５のＳＯＩ半導体装置は、第２の低濃度
第１導電型領域が第３のゲート電極と自己整合している
ので、寸法のばらつきが小さい以外は第１のＳＯＩ半導
体装置にほぼ同じである。
第１導電型領域が第３のゲート電極と自己整合している
ので、寸法のばらつきが小さい以外は第１のＳＯＩ半導
体装置にほぼ同じである。
【００２５】第６のＳＯＩ半導体装置は、第２の低濃度
Ｎ型領域及び第２の低濃度Ｐ型領域がそれぞれ第３のゲ
ート電極及び第４のゲート電極と自己整合しているの
で、寸法のばらつきが小さい以外は第２のＳＯＩ半導体
装置にほぼ同じである。
Ｎ型領域及び第２の低濃度Ｐ型領域がそれぞれ第３のゲ
ート電極及び第４のゲート電極と自己整合しているの
で、寸法のばらつきが小さい以外は第２のＳＯＩ半導体
装置にほぼ同じである。
【００２６】
【実施例】図１を参照すると、本発明の第１の実施例
は、絶縁体（埋込酸化膜２）の表面を選択的に被覆する
第１のシリコン膜でなる第１の素子形成領域４ｐの表面
を第１のゲート絶縁膜６−１を介して横断する第１のゲ
ート電極７−１並びに前述の第１のシリコン膜に第１の
ゲート電極７−１下部の第１の低濃度Ｎ型領域８ｎ（不
純物濃度約１０17ｃｍ-3）を挟んで第１のゲート電極７
−１に対して自己整合的に形成された高濃度のＰ型ソー
ス領域９ｐｓ（不純物濃度約１０20ｃｍ-3) 及び高濃度
のＰ型ドレイン領域９ｐｄ（不純物濃度約１０20ｃ
ｍ-3）からなるＰチャネルＭＯＳＦＥＴと、前述の第１
のシリコン膜にＰ型ドレイン領域９ｐｄに連接して形成
された第２の低濃度Ｎ型領域１１ｎ及び第２の低濃度Ｎ
型領域１１ｎに連接して形成された高濃度Ｎ型領域１２
ｎと、埋込酸化膜２の表面を選択的に被覆する第２のシ
リコン膜でなる第２の素子形成領域５ｎの表面を第２の
ゲート絶縁膜６−２を介して横断する第２のゲート電極
７−２並びに前述の第２のシリコン膜に第２のゲート電
極７−２下部の第１の低濃度Ｐ型領域８ｐ（不純物濃度
約１０17ｃｍ-3）を挟んで第２のゲート電極７−２に対
して自己整合的に形成された高濃度のＮ型ソース領域９
ｎｓ（不純物濃度約１０20ｃｍ-3）及び高濃度のＮ型ド
レイン領域９ｎｄ（不純物濃度約１０20ｃｍ-3）からな
るＮチャネルＭＯＳＦＥＴと、前述の第２のシリコン膜
にＮ型ドレイン領域９ｎｄに連接して形成された第２の
低濃度Ｎ型領域１１ｐ及び低濃度Ｐ型領域１１ｐに連接
して形成された高濃度Ｐ型領域１２ｐと、前記Ｐ型ソー
ス領域９ｐｓ及び高濃度Ｎ型領域１２ｎに接続する第１
の電源線１４（ＶDD線）、Ｎ型ソース領域９ｎｓ及び高
濃度Ｐ型領域１２ｐに接続する第２の電源線（１５（Ｇ
ＮＤ線））、第１のゲート電極７−１と第２のゲート電
極７−２とにそれぞれ接続する入力信号線１６並びにＰ
型ドレイン領域９ｐｄとＮ型ドレイン領域９ｎｄとにそ
れぞれ接続される出力信号線１７とを有する出力バッフ
ァを備えるというものである。
は、絶縁体（埋込酸化膜２）の表面を選択的に被覆する
第１のシリコン膜でなる第１の素子形成領域４ｐの表面
を第１のゲート絶縁膜６−１を介して横断する第１のゲ
ート電極７−１並びに前述の第１のシリコン膜に第１の
ゲート電極７−１下部の第１の低濃度Ｎ型領域８ｎ（不
純物濃度約１０17ｃｍ-3）を挟んで第１のゲート電極７
−１に対して自己整合的に形成された高濃度のＰ型ソー
ス領域９ｐｓ（不純物濃度約１０20ｃｍ-3) 及び高濃度
のＰ型ドレイン領域９ｐｄ（不純物濃度約１０20ｃ
ｍ-3）からなるＰチャネルＭＯＳＦＥＴと、前述の第１
のシリコン膜にＰ型ドレイン領域９ｐｄに連接して形成
された第２の低濃度Ｎ型領域１１ｎ及び第２の低濃度Ｎ
型領域１１ｎに連接して形成された高濃度Ｎ型領域１２
ｎと、埋込酸化膜２の表面を選択的に被覆する第２のシ
リコン膜でなる第２の素子形成領域５ｎの表面を第２の
ゲート絶縁膜６−２を介して横断する第２のゲート電極
７−２並びに前述の第２のシリコン膜に第２のゲート電
極７−２下部の第１の低濃度Ｐ型領域８ｐ（不純物濃度
約１０17ｃｍ-3）を挟んで第２のゲート電極７−２に対
して自己整合的に形成された高濃度のＮ型ソース領域９
ｎｓ（不純物濃度約１０20ｃｍ-3）及び高濃度のＮ型ド
レイン領域９ｎｄ（不純物濃度約１０20ｃｍ-3）からな
るＮチャネルＭＯＳＦＥＴと、前述の第２のシリコン膜
にＮ型ドレイン領域９ｎｄに連接して形成された第２の
低濃度Ｎ型領域１１ｐ及び低濃度Ｐ型領域１１ｐに連接
して形成された高濃度Ｐ型領域１２ｐと、前記Ｐ型ソー
ス領域９ｐｓ及び高濃度Ｎ型領域１２ｎに接続する第１
の電源線１４（ＶDD線）、Ｎ型ソース領域９ｎｓ及び高
濃度Ｐ型領域１２ｐに接続する第２の電源線（１５（Ｇ
ＮＤ線））、第１のゲート電極７−１と第２のゲート電
極７−２とにそれぞれ接続する入力信号線１６並びにＰ
型ドレイン領域９ｐｄとＮ型ドレイン領域９ｎｄとにそ
れぞれ接続される出力信号線１７とを有する出力バッフ
ァを備えるというものである。
【００２７】出力信号線１７に瞬間的に数１０００Ｖの
マイナスの高電圧が加わった場合には、Ｎ型ドレイン領
域９ｎｄ−第２のＰ型領域１１ｐ−高濃度Ｐ型領域１２
ｐでなるＮ+ −Ｐ−Ｐ+ ダイオードが順方向にバイアス
されて速やかに電荷をＧＮＤ線（１５）から充電するこ
とができるので、マイナス電圧に対する静電破壊耐量は
従来の図８に示したＳＯＩ半導体装置よりも格段に向上
することができる。なお、Ｐ+ 型ドレイン領域９ｐｄ−
第１の低濃度Ｎ型領域８ｎ−Ｐ+ 型ソース領域９ｐｓで
なるＰ+ ＮＰ+ バイポーラ・トランジスタが導通する場
合もありうるが、有効性に乏しい。また、出力信号線１
７に瞬間的に数１０００Ｖのプラスの高電圧が加わった
場合にも、従来のＳＯＩ半導体装置と同様のＮ型ソース
領域９ｎｓをエミッタ、Ｐ型ボディ領域（第１の低濃度
Ｐ型領域８ｐ）をベース、Ｎ型ドレイン領域９ｎｄをコ
レクタとするＮＰＮバイポーラ・トランジスタがオンす
ることによる出力信号線１７からＧＮＤ線（１５）への
放電に加えて、Ｐ型ドレイン領域９ｐｄ−第２の低濃度
Ｎ型領域１１ｎ−高濃度Ｎ型領域１２ｎでなるＰ−Ｎ−
Ｎ+ ダイオードが順方向にバイアスされて速やかに電荷
をＶDD線（１４）に放電することができるので、プラス
電圧に対する静電破壊耐量も従来のＳＯＩ半導体装置よ
りも向上することができる。通常の動作状態において
は、ＶDD線（１４）には電源電圧ＶDD（例えばプラス
３．３Ｖ）が加えられ、ＧＮＤ線（１５）は接地電位０
Ｖとなっているので、ポリシリコン配線（１５）に加わ
る入力信号による出力信号線１７の電位振幅範囲はＶDD
から０Ｖの範囲となるため、前述のＰ+ −Ｎ−Ｎ+ ダイ
オードとＰ+ −Ｎ−Ｎ+ ダイオードとＮ+ −Ｐ−Ｐ+ ダ
イオードのいずれも順方向にバイアスされることはな
く、動作に悪影響を与えることはない。
マイナスの高電圧が加わった場合には、Ｎ型ドレイン領
域９ｎｄ−第２のＰ型領域１１ｐ−高濃度Ｐ型領域１２
ｐでなるＮ+ −Ｐ−Ｐ+ ダイオードが順方向にバイアス
されて速やかに電荷をＧＮＤ線（１５）から充電するこ
とができるので、マイナス電圧に対する静電破壊耐量は
従来の図８に示したＳＯＩ半導体装置よりも格段に向上
することができる。なお、Ｐ+ 型ドレイン領域９ｐｄ−
第１の低濃度Ｎ型領域８ｎ−Ｐ+ 型ソース領域９ｐｓで
なるＰ+ ＮＰ+ バイポーラ・トランジスタが導通する場
合もありうるが、有効性に乏しい。また、出力信号線１
７に瞬間的に数１０００Ｖのプラスの高電圧が加わった
場合にも、従来のＳＯＩ半導体装置と同様のＮ型ソース
領域９ｎｓをエミッタ、Ｐ型ボディ領域（第１の低濃度
Ｐ型領域８ｐ）をベース、Ｎ型ドレイン領域９ｎｄをコ
レクタとするＮＰＮバイポーラ・トランジスタがオンす
ることによる出力信号線１７からＧＮＤ線（１５）への
放電に加えて、Ｐ型ドレイン領域９ｐｄ−第２の低濃度
Ｎ型領域１１ｎ−高濃度Ｎ型領域１２ｎでなるＰ−Ｎ−
Ｎ+ ダイオードが順方向にバイアスされて速やかに電荷
をＶDD線（１４）に放電することができるので、プラス
電圧に対する静電破壊耐量も従来のＳＯＩ半導体装置よ
りも向上することができる。通常の動作状態において
は、ＶDD線（１４）には電源電圧ＶDD（例えばプラス
３．３Ｖ）が加えられ、ＧＮＤ線（１５）は接地電位０
Ｖとなっているので、ポリシリコン配線（１５）に加わ
る入力信号による出力信号線１７の電位振幅範囲はＶDD
から０Ｖの範囲となるため、前述のＰ+ −Ｎ−Ｎ+ ダイ
オードとＰ+ −Ｎ−Ｎ+ ダイオードとＮ+ −Ｐ−Ｐ+ ダ
イオードのいずれも順方向にバイアスされることはな
く、動作に悪影響を与えることはない。
【００２８】次に図２（ａ）〜（ｅ）を参照して第１の
実施例の製造方法について説明する。
実施例の製造方法について説明する。
【００２９】まず図２（ａ）に示すように例えばＳＩＭ
ＯＸ技術で作成されたシリコン基板１と埋込酸化膜２と
表面のシリコン膜８とからなるＳＯＩ基板上に、パッド
酸化膜１７及び窒化シリコン膜１８を形成した後、シリ
コン膜８を素子形成領域４ｎ，４ｐに分離するため、パ
ターニングしたフォトレジスト膜１９をマスクに窒化シ
リコン膜１８をエッチングする。
ＯＸ技術で作成されたシリコン基板１と埋込酸化膜２と
表面のシリコン膜８とからなるＳＯＩ基板上に、パッド
酸化膜１７及び窒化シリコン膜１８を形成した後、シリ
コン膜８を素子形成領域４ｎ，４ｐに分離するため、パ
ターニングしたフォトレジスト膜１９をマスクに窒化シ
リコン膜１８をエッチングする。
【００３０】次に、フォトレジスト膜１９を除去した
後、図２（ｂ）に示すように、窒化シリコン膜１８をマ
スクにシリコン膜８を選択酸化してフィールド酸化膜３
を形成し、窒化シリコン膜１８及びパッド酸化膜１７を
除去してから改めて２０ｎｍの酸化シリコン膜１０を成
長する。次にＮＭＯＳ及びＮ+ −Ｐ−Ｐ+ ダイオードを
形成する領域（素子形成領域５ｎ）以外の領域を、フォ
トレジスト膜２０で覆い、ボロンを５０ｋｅＶ，１０12
ｃｍ-2程度イオン注入する。図２（ｃ）に示す低濃度Ｐ
型領域８ｐを形成するためである。
後、図２（ｂ）に示すように、窒化シリコン膜１８をマ
スクにシリコン膜８を選択酸化してフィールド酸化膜３
を形成し、窒化シリコン膜１８及びパッド酸化膜１７を
除去してから改めて２０ｎｍの酸化シリコン膜１０を成
長する。次にＮＭＯＳ及びＮ+ −Ｐ−Ｐ+ ダイオードを
形成する領域（素子形成領域５ｎ）以外の領域を、フォ
トレジスト膜２０で覆い、ボロンを５０ｋｅＶ，１０12
ｃｍ-2程度イオン注入する。図２（ｃ）に示す低濃度Ｐ
型領域８ｐを形成するためである。
【００３１】次に、フォトレジスト膜２０を除去した
後、ＰＭＯＳ及びＰ+ −Ｎ−Ｎ+ ダイオードを形成する
領域（素子形成領域４ｐ）以外の領域をフォトレジスト
膜２１で覆い、リンを５０ｋｅＶ，１０12ｃｍ-2程度イ
オン注入する。図２（ｄ）に示す低濃度Ｎ型領域８ｎを
形成するためである。
後、ＰＭＯＳ及びＰ+ −Ｎ−Ｎ+ ダイオードを形成する
領域（素子形成領域４ｐ）以外の領域をフォトレジスト
膜２１で覆い、リンを５０ｋｅＶ，１０12ｃｍ-2程度イ
オン注入する。図２（ｄ）に示す低濃度Ｎ型領域８ｎを
形成するためである。
【００３２】次に、フォトレジスト膜２１及び酸化シリ
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１，
６−２を成長後、厚さ３００ｎｍのポリシリコン膜を全
面に堆積してからリンを８５０℃で３０分程度拡散して
からフォトレジスト工程を通して高濃度のＮ型ポリシリ
コン膜でなる第１のゲート電極７−１及び第２のゲート
電極７−２を形成する。その後、ＮＭＯＳ形成領域及び
Ｐ+ −Ｎ−Ｎ+ ダイオードのＮ+ 形成領域（即ち高濃度
Ｎ型領域予定領域）以外の領域をフォトレジスト膜２２
で覆い、砒素を７０ｋｅＶ，５×１０15ｃｍ-2程度イオ
ン注入する。図２（ｅ）に示すＮ型ソース領域９ｎｓ、
Ｎ型ドレイン領域９ｎｄ及び高濃度Ｎ型領域１２ｎを形
成するためである。第２のゲート電極７−２の下部には
イオン注入されないので第１の低濃度Ｐ型領域８ｐとし
て残る。
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１，
６−２を成長後、厚さ３００ｎｍのポリシリコン膜を全
面に堆積してからリンを８５０℃で３０分程度拡散して
からフォトレジスト工程を通して高濃度のＮ型ポリシリ
コン膜でなる第１のゲート電極７−１及び第２のゲート
電極７−２を形成する。その後、ＮＭＯＳ形成領域及び
Ｐ+ −Ｎ−Ｎ+ ダイオードのＮ+ 形成領域（即ち高濃度
Ｎ型領域予定領域）以外の領域をフォトレジスト膜２２
で覆い、砒素を７０ｋｅＶ，５×１０15ｃｍ-2程度イオ
ン注入する。図２（ｅ）に示すＮ型ソース領域９ｎｓ、
Ｎ型ドレイン領域９ｎｄ及び高濃度Ｎ型領域１２ｎを形
成するためである。第２のゲート電極７−２の下部には
イオン注入されないので第１の低濃度Ｐ型領域８ｐとし
て残る。
【００３３】次に、フォトレジスト膜２２を除去してか
ら、ＰＭＯＳ形成領域及びＮ+ −Ｐ−Ｐ+ ダイオードの
Ｐ+ 形成領域（即ち高濃度Ｐ型領域予定領域）以外の領
域を図２（ｅ）に示すように、フォトレジスト膜２３で
覆い、ＢＦ2 を５０ｋｅＶ，５×１０15ｃｍ-2程度イオ
ン注入する。図１に示すＰ型ソース領域９ｐｓ、Ｐ型ド
レイン領域９ｐｄ及び高濃度Ｐ型領域１２ｐを形成する
ためである。ＰＭＯＳゲート電極１に下部にはイオン注
入されないので第１の低濃度Ｎ型領域８ｎとして残る。
同時にＰ型ドレイン領域９ｐｄと高濃度Ｎ型領域１２ｎ
に挟まれた領域は第２の低濃度Ｎ型領域８ｎと同一不純
物濃度の第２の低濃度Ｎ型領域１１ｎとなり、Ｎ型ドレ
イン領域９ｎｄと高濃度Ｐ型領域１２ｐに挟まれた領域
は第１の低濃度Ｐ型領域８ｐと同一不純物濃度の第２の
低濃度Ｐ型領域１１ｐとなる。
ら、ＰＭＯＳ形成領域及びＮ+ −Ｐ−Ｐ+ ダイオードの
Ｐ+ 形成領域（即ち高濃度Ｐ型領域予定領域）以外の領
域を図２（ｅ）に示すように、フォトレジスト膜２３で
覆い、ＢＦ2 を５０ｋｅＶ，５×１０15ｃｍ-2程度イオ
ン注入する。図１に示すＰ型ソース領域９ｐｓ、Ｐ型ド
レイン領域９ｐｄ及び高濃度Ｐ型領域１２ｐを形成する
ためである。ＰＭＯＳゲート電極１に下部にはイオン注
入されないので第１の低濃度Ｎ型領域８ｎとして残る。
同時にＰ型ドレイン領域９ｐｄと高濃度Ｎ型領域１２ｎ
に挟まれた領域は第２の低濃度Ｎ型領域８ｎと同一不純
物濃度の第２の低濃度Ｎ型領域１１ｎとなり、Ｎ型ドレ
イン領域９ｎｄと高濃度Ｐ型領域１２ｐに挟まれた領域
は第１の低濃度Ｐ型領域８ｐと同一不純物濃度の第２の
低濃度Ｐ型領域１１ｐとなる。
【００３４】引き続き、層間絶縁膜１３を形成して、コ
ンタクト孔Ｃ１，Ｃ２，Ｃ３を開口し、アルミニウム合
金膜を成膜しパターニングして第１の電源線１４、第２
の電源線１５及び出力信号線１７を形成する。
ンタクト孔Ｃ１，Ｃ２，Ｃ３を開口し、アルミニウム合
金膜を成膜しパターニングして第１の電源線１４、第２
の電源線１５及び出力信号線１７を形成する。
【００３５】即ち、以上の製造工程で示したように、本
実施例のＳＯＩ半導体装置は、砒素のイオン注入時（図
２（ｄ））にフォトレジスト膜で覆う領域と、ＢＦ2 の
イオン注入時（図２（ｅ））にフォトレジスト膜で覆う
領域を従来と変更するだけで、従来例の製造工程である
図９（ａ）〜（ｅ）と同一の製造工程で形成できるの
で、集積回路の内部回路を従来の図８（ａ），（ｂ）の
構造として、静電破壊の生じる危険性のある出力バッフ
ァ部分を本実施例の構造とすることは容易である。ま
た、本実施例ではＰＭＯＳのＰ型ドレイン領域９ｐｄに
Ｐ+ −Ｎ−Ｎ+ ダイオードを付加し、ＮＭＯＳのＮ型ド
レイン領域９ｎｄにＮ+ −Ｐ−Ｐ+ ダイオードを付加し
た構成についてのみ述べたが、従来のＳＯＩ半導体装置
において特に静電破壊耐量が劣るのは出力端子にマイナ
スの電圧が加わった場合であることから、ＮＭＯＳのＮ
型ドレイン領域９ｎｄにのみＮ+ −Ｐ−Ｐ+ ダイオード
を付加して、ＰＭＯＳについては従来と同様にダイオー
ドを設けない構造についても、静電破壊耐量構造に効果
があり、また従来例と同一の製造工程で形成可能である
ことも明らかである。又、ＣＭＯＳインバータに限ら
ず、ＮＭＯＳ又はＰＭＯＳのいずれか一方のトランジス
タを含むインバータ等においても同様である。図３にそ
の一例としてＮＭＯＳオープン・ドレイン回路の平面図
を示す。出力信号線１７Ａは、ＳＯＩチップ上の外部端
子である図示しないボンディングパッドなどに接続さ
れ、図示しないプルアップ抵抗を介して適度な電圧の電
源端子（前述のＶDDとは別の電源でもよい）へ接続され
る。出力信号線１７Ａに正の過電圧が印加されるとＮ+
型ドレイン領域９ｎｄ−第１の低濃度Ｐ型領域８ｐ−Ｎ
+ 型ソース領域９ｎｓでなるＮＰＮバイポーラ・トラン
ジスタが導通し、負の過電圧が印加されるとＰ+ 型領域
１２ｐ−第２の低濃度Ｐ型領域１１ｐ−Ｎ+ 型ドレイン
９ｎｄ領域でなるＰＮダイオードが導通する。同様に、
ＰＭＯＳオープン・ドレイン回路を構成することもでき
ることは当業者にとって明らかであろう。
実施例のＳＯＩ半導体装置は、砒素のイオン注入時（図
２（ｄ））にフォトレジスト膜で覆う領域と、ＢＦ2 の
イオン注入時（図２（ｅ））にフォトレジスト膜で覆う
領域を従来と変更するだけで、従来例の製造工程である
図９（ａ）〜（ｅ）と同一の製造工程で形成できるの
で、集積回路の内部回路を従来の図８（ａ），（ｂ）の
構造として、静電破壊の生じる危険性のある出力バッフ
ァ部分を本実施例の構造とすることは容易である。ま
た、本実施例ではＰＭＯＳのＰ型ドレイン領域９ｐｄに
Ｐ+ −Ｎ−Ｎ+ ダイオードを付加し、ＮＭＯＳのＮ型ド
レイン領域９ｎｄにＮ+ −Ｐ−Ｐ+ ダイオードを付加し
た構成についてのみ述べたが、従来のＳＯＩ半導体装置
において特に静電破壊耐量が劣るのは出力端子にマイナ
スの電圧が加わった場合であることから、ＮＭＯＳのＮ
型ドレイン領域９ｎｄにのみＮ+ −Ｐ−Ｐ+ ダイオード
を付加して、ＰＭＯＳについては従来と同様にダイオー
ドを設けない構造についても、静電破壊耐量構造に効果
があり、また従来例と同一の製造工程で形成可能である
ことも明らかである。又、ＣＭＯＳインバータに限ら
ず、ＮＭＯＳ又はＰＭＯＳのいずれか一方のトランジス
タを含むインバータ等においても同様である。図３にそ
の一例としてＮＭＯＳオープン・ドレイン回路の平面図
を示す。出力信号線１７Ａは、ＳＯＩチップ上の外部端
子である図示しないボンディングパッドなどに接続さ
れ、図示しないプルアップ抵抗を介して適度な電圧の電
源端子（前述のＶDDとは別の電源でもよい）へ接続され
る。出力信号線１７Ａに正の過電圧が印加されるとＮ+
型ドレイン領域９ｎｄ−第１の低濃度Ｐ型領域８ｐ−Ｎ
+ 型ソース領域９ｎｓでなるＮＰＮバイポーラ・トラン
ジスタが導通し、負の過電圧が印加されるとＰ+ 型領域
１２ｐ−第２の低濃度Ｐ型領域１１ｐ−Ｎ+ 型ドレイン
９ｎｄ領域でなるＰＮダイオードが導通する。同様に、
ＰＭＯＳオープン・ドレイン回路を構成することもでき
ることは当業者にとって明らかであろう。
【００３６】図４を参照すると、本発明の第２の実施例
のＳＯＩ半導体装置は、絶縁体（埋込酸化膜２）の表面
を選択的に被覆する第１のシリコン膜でなる第１の素子
形成領域４ｐの表面を第１のゲート絶縁膜６−１を介し
て横断する第１のゲート電極７−１並びに前述第１のシ
リコン膜に第１のゲート電極６−１下部の低濃度Ｎ型領
域８ｎＡ（不純物濃度約１０17ｃｍ-3）を挟んで第１の
ゲート電極６−１に対して自己整合的に形成された高濃
度のＰ型ソース領域９ｐｓＡ（不純物濃度約１０20ｃｍ
-3）及び高濃度のＰ型ドレイン領域９ｐｄＡ（不純物濃
度約１０20ｃｍ-3）からなるＰチャネルＭＯＳＦＥＴ
と、第１のシリコン膜にＰ型ドレイン領域９ｐｄＡに連
接して形成されたの低濃度Ｐ型領域２４ｐ及びの低濃度
Ｐ型領域２４ｐに連接して形成された高濃度Ｎ型領域１
２ｎＡと、埋込酸化膜の表面を選択的に被覆する第２の
シリコン膜でなる第２の素子形成領域５ｎの表面を第２
のゲート絶縁膜６−２を介して横断する第２のゲート電
極７−２並びに前述の第２のシリコン膜に第２のゲート
電極７−２下部のの低濃度Ｐ型領域８ｐＡ（不純物濃度
約１０17ｃｍ-3）を挟んで第２のゲート電極７−２に対
して自己整合的に形成された高濃度のＮ型ソース領域９
ｎｓＡ（不純物濃度約１０20ｃｍ-3）及び高濃度のＮ型
ドレイン領域９ｎｄＡ（不純物濃度約１０20ｃｍ-3）か
らなるＮチャネルＭＯＳＦＥＴと、前述の第２のシリコ
ン膜にＮ型ドレイン領域９ｎｄＡに連接して形成された
低濃度Ｎ型領域２４ｎ及び低濃度Ｎ型領域２４ｎに連接
して形成された高濃度Ｐ型領域１２ｐＡと、Ｐ型ソース
領域９ｐｓＡ及び高濃度Ｎ型領域１２ｎＡに接続する第
１の電源線１４、Ｎ型ソース領域９ｎｓＡ及び高濃度Ｐ
型領域１２ｐＡに接続する第２の電源線１５、第１のゲ
ート電極７−１と第２のゲート電極７−２とにそれぞれ
接続する入力信号線１６並びにＰ型ドレイン領域９ｐｄ
ＡとＮ型ドレイン領域９ｎｄＡとにそれぞれ接続される
出力信号線１７とを有するというものである。
のＳＯＩ半導体装置は、絶縁体（埋込酸化膜２）の表面
を選択的に被覆する第１のシリコン膜でなる第１の素子
形成領域４ｐの表面を第１のゲート絶縁膜６−１を介し
て横断する第１のゲート電極７−１並びに前述第１のシ
リコン膜に第１のゲート電極６−１下部の低濃度Ｎ型領
域８ｎＡ（不純物濃度約１０17ｃｍ-3）を挟んで第１の
ゲート電極６−１に対して自己整合的に形成された高濃
度のＰ型ソース領域９ｐｓＡ（不純物濃度約１０20ｃｍ
-3）及び高濃度のＰ型ドレイン領域９ｐｄＡ（不純物濃
度約１０20ｃｍ-3）からなるＰチャネルＭＯＳＦＥＴ
と、第１のシリコン膜にＰ型ドレイン領域９ｐｄＡに連
接して形成されたの低濃度Ｐ型領域２４ｐ及びの低濃度
Ｐ型領域２４ｐに連接して形成された高濃度Ｎ型領域１
２ｎＡと、埋込酸化膜の表面を選択的に被覆する第２の
シリコン膜でなる第２の素子形成領域５ｎの表面を第２
のゲート絶縁膜６−２を介して横断する第２のゲート電
極７−２並びに前述の第２のシリコン膜に第２のゲート
電極７−２下部のの低濃度Ｐ型領域８ｐＡ（不純物濃度
約１０17ｃｍ-3）を挟んで第２のゲート電極７−２に対
して自己整合的に形成された高濃度のＮ型ソース領域９
ｎｓＡ（不純物濃度約１０20ｃｍ-3）及び高濃度のＮ型
ドレイン領域９ｎｄＡ（不純物濃度約１０20ｃｍ-3）か
らなるＮチャネルＭＯＳＦＥＴと、前述の第２のシリコ
ン膜にＮ型ドレイン領域９ｎｄＡに連接して形成された
低濃度Ｎ型領域２４ｎ及び低濃度Ｎ型領域２４ｎに連接
して形成された高濃度Ｐ型領域１２ｐＡと、Ｐ型ソース
領域９ｐｓＡ及び高濃度Ｎ型領域１２ｎＡに接続する第
１の電源線１４、Ｎ型ソース領域９ｎｓＡ及び高濃度Ｐ
型領域１２ｐＡに接続する第２の電源線１５、第１のゲ
ート電極７−１と第２のゲート電極７−２とにそれぞれ
接続する入力信号線１６並びにＰ型ドレイン領域９ｐｄ
ＡとＮ型ドレイン領域９ｎｄＡとにそれぞれ接続される
出力信号線１７とを有するというものである。
【００３７】出力信号線１７に瞬間的に数１０００Ｖの
マイナスの高電圧が加わった場合には、Ｎ型ドレイン領
域９ｎｄＡ−低濃度Ｎ型領域２４ｎ−Ｐ+ 型領域１２ｐ
ＡでなるＮ+ −Ｎ−Ｐ+ ダイオードが順方向にバイアス
されて速やかに電荷をＧＮＤ線（１５）から充電するこ
とができるので、マイナス電圧に対する静電破壊耐量は
従来のＳＯＩ半導体装置よりも格段に向上することがで
きることは、第１の実施例の場合と同様である。なお、
Ｐ+ 型ドレイン領域９ｐｄＡ−低濃度Ｎ型領域８ｎＡ−
Ｐ+ 型ソース領域９ｐｓＡでなるＰ+ ＮＰ+ バイポーラ
・トランジスタが導通する場合もありうるが、有効性に
乏しい。
マイナスの高電圧が加わった場合には、Ｎ型ドレイン領
域９ｎｄＡ−低濃度Ｎ型領域２４ｎ−Ｐ+ 型領域１２ｐ
ＡでなるＮ+ −Ｎ−Ｐ+ ダイオードが順方向にバイアス
されて速やかに電荷をＧＮＤ線（１５）から充電するこ
とができるので、マイナス電圧に対する静電破壊耐量は
従来のＳＯＩ半導体装置よりも格段に向上することがで
きることは、第１の実施例の場合と同様である。なお、
Ｐ+ 型ドレイン領域９ｐｄＡ−低濃度Ｎ型領域８ｎＡ−
Ｐ+ 型ソース領域９ｐｓＡでなるＰ+ ＮＰ+ バイポーラ
・トランジスタが導通する場合もありうるが、有効性に
乏しい。
【００３８】また、出力信号線１７に瞬間的に数１００
０Ｖのプラスの高電圧が加わった場合には、Ｎ型ソース
領域９ｎｓＡをエミッタ、Ｐ型ボディ領域（低濃度Ｐ型
領域８ｐＡ）をベース、Ｎ型ドレイン領域９ｎｄＡをコ
レクタとするＮＰＮバイポーラ・トランジスタがオンす
ることによる出力信号線１７からＧＮＤ線（１５）への
放電に加えてＰ型ドレイン領域９ｐｄＡ−低濃度Ｐ型領
域２４Ｐ−Ｎ+ 型領域１２ｎＡでなるＰ+ −Ｐ−Ｎ+ ダ
イオードが順方向にバイアスされて速やかに電荷をＶDD
線（１３）へ放電することができるので、プラス電圧に
対する静電破壊耐量も従来のＳＯＩ半導体装置よりも向
上することができることも第１の実施例の場合と同様で
ある。通常の動作状態において前述のＰ+ −Ｐ−Ｎ+ ダ
イオードとＮ+ −Ｎ−Ｐ+ ダイオードのいずれも順方向
にバイアスされることはなく、動作に悪影響を与えるこ
とはないことも第１の実施例の場合と同様である。
０Ｖのプラスの高電圧が加わった場合には、Ｎ型ソース
領域９ｎｓＡをエミッタ、Ｐ型ボディ領域（低濃度Ｐ型
領域８ｐＡ）をベース、Ｎ型ドレイン領域９ｎｄＡをコ
レクタとするＮＰＮバイポーラ・トランジスタがオンす
ることによる出力信号線１７からＧＮＤ線（１５）への
放電に加えてＰ型ドレイン領域９ｐｄＡ−低濃度Ｐ型領
域２４Ｐ−Ｎ+ 型領域１２ｎＡでなるＰ+ −Ｐ−Ｎ+ ダ
イオードが順方向にバイアスされて速やかに電荷をＶDD
線（１３）へ放電することができるので、プラス電圧に
対する静電破壊耐量も従来のＳＯＩ半導体装置よりも向
上することができることも第１の実施例の場合と同様で
ある。通常の動作状態において前述のＰ+ −Ｐ−Ｎ+ ダ
イオードとＮ+ −Ｎ−Ｐ+ ダイオードのいずれも順方向
にバイアスされることはなく、動作に悪影響を与えるこ
とはないことも第１の実施例の場合と同様である。
【００３９】次に第２の実施例の製造方法について説明
する。
する。
【００４０】図５（ａ）に示すように、例えばＳＩＭＯ
Ｘ技術で作成されたシリコン基板１と埋込酸化膜２と表
面のシリコン膜８からなるＳＯＩ基板上にパッド酸化膜
１７及び窒化シリコン膜１８を形成した後、シリコン膜
８を素子形成領域４ｐ，５ｎに分離するためパターニン
グしたフォトレジスト膜１９をマスクに窒化シリコン膜
１８をエッチングする。
Ｘ技術で作成されたシリコン基板１と埋込酸化膜２と表
面のシリコン膜８からなるＳＯＩ基板上にパッド酸化膜
１７及び窒化シリコン膜１８を形成した後、シリコン膜
８を素子形成領域４ｐ，５ｎに分離するためパターニン
グしたフォトレジスト膜１９をマスクに窒化シリコン膜
１８をエッチングする。
【００４１】次に、フォトレジスト膜１９を除去した
後、窒化シリコン膜１８をマスクにシリコン膜８を選択
酸化して、図５（ｂ）に示すように、フィールド酸化膜
３を形成し、窒化シリコン膜１８及びパッド酸化膜１７
を除去してから２０ｎｍの酸化膜１０を成長する。次に
ＮＭＯＳ及びＰ+ −Ｐ−Ｎ+ ダイオードのＰ領域とＮ+
領域を形成する領域以外の領域をフォトレジスト膜２５
で覆い、ボロンを５０ｋｅＶ，１０12ｃｍ-2程度イオン
注入する。図５（ｃ）に示す低濃度Ｐ型領域８ｐＡ及び
２４ｐを形成するためである。
後、窒化シリコン膜１８をマスクにシリコン膜８を選択
酸化して、図５（ｂ）に示すように、フィールド酸化膜
３を形成し、窒化シリコン膜１８及びパッド酸化膜１７
を除去してから２０ｎｍの酸化膜１０を成長する。次に
ＮＭＯＳ及びＰ+ −Ｐ−Ｎ+ ダイオードのＰ領域とＮ+
領域を形成する領域以外の領域をフォトレジスト膜２５
で覆い、ボロンを５０ｋｅＶ，１０12ｃｍ-2程度イオン
注入する。図５（ｃ）に示す低濃度Ｐ型領域８ｐＡ及び
２４ｐを形成するためである。
【００４２】次に、フォトレジスト膜２５を除去した
後、ＰＭＯＳ及びＮ+ −Ｎ−Ｐ+ ダイオードのＮ領域と
Ｐ+ 領域を形成する領域以外の領域をフォトレジスト膜
２６で覆い、リンを５０ｋｅＶ，１０12ｃｍ-2程度イオ
ン注入する。図５（ｄ）に示す低濃度Ｎ型領域８ｎＡ及
び２４ｎを形成するためである。
後、ＰＭＯＳ及びＮ+ −Ｎ−Ｐ+ ダイオードのＮ領域と
Ｐ+ 領域を形成する領域以外の領域をフォトレジスト膜
２６で覆い、リンを５０ｋｅＶ，１０12ｃｍ-2程度イオ
ン注入する。図５（ｄ）に示す低濃度Ｎ型領域８ｎＡ及
び２４ｎを形成するためである。
【００４３】次に、フォトレジスト膜２６及び酸化シリ
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１，
６−２を成長後、３００ｎｍのポリシリコン膜を全面に
堆積してからリンを８５０℃で３０分間程度拡散してか
らフォトレジスト工程を通して高濃度のＮ型ポリシリコ
ン膜でなる第１のゲート電極７−１及び第２のゲート電
極７−２を形成する。その後、ＮＭＯＳ形成領域及びＰ
+ −Ｐ−Ｎ+ ダイオードのＮ+ 形成領域（即ち高濃度Ｎ
型領域予定領域）以外の領域をフォトレジスト膜２７で
覆い、砒素を７０ｋｅＶ，５×１０15ｃｍ-1程度イオン
注入する。図５（ｅ）に示すＮ型ソース領域９ｎｓＡ、
Ｎ型ドレイン領域９ｎｄＡ及び高濃度Ｎ型領域１２ｎＡ
を形成するためである。第２ゲート電極７−２の下部に
はイオン注入されないので低濃度Ｐ型領域８ｐＡとして
残る。
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１，
６−２を成長後、３００ｎｍのポリシリコン膜を全面に
堆積してからリンを８５０℃で３０分間程度拡散してか
らフォトレジスト工程を通して高濃度のＮ型ポリシリコ
ン膜でなる第１のゲート電極７−１及び第２のゲート電
極７−２を形成する。その後、ＮＭＯＳ形成領域及びＰ
+ −Ｐ−Ｎ+ ダイオードのＮ+ 形成領域（即ち高濃度Ｎ
型領域予定領域）以外の領域をフォトレジスト膜２７で
覆い、砒素を７０ｋｅＶ，５×１０15ｃｍ-1程度イオン
注入する。図５（ｅ）に示すＮ型ソース領域９ｎｓＡ、
Ｎ型ドレイン領域９ｎｄＡ及び高濃度Ｎ型領域１２ｎＡ
を形成するためである。第２ゲート電極７−２の下部に
はイオン注入されないので低濃度Ｐ型領域８ｐＡとして
残る。
【００４４】次に、フォトレジスト膜２７を除去してか
ら、ＰＭＯＳ形成領域及びＮ+ −Ｎ−Ｐ+ ダイオードの
Ｐ+ 形成領域（即ち高濃度Ｐ型領域予定領域）以外の領
域をフォトレジスト膜２８で覆い、ＢＦ2 を５０ｋｅ
Ｖ，５×１０15ｃｍ-2程度イオン注入する。図４に示す
Ｐ型ソース領域９ｐｓＡ、Ｐ型ドレイン領域９ｐｄＡ及
び高濃度Ｐ型領域２４ｐを形成するためである。第１の
ゲート電極７−１の下部にはイオン注入されないので低
濃度Ｎ型領域８ｎＡとして残る。同時にＰ型ドレイン領
域９ｐｄＡと高濃度Ｎ型領域１２ｎＡに挟まれた領域は
低濃度Ｐ型領域８ｐＡと同一不純物濃度の低濃度Ｐ型領
域２４ｐとなり、Ｎ型ドレイン領域９ｎｄＡと高濃度Ｐ
型領域１２ｐＡに挟まれた領域は低濃度Ｎ型領域８ｎＡ
と同一不純物濃度の低濃度Ｎ型領域２４ｎとなる。引き
続き、層間絶縁膜１３を形成して、コンタクト孔Ｃ１〜
Ｃ３を開口し、第１の電源線１４，第２の電源線１５，
出力信号線１７を形成する。
ら、ＰＭＯＳ形成領域及びＮ+ −Ｎ−Ｐ+ ダイオードの
Ｐ+ 形成領域（即ち高濃度Ｐ型領域予定領域）以外の領
域をフォトレジスト膜２８で覆い、ＢＦ2 を５０ｋｅ
Ｖ，５×１０15ｃｍ-2程度イオン注入する。図４に示す
Ｐ型ソース領域９ｐｓＡ、Ｐ型ドレイン領域９ｐｄＡ及
び高濃度Ｐ型領域２４ｐを形成するためである。第１の
ゲート電極７−１の下部にはイオン注入されないので低
濃度Ｎ型領域８ｎＡとして残る。同時にＰ型ドレイン領
域９ｐｄＡと高濃度Ｎ型領域１２ｎＡに挟まれた領域は
低濃度Ｐ型領域８ｐＡと同一不純物濃度の低濃度Ｐ型領
域２４ｐとなり、Ｎ型ドレイン領域９ｎｄＡと高濃度Ｐ
型領域１２ｐＡに挟まれた領域は低濃度Ｎ型領域８ｎＡ
と同一不純物濃度の低濃度Ｎ型領域２４ｎとなる。引き
続き、層間絶縁膜１３を形成して、コンタクト孔Ｃ１〜
Ｃ３を開口し、第１の電源線１４，第２の電源線１５，
出力信号線１７を形成する。
【００４５】即ち、以上の製造工程で示したように、第
２の実施例のＳＯＩ半導体装置は、図２（ａ）〜（ｅ）
の第１の実施例の製造工程のうちボロンのイオン注入時
（図（５ｂ））にフォトレジスト膜で覆う領域と、リン
のイオン注入時（図５（ｃ））にフォトレジストで覆う
領域を変更することにより形成できるので、集積回路の
内部回路を従来の図８（ａ），（ｂ）の構造として、静
電破壊の生じる危険性のある出力バッファ部分を本実施
例の構造とすることすることも第１実施例の場合と同様
に容易である。また、ＮＭＯＳのＮ型ドレイン領域９ｎ
ｄＡにのみＮ+ −Ｎ−Ｐ+ ダイオードを付加して、ＰＭ
ＯＳについては従来と同様にダイオードを設けない構造
についても、第１の実施例の場合と同様な効果があるこ
とも明らかである。
２の実施例のＳＯＩ半導体装置は、図２（ａ）〜（ｅ）
の第１の実施例の製造工程のうちボロンのイオン注入時
（図（５ｂ））にフォトレジスト膜で覆う領域と、リン
のイオン注入時（図５（ｃ））にフォトレジストで覆う
領域を変更することにより形成できるので、集積回路の
内部回路を従来の図８（ａ），（ｂ）の構造として、静
電破壊の生じる危険性のある出力バッファ部分を本実施
例の構造とすることすることも第１実施例の場合と同様
に容易である。また、ＮＭＯＳのＮ型ドレイン領域９ｎ
ｄＡにのみＮ+ −Ｎ−Ｐ+ ダイオードを付加して、ＰＭ
ＯＳについては従来と同様にダイオードを設けない構造
についても、第１の実施例の場合と同様な効果があるこ
とも明らかである。
【００４６】更に又、オープン・ドレイン形式の出力バ
ッファを構成し得ることもできることは第１の実施例と
同様である。
ッファを構成し得ることもできることは第１の実施例と
同様である。
【００４７】次に、本発明の第３の実施例について説明
する。
する。
【００４８】第３の実施例は、図６に示すように、第１
の実施例のＳＯＩ半導体装置において、第２の低濃度Ｎ
型領域１１ｎの表面を第３のゲート絶縁膜６−３（６−
１と同時形成）を介して横断し第１の電源線１４にコン
タクト孔Ｃ５を介して接続する第３のゲート電極７−３
と、第２の低濃度Ｐ型領域１１ｐの表面を第４のゲート
絶縁膜（６−２と同時形成）を介して横断し第２の電源
線１５にコンタクト孔Ｃ６を介して接続する第４のゲー
ト電極７−４とを設けたものである。出力信号線１７に
過電圧が印加されたときの動作及び正常動作時の振舞い
は第１の実施例に準じるので改めて説明しない。
の実施例のＳＯＩ半導体装置において、第２の低濃度Ｎ
型領域１１ｎの表面を第３のゲート絶縁膜６−３（６−
１と同時形成）を介して横断し第１の電源線１４にコン
タクト孔Ｃ５を介して接続する第３のゲート電極７−３
と、第２の低濃度Ｐ型領域１１ｐの表面を第４のゲート
絶縁膜（６−２と同時形成）を介して横断し第２の電源
線１５にコンタクト孔Ｃ６を介して接続する第４のゲー
ト電極７−４とを設けたものである。出力信号線１７に
過電圧が印加されたときの動作及び正常動作時の振舞い
は第１の実施例に準じるので改めて説明しない。
【００４９】次に第３の実施例の製造方法について説明
する。
する。
【００５０】図７（ａ）に示すように、ＳＩＭＯＸ技術
で作成されたシリコン基板１と埋込酸化膜２と表面のシ
リコン膜８からなるＳＯＩ基板上に、パッド酸化膜１７
及び窒化シリコン膜１８を形成した後、シリコン膜８を
素子形成領域４ｐ，５ｎに分離するため、パターニング
したフォトレジスト膜１９をマスクに窒化シリコン膜１
８をエッチングする。
で作成されたシリコン基板１と埋込酸化膜２と表面のシ
リコン膜８からなるＳＯＩ基板上に、パッド酸化膜１７
及び窒化シリコン膜１８を形成した後、シリコン膜８を
素子形成領域４ｐ，５ｎに分離するため、パターニング
したフォトレジスト膜１９をマスクに窒化シリコン膜１
８をエッチングする。
【００５１】次に、フォトレジスト膜１９を除去した
後、窒化シリコン膜１８をマスクにシリコン膜８を選択
酸化して、図７（ｂ）に示すように、フィールド酸化膜
３を形成し、窒化シリコン膜及びパッド酸化膜１７を除
去してから２０ｎｍの酸化シリコン膜１０を成長する。
次にＮＭＯＳ及びＮ+ −Ｐ−Ｐ+ ダイオードを形成する
領域以外の領域を、フォトレジスト膜２０で覆い、ボロ
ンを５０ｋｅＶ，１０12ｃｍ-2程度イオン注入する。図
７（ｃ）に示す低濃度Ｐ型領域８ｐを形成するためであ
る。
後、窒化シリコン膜１８をマスクにシリコン膜８を選択
酸化して、図７（ｂ）に示すように、フィールド酸化膜
３を形成し、窒化シリコン膜及びパッド酸化膜１７を除
去してから２０ｎｍの酸化シリコン膜１０を成長する。
次にＮＭＯＳ及びＮ+ −Ｐ−Ｐ+ ダイオードを形成する
領域以外の領域を、フォトレジスト膜２０で覆い、ボロ
ンを５０ｋｅＶ，１０12ｃｍ-2程度イオン注入する。図
７（ｃ）に示す低濃度Ｐ型領域８ｐを形成するためであ
る。
【００５２】次に、フォトレジスト膜２０を除去した
後、ＰＭＯＳ及びＰ+ −Ｎ−Ｎ+ ダイオードを形成する
領域以外の領域をフォトレジスト膜２１で覆い、リンを
５０ｋｅＶ，１０12ｃｍ-2程度イオン注入する。図７
（ｄ）に示す低濃度Ｎ型領域８ｎを形成するためであ
る。
後、ＰＭＯＳ及びＰ+ −Ｎ−Ｎ+ ダイオードを形成する
領域以外の領域をフォトレジスト膜２１で覆い、リンを
５０ｋｅＶ，１０12ｃｍ-2程度イオン注入する。図７
（ｄ）に示す低濃度Ｎ型領域８ｎを形成するためであ
る。
【００５３】次に、フォトレジスト膜２１及び酸化シリ
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１〜
６−４を成長後、厚さ３００ｎｍのポリシリコン膜を全
面に堆積してからリンを８５０℃で３０分程度拡散して
からフォトレジスト工程を通して高濃度のＮ型ポリシリ
コン膜でなる第１のゲート電極７−１、Ｎ型領域作成用
の第３のゲート電極７−３、第２のゲート電極７−２及
びＰ型領域作成用の第４のゲート電極７−４を形成す
る。その後第３のゲート電極７−３上及び第４のゲート
電極７−４上にフォトレジスト膜の境界がくるようにし
て、ＮＭＯＳ形成領域及びＰ+ −Ｎ−Ｎ+ ダイオードの
Ｎ+ 形成領域（即ち高濃度Ｎ型領域予定領域）以外の領
域をフォトレジスト膜２２で覆い、砒素を７０ｋｅＶ，
５×１０15ｃｍ-2程度イオン注入する。図７（ｅ）に示
す、Ｎ型ソース領域９ｎｓ、Ｎ型ドレイン領域９ｎｄＢ
及び高濃度Ｎ型領域１２ｎＢを形成するためである。第
２のゲート電極７−２の下部にはイオン注入されないの
で低濃度Ｐ型領域８ｐとして残る。
コン膜１０を除去し、１０ｎｍのゲート酸化膜６−１〜
６−４を成長後、厚さ３００ｎｍのポリシリコン膜を全
面に堆積してからリンを８５０℃で３０分程度拡散して
からフォトレジスト工程を通して高濃度のＮ型ポリシリ
コン膜でなる第１のゲート電極７−１、Ｎ型領域作成用
の第３のゲート電極７−３、第２のゲート電極７−２及
びＰ型領域作成用の第４のゲート電極７−４を形成す
る。その後第３のゲート電極７−３上及び第４のゲート
電極７−４上にフォトレジスト膜の境界がくるようにし
て、ＮＭＯＳ形成領域及びＰ+ −Ｎ−Ｎ+ ダイオードの
Ｎ+ 形成領域（即ち高濃度Ｎ型領域予定領域）以外の領
域をフォトレジスト膜２２で覆い、砒素を７０ｋｅＶ，
５×１０15ｃｍ-2程度イオン注入する。図７（ｅ）に示
す、Ｎ型ソース領域９ｎｓ、Ｎ型ドレイン領域９ｎｄＢ
及び高濃度Ｎ型領域１２ｎＢを形成するためである。第
２のゲート電極７−２の下部にはイオン注入されないの
で低濃度Ｐ型領域８ｐとして残る。
【００５４】次に、フォトレジスト膜２２を除去してか
ら、第３のゲート電極７−３上及び第４のゲート電極７
−４上にフォトレジスト膜の境界がくるようにして、Ｐ
ＭＯＳ形成領域及びＮ+ −Ｐ−Ｐ+ ダイオードのＰ+ 形
成領域（即ち高濃度Ｐ型領域予定領域）以外の領域をフ
ォトレジスト膜２３で覆い、ＢＦ2 を５０ｋｅＶ，５×
１０15ｃｍ-2程度イオン注入する。図６に示すＰ型ソー
ス領域９ｐｓ、Ｐ型ドレイン領域９ｐｄＢ及び高濃度Ｐ
型領域１２ｐＢを形成するためである。第１のゲート電
極７−１の下部にはイオン注入されないので第１の低濃
度Ｎ型領域８ｎとして残る。同時にＰ型ドレイン領域９
ｐｄＢと高濃度Ｎ型領域１２ｎＢに挟まれた領域は低濃
度Ｎ型領域８ｎと同一不純物濃度の低濃度Ｎ型領域１１
ｎＡとなり、Ｎ型ドレイン領域９ｎｄＢと高濃度Ｐ型領
域１２ｐＢに挟まれた領域は低濃度Ｐ型領域８ｐと同一
不純物濃度の低濃度Ｐ型領域１１ｐＡとなる。
ら、第３のゲート電極７−３上及び第４のゲート電極７
−４上にフォトレジスト膜の境界がくるようにして、Ｐ
ＭＯＳ形成領域及びＮ+ −Ｐ−Ｐ+ ダイオードのＰ+ 形
成領域（即ち高濃度Ｐ型領域予定領域）以外の領域をフ
ォトレジスト膜２３で覆い、ＢＦ2 を５０ｋｅＶ，５×
１０15ｃｍ-2程度イオン注入する。図６に示すＰ型ソー
ス領域９ｐｓ、Ｐ型ドレイン領域９ｐｄＢ及び高濃度Ｐ
型領域１２ｐＢを形成するためである。第１のゲート電
極７−１の下部にはイオン注入されないので第１の低濃
度Ｎ型領域８ｎとして残る。同時にＰ型ドレイン領域９
ｐｄＢと高濃度Ｎ型領域１２ｎＢに挟まれた領域は低濃
度Ｎ型領域８ｎと同一不純物濃度の低濃度Ｎ型領域１１
ｎＡとなり、Ｎ型ドレイン領域９ｎｄＢと高濃度Ｐ型領
域１２ｐＢに挟まれた領域は低濃度Ｐ型領域８ｐと同一
不純物濃度の低濃度Ｐ型領域１１ｐＡとなる。
【００５５】引き続き、層間絶縁膜１３を形成して、コ
ンタクト孔Ｃ１〜Ｃ５を開口し、第１の電源線１４、第
２の電源線１５及び出力信号線１７を形成する。
ンタクト孔Ｃ１〜Ｃ５を開口し、第１の電源線１４、第
２の電源線１５及び出力信号線１７を形成する。
【００５６】第３のゲート電極７−３に対してＰ型ドレ
イン領域９ｐｄＢと高濃度Ｎ型領域１２ｎＢが自己整合
的に形成されるので、Ｐ型ドレイン領域９ｐｄＢと低濃
度Ｎ型領域１１ｎＡと高濃度Ｎ型領域１２ｎＢからなる
Ｐ+ −Ｎ−Ｎ+ ダイオードのＮ型領域（１１ｎＡ）の幅
が第３のゲート電極７−３により正確に制御でき、
また、第４のゲート電極７−４に対してＮ型ドレイン領
域９ｎｄＢと高濃度Ｐ型領域１２ｐＢが自己整合的に形
成されるので、Ｎ型ドレイン領域９ｎｄＢと低濃度Ｐ型
領域１１ｐＡと高濃度Ｐ型領域１２ｐＢからなるＮ+ −
Ｐ−Ｐ+ ダイオードのＰ型領域（１１ｐＡ）の幅が第４
のゲート電極７−４により正確に制御できるので、ダイ
オードの特性バラツキが少なくなるという利点がある。
イン領域９ｐｄＢと高濃度Ｎ型領域１２ｎＢが自己整合
的に形成されるので、Ｐ型ドレイン領域９ｐｄＢと低濃
度Ｎ型領域１１ｎＡと高濃度Ｎ型領域１２ｎＢからなる
Ｐ+ −Ｎ−Ｎ+ ダイオードのＮ型領域（１１ｎＡ）の幅
が第３のゲート電極７−３により正確に制御でき、
また、第４のゲート電極７−４に対してＮ型ドレイン領
域９ｎｄＢと高濃度Ｐ型領域１２ｐＢが自己整合的に形
成されるので、Ｎ型ドレイン領域９ｎｄＢと低濃度Ｐ型
領域１１ｐＡと高濃度Ｐ型領域１２ｐＢからなるＮ+ −
Ｐ−Ｐ+ ダイオードのＰ型領域（１１ｐＡ）の幅が第４
のゲート電極７−４により正確に制御できるので、ダイ
オードの特性バラツキが少なくなるという利点がある。
【００５７】また、以上の製造工程で示したように、本
実施例のＳＯＩ半導体装置は、砒素のイオン注入時（図
７（ｄ））あるいはＢＦ2 のイオン注入時（図７
（ｅ））にフォトレジスト膜の境界とする領域にあらか
じめ第３のゲート電極７−３及び第４のゲート電極７−
４を設けることにより、従来例の製造工程である図９
（ａ）〜（ｅ）と同一の製造工程で形成できるので、集
積回路の内部回路を従来例図８（ａ）〜（ｅ）と同一の
製造工程で形成できるので、集積回路の内部回路を従来
例（図８（ａ）、（ｂ））の構造として、静電破壊の生
じる危険性のある出力バッファ部分を本発明の構造とす
ることは容易である。また、実施例ではＰＭＯＳのＰ型
ドレイン領域９ｐｄＢにＰ+ −Ｎ−Ｎ+ ダイオードを付
加し、ＮＭＯＳのＮ型ドレイン領域９ｎｄＢにＮ+ −Ｐ
−Ｐ+ ダイオードを付加した構成についてのみ述べた
が、従来のＳＯＩ半導体装置において特に静電破壊耐量
が劣るのは出力端子にマイナスの電圧が加わった場合で
あることから、ＮＭＯＳのＮ型ドレイン領域９ｎｄＢに
のみＮ+ −Ｐ−Ｐ+ ダイオードを付加して、ＰＭＯＳに
ついては従来と同様にダイオードを設けない構造につい
ても、静電破壊耐量向上に効果があり、また従来例と同
一の製造工程で形成可能であることも明らかである。
実施例のＳＯＩ半導体装置は、砒素のイオン注入時（図
７（ｄ））あるいはＢＦ2 のイオン注入時（図７
（ｅ））にフォトレジスト膜の境界とする領域にあらか
じめ第３のゲート電極７−３及び第４のゲート電極７−
４を設けることにより、従来例の製造工程である図９
（ａ）〜（ｅ）と同一の製造工程で形成できるので、集
積回路の内部回路を従来例図８（ａ）〜（ｅ）と同一の
製造工程で形成できるので、集積回路の内部回路を従来
例（図８（ａ）、（ｂ））の構造として、静電破壊の生
じる危険性のある出力バッファ部分を本発明の構造とす
ることは容易である。また、実施例ではＰＭＯＳのＰ型
ドレイン領域９ｐｄＢにＰ+ −Ｎ−Ｎ+ ダイオードを付
加し、ＮＭＯＳのＮ型ドレイン領域９ｎｄＢにＮ+ −Ｐ
−Ｐ+ ダイオードを付加した構成についてのみ述べた
が、従来のＳＯＩ半導体装置において特に静電破壊耐量
が劣るのは出力端子にマイナスの電圧が加わった場合で
あることから、ＮＭＯＳのＮ型ドレイン領域９ｎｄＢに
のみＮ+ −Ｐ−Ｐ+ ダイオードを付加して、ＰＭＯＳに
ついては従来と同様にダイオードを設けない構造につい
ても、静電破壊耐量向上に効果があり、また従来例と同
一の製造工程で形成可能であることも明らかである。
【００５８】以上、ＳＩＭＯＸ法によるＳＯＩ半導体装
置を例にあげて説明したが、本発明はＳＯＩ基板の形成
方法の如何にかかわらず適用して得ることは改めていう
までもない。
置を例にあげて説明したが、本発明はＳＯＩ基板の形成
方法の如何にかかわらず適用して得ることは改めていう
までもない。
【００５９】
【発明の効果】以上説明したように本発明によれば、Ｎ
（又はＰ）チャネルＩＧＦＥＴのドレイン領域に連接す
るダイオードを介して、ソース領域とともに電源線に接
続することにより、ドレイン領域に接続される出力信号
線に負（又は正）の過電圧が瞬間的に加わった場合、こ
のダイオードが順方向にバイアスされて電荷の放電路と
なるので、従来例に比べて静電破壊耐量の一層改善され
たＳＯＩ半導体装置が得られる。
（又はＰ）チャネルＩＧＦＥＴのドレイン領域に連接す
るダイオードを介して、ソース領域とともに電源線に接
続することにより、ドレイン領域に接続される出力信号
線に負（又は正）の過電圧が瞬間的に加わった場合、こ
のダイオードが順方向にバイアスされて電荷の放電路と
なるので、従来例に比べて静電破壊耐量の一層改善され
たＳＯＩ半導体装置が得られる。
【図１】本発明の第１の実施例における出力バッファを
示す平面図（図１（ａ））及び図１（ａ）のＡ−Ａ線断
面図（図１（ｂ））である。
示す平面図（図１（ａ））及び図１（ａ）のＡ−Ａ線断
面図（図１（ｂ））である。
【図２】第１の実施例の製造方法の説明のための（ａ）
〜（ｅ）に分図して示す工程順断面図である。
〜（ｅ）に分図して示す工程順断面図である。
【図３】第１の実施例の一変形例を示す平面図である。
【図４】本発明の第２の実施例における出力バッファを
示す平面図（図４（ａ））及び図４（ａ）のＡ−Ａ線断
面図（図４（ｂ））である。
示す平面図（図４（ａ））及び図４（ａ）のＡ−Ａ線断
面図（図４（ｂ））である。
【図５】第２の実施例の製造方法の説明のための（ａ）
〜（ｅ）に分図して示す工程順断面図である。
〜（ｅ）に分図して示す工程順断面図である。
【図６】本発明の第３の実施例における出力バッファを
示す平面図（図６（ａ））及び図６（ａ）のＡ−Ａ線断
面図（図６（ｂ））である。
示す平面図（図６（ａ））及び図６（ａ）のＡ−Ａ線断
面図（図６（ｂ））である。
【図７】第３の実施例の製造方法の説明のための（ａ）
〜（ｅ）に分図して示す工程順断面図である。
〜（ｅ）に分図して示す工程順断面図である。
【図８】従来例の示す平面図（図８（ａ））及び図８
（ａ）のＡ−Ａ線断面図（図８（ｂ））である。
（ａ）のＡ−Ａ線断面図（図８（ｂ））である。
【図９】従来例の製造方法の説明のための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図１０】従来例の一変形例を示す平面図である。
１ シリコン基板 ２ 埋込酸化膜 ３ フィールド酸化膜 ４ｐ 第１の素子形成領域 ５ｎ 第２の素子形成領域 ６−１ 第１のゲート酸化膜 ６−２ 第２のゲート酸化膜 ６−３ 第３のゲート酸化膜 ６−４ 第４のゲート酸化膜 ７−１ 第１のゲート電極 ７−２ 第２のゲート電極 ７−３ 第３のゲート電極 ７−４ 第４のゲート電極 ８ シリコン膜 ８ｎ，８ｎＡ 低濃度Ｎ型領域（第１の） ８ｐ，８ｐＡ 低濃度Ｐ型領域（第１の） ９ｎｓ，９ｎｓＡ Ｎ型ソース領域 ９ｎｄ，９ｎｄＡ，９ｎｄＢ Ｎ型ドレイン領域 ９ｐｓ，９ｐｓＡ Ｐ型ソース領域 ９ｐｄ，９ｐｄＡ，９ｐｄＢ Ｐ型ソース領域 １０ 酸化シリコン膜 １１ｎ 第２の低濃度Ｎ型領域 １１ｐ 第２の低濃度Ｐ型領域 １２ｎ，１２ｎＡ，１２ｎＢ 高濃度Ｎ型領域 １２ｐ，１２ｐＡ，１２ｐＢ 高濃度Ｐ型領域 １３ 層間絶縁膜 １４ 第１の電源線 １５，１５Ａ，１５Ｂ，１５Ｃ 第２の電源線 １６，１６Ａ，１６Ｂ，１６Ｃ 入力信号線 １７，１７Ａ，１７Ｂ，１７Ｃ 出力信号線 １８ 窒化シリコン膜 １９ フォトレジスト膜 ２０ フォトレジスト膜 ２１，２１Ａ フォトレジスト膜 ２２，２２Ａ フォトレジスト膜 ２３，２３Ａ フォトレジスト膜 ２４ｐ 低濃度Ｐ型領域 ２４ｎ 低濃度Ｎ型領域 ２５ フォトレジスト膜 ２６ フォトレジスト膜 ２７ フォトレジスト膜 ２８ フォトレジスト膜
Claims (6)
- 【請求項１】 絶縁体の表面を選択的に被覆するシリコ
ン膜でなる素子形成領域の表面をゲート絶縁膜を介して
横断するゲート電極並びに前記シリコン膜に前記ゲート
電極下部の第１の低濃度第１導電型領域を挟んで前記ゲ
ート電極に対して自己整合的に形成された高濃度の第２
導電型ソース領域及び高濃度の第２導電型ドレイン領域
からなるＩＧＦＥＴと、前記シリコン膜に前記第２導電
型ドレイン領域に連接して形成された第２の低濃度第１
導電型領域及び前記第２の低濃度第１導電型領域に連接
して形成された高濃度第１導電型領域と、前記第２導電
型ソース領域及び前記高濃度第１導電型領域に接続する
ソース電源線、前記ゲート電極に接続する入力信号線及
び前記第２導電型ドレイン領域に接続する出力信号線を
有することを特徴とするシリコン・オン・インシュレー
タ半導体装置。 - 【請求項２】 絶縁体の表面を選択的に被覆する第１の
シリコン膜でなる第１の素子形成領域の表面を第１のゲ
ート絶縁膜を介して横断する第１のゲート電極並びに前
記第１のシリコン膜に前記第１のゲート電極下部の第１
の低濃度Ｎ型領域を挟んで前記第１のゲート電極に対し
て自己整合的に形成された高濃度のＰ型ソース領域及び
高濃度のＰ型ドレイン領域からなるＰチャネルＩＧＦＥ
Ｔと、前記第１のシリコン膜に前記Ｐ型ドレイン領域に
連接して形成された第２の低濃度Ｎ型領域及び前記第２
の低濃度Ｎ型領域に連接して形成された高濃度Ｎ型領域
と、 前記絶縁体の表面を選択的に被覆する第２のシリコン膜
でなる第２の素子形成領域の表面を第２のゲート絶縁膜
を介して横断する第２のゲート電極並びに前記第２のシ
リコン膜に前記第２のゲート電極下部の第１の低濃度Ｐ
型領域を挟んで前記第２のゲート電極に対して自己整合
的に形成された高濃度のＮ型ソース領域及び高濃度のＮ
型ドレイン領域からなるＮチャネルＩＧＦＥＴと、前記
第２のシリコン膜に前記Ｎ型ドレイン領域に連接して形
成された第２の低濃度Ｐ型領域及び前記第２の低濃度Ｐ
型領域に連接して形成された高濃度Ｐ型領域と、 前記Ｐ型ソース領域及び前記高濃度Ｎ型領域に接続する
第１の電源線、前記Ｎ型ソース領域及び前記高濃度Ｐ型
領域に接続する第２の電源線、前記第１のゲート電極と
第２のゲート電極とにそれぞれ接続する入力信号線並び
に前記Ｐ型ドレイン領域とＮ型ドレイン領域とにそれぞ
れ接続される出力信号線とを有することを特徴とするシ
リコン・オン・インシュレータ半導体装置。 - 【請求項３】 絶縁体の表面を選択的に被覆するシリコ
ン膜でなる素子形成領域の表面をゲート絶縁膜を介して
横断するゲート電極並びに前記シリコン膜に前記ゲート
電極下部のの低濃度第１導電型領域を挟んで前記ゲート
電極に対して自己整合的に形成された高濃度の第２導電
型ソース領域及び高濃度の第２導電型ドレイン領域から
なるＩＧＦＥＴと、前記シリコン膜に前記第２導電型ド
レイン領域に連接して形成された低濃度第１導電型領域
及び前記低濃度第２導電型領域に連接して形成された高
濃度第１導電型領域と、前記第２導電型ソース領域及び
前記高濃度第１導電型領域に接続するソース電源線、前
記ゲート電極に接続する入力信号線及び前記第２導電型
ドレイン領域に接続する出力信号線を有することを特徴
とするシリコン・オン・インシュレータ半導体装置。 - 【請求項４】 絶縁体の表面を選択的に被覆する第１の
シリコン膜でなる第１の素子形成領域の表面を第１のゲ
ート絶縁膜を介して横断する第１のゲート電極並びに前
記第１のシリコン膜に前記第１のゲート電極下部の低濃
度Ｎ型領域を挟んで前記第１のゲート電極に対して自己
整合的に形成された高濃度のＰ型ソース領域及び高濃度
のＰ型ドレイン領域からなるＰチャネルＩＧＦＥＴと、
前記第１のシリコン膜に前記Ｐ型ドレイン領域に連接し
て形成された低濃度Ｐ型領域及び前記低濃度Ｐ型領域に
連接して形成された高濃度Ｎ型領域と、 前記絶縁体の表面を選択的に被覆する第２のシリコン膜
でなる第２の素子形成領域の表面を第２のゲート絶縁膜
を介して横断する第２のゲート電極並びに前記第２のシ
リコン膜に前記第２のゲート電極下部の低濃度Ｐ型領域
を挟んで前記第２のゲート電極に対して自己整合的に形
成された高濃度のＮ型ソース領域及び高濃度のＮ型ドレ
イン領域からなるＮチャネルＩＧＦＥＴと、前記第２の
シリコン膜に前記Ｎ型ドレイン領域に連接して形成され
た低濃度Ｎ型領域及び前記低濃度Ｎ型領域に連接して形
成された高濃度Ｐ型領域と、 前記Ｐ型ソース領域及び前記高濃度Ｎ型領域に接続する
第１の電源線、前記Ｎ型ソース領域及び前記高濃度Ｐ型
領域に接続する第２の電源線、前記第１のゲート電極と
第２のゲート電極とにそれぞれ接続する入力信号線並び
に前記Ｐ型ドレイン領域とＮ型ドレイン領域とにそれぞ
れ接続される出力信号線とを有することを特徴とするシ
リコン・オン・インシュレータ半導体装置。 - 【請求項５】 第２の低濃度第１導電型領域の表面をゲ
ート絶縁膜を介して横断しソース電源線に接続する第３
のゲート電極を有し、第２導電型ドレイン領域及び高濃
度第１導電型領域が前記第３のゲート電極と自己整合し
ている請求項１記載のシリコン・オン・インシュレータ
半導体装置。 - 【請求項６】 第２の低濃度Ｎ型領域の表面を第３ゲー
トの絶縁膜を介して横断し第１の電源線に接続する第３
のゲート電極と、第２の低濃度Ｐ型領域の表面を第４の
ゲート絶縁膜を介して横断し第２の電源線に接続する第
４のゲート電極とを有し、Ｐ型ドレイン領域及び高濃度
Ｎ型領域が前記第３のゲート電極と自己整合し、Ｎ型ド
レイン領域及び高濃度Ｐ型領域が前記第４のゲート電極
と自己整合している請求項２記載のシリコン・オン・イ
ンシュレータ半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133705A JP2770784B2 (ja) | 1995-05-31 | 1995-05-31 | シリコン・オン・インシュレータ半導体装置 |
| EP96303768A EP0746031A3 (en) | 1995-05-31 | 1996-05-23 | Silicon on insulator type semiconductor device |
| KR1019960018858A KR100247840B1 (ko) | 1995-05-31 | 1996-05-30 | Soi형 반도체 장치 |
| US08/658,953 US5760444A (en) | 1995-05-31 | 1996-05-31 | Silicon on insulator type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133705A JP2770784B2 (ja) | 1995-05-31 | 1995-05-31 | シリコン・オン・インシュレータ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330440A true JPH08330440A (ja) | 1996-12-13 |
| JP2770784B2 JP2770784B2 (ja) | 1998-07-02 |
Family
ID=15110969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133705A Expired - Fee Related JP2770784B2 (ja) | 1995-05-31 | 1995-05-31 | シリコン・オン・インシュレータ半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5760444A (ja) |
| EP (1) | EP0746031A3 (ja) |
| JP (1) | JP2770784B2 (ja) |
| KR (1) | KR100247840B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69738012T2 (de) | 1996-11-26 | 2007-12-13 | Matsushita Electric Industrial Co., Ltd., Kadoma | Halbleitervorrichtung und deren Herstellungsverfahren |
| TW425692B (en) * | 1996-12-13 | 2001-03-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabrication method |
| US6015992A (en) * | 1997-01-03 | 2000-01-18 | Texas Instruments Incorporated | Bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6160292A (en) | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
| US6323522B1 (en) | 1999-01-08 | 2001-11-27 | International Business Machines Corporation | Silicon on insulator thick oxide structure and process of manufacture |
| US6245600B1 (en) | 1999-07-01 | 2001-06-12 | International Business Machines Corporation | Method and structure for SOI wafers to avoid electrostatic discharge |
| US10644146B1 (en) * | 2018-11-13 | 2020-05-05 | Nxp Usa, Inc. | Vertical bi-directional switches and method for making same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPH04259259A (ja) * | 1991-02-14 | 1992-09-14 | Nippondenso Co Ltd | 薄膜ｓｏｉ構造のｍｉｓトランジスタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3276091D1 (en) * | 1981-12-24 | 1987-05-21 | Nippon Denso Co | Semiconductor device including overvoltage protection diode |
| JPH0242759A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 半導体入力保護回路 |
| JPH02214165A (ja) * | 1989-02-14 | 1990-08-27 | Toshiba Corp | 半導体装置 |
| DE69111929T2 (de) * | 1990-07-09 | 1996-03-28 | Sony Corp | Halbleiteranordnung auf einem dielektrischen isolierten Substrat. |
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
-
1995
- 1995-05-31 JP JP7133705A patent/JP2770784B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-23 EP EP96303768A patent/EP0746031A3/en not_active Withdrawn
- 1996-05-30 KR KR1019960018858A patent/KR100247840B1/ko not_active IP Right Cessation
- 1996-05-31 US US08/658,953 patent/US5760444A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59220961A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPH04259259A (ja) * | 1991-02-14 | 1992-09-14 | Nippondenso Co Ltd | 薄膜ｓｏｉ構造のｍｉｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0746031A3 (en) | 2000-06-14 |
| US5760444A (en) | 1998-06-02 |
| KR100247840B1 (ko) | 2000-03-15 |
| EP0746031A2 (en) | 1996-12-04 |
| JP2770784B2 (ja) | 1998-07-02 |
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