JPH02214165A - 半導体装置 - Google Patents

半導体装置

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JPH02214165A
JPH02214165A JP3440789A JP3440789A JPH02214165A JP H02214165 A JPH02214165 A JP H02214165A JP 3440789 A JP3440789 A JP 3440789A JP 3440789 A JP3440789 A JP 3440789A JP H02214165 A JPH02214165 A JP H02214165A
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JP
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region
channel
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film
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JP3440789A
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English (en)
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Toshihiko Hamazaki
浜崎 利彦
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、絶縁膜上に形成されたシリコン膜<SO,I
M)にMOSトランジスタを作成した半導体装置に係わ
り、特にトランジスタ特性の改善をはかった半導体装置
に関する。
(従来の技術) SOI膜に形成したMOS)ランジスタは、ラッチアッ
プフリー、低浮遊容量等の利点を有し、動作速度の高速
化をはかる上で有望な素子である。特に、動作状態にお
いてチャネル領域が全て空乏化するようにSOI膜を薄
くすると、バンチスルー耐性の向上、キング効果の減少
等の性能が改善されることが報告されている(ll:D
M、 Teehntca+ Digest、 9.10
7.19112 )。
第6図はこの種の半導体装置の素子構造を示す断面図で
ある。図中61はシリコン基板、62は絶縁膜、63は
SOI膜、64はゲート酸化膜、65はゲート電極、6
6.67はソース・ドレイン領域、68はチャネル領域
を示している。ここで、素子の動作状態においてチャネ
ル領域68が全て空乏化するように、Sol膜63は数
1000人の厚さに薄膜化されている。
ところで、本発明者等が上記従来素子の特性をシミュレ
ーション、また実測により詳細に調べた結果、素子が微
細になるに伴い、ドレイン電流がドレイン電圧と共に急
激に増大する所謂ドレイン破壊が起き易く、その結果、
使用できる電源電圧に著しい制限があることが明らかに
なった。この原因は、第7図に示す始<、ソースとチャ
ネル801部の境界に電位の低い領域が形成され、ドレ
イン近傍のインパクトイオン化によって発生した正孔(
図中破線)が該領域に蓄積することが原因であることを
突き止めた。
即ち、ソース・チャネル301間に正孔が蓄積すると、
ソースφチャネルSo1間のエネルギー障壁を低下させ
、過剰の電流が流れ、ドレイン破壊に至る。一方、上記
ソース・チャネル301間に蓄積された正孔は、ソース
内で電子と再結合することにより消滅する。その総量は
、インパクトイオン化と消滅の平衡状態によって決定さ
れるが、再結合の時定数は長いため、高周波特性の低下
を招く。
また、従来厚さ1μm程度のSol膜或いはSO8膜(
サファイア上のシリコン膜)上に形成したMOSトラン
ジスタでは、上記蓄積ホールの低減のため、ソース領域
の下部にp゛領域設けた構造が提案されている。これは
、ソース部の領域のポテンシャルがチャネル近傍よりa
t <なっていることによる。しかしながら、厚さ数1
00人の薄膜SOI上に形成したMOSトランジスタで
は、従来のトランジスタと比べて、SOIのチャネル領
域では動作状態において深さ方向のポテンシャルの違い
が少ない。従って、絶縁膜近傍から表面近傍まで均一に
正孔が蓄積され易い状態になっている。さらには、薄膜
SOIでは、ソース領域の下部にp+領領域形成するこ
とは極めて困難である。
(発明が解決しようとする課題) このように従来、薄いSOI膜にMOSトランジスタを
形成した半導体装置では、ソース・チャネル間にキャリ
ア(正孔)が蓄積され、この蓄積キャリアの影響でドレ
イン破壊電圧が低下するという問題があり、さらに動作
速度の低ドを招くという問題があった。
本発明は、上記りt情を考慮してなされたもので、その
目的とするところは、厚さ数100人の薄いSOI膜に
形成したMOS)ランジスタのドレイン破壊電圧を向上
させることができ、且つ動作速度の高速化をはかり得る
半導体装置を提供することにある。
[発明の構成] (課題を解決するための手段) 本発明の骨子は、素子の動作状態においてチャネル領域
が完全に空乏化するようにSOI膜の厚さを十分薄くす
ると共に、ソース・チャネル間にキャリア(正孔)が蓄
積されないように、ソース領域内にこのキャリアを外部
に放出するための領域を設けることにある。
即ち本発明は、絶縁膜上に形成された第1導電型半導体
層に所定距離だけ離間して設けられた第2導電型のソー
ス及びドレイン領域と、これらのソース及びドレイン領
域に挟まれたチャネル鎮域上にゲート絶縁膜を介して形
成されたゲート電極とを備えたMOS型半導体装置にお
いて、前記ソース領域の内部に、前記チャネル領域に接
して第1導電型領域を形成するようにしたものである。
(作用) 本発明によれば、ドレイン近傍のインパクトイオン化に
よって発生した正孔は、第2導電型のソース領域内の第
1導電型領域を通じてチャネル外に放出される。従って
、ソース・チャネル間に正孔が蓄積されることなく、該
領域のエネルギー障壁の低下が抑えられるので、ドレイ
ン破抽が生じ難くなる。さらに、正孔が速やかにチャネ
ル外に放出されることによって、動作速度が向上する。
(実施例) 以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の一実施例に係わる半導体装置の概略構
成を示す平面図であり、第2図は第1図の矢視A−A断
面図である。
図中11は単結晶シリコン基板であり、この基板11上
にはSiO2膜12を介してp型(第1導電型)の単結
晶シリコン層(Sol膜)13が形成されている。シリ
コン層13上にはゲート酸化膜14を介してゲート電極
15が形成され、シリコン層13内にはゲート電極15
の下のチャネル領域18を挾んでn+型(第2専電型)
不純物拡散層(ソース・ドレイン領域)16.17が設
けられている。そして、ソース領域16内には、チャネ
ル領域18と同じp型頭域(第1導電型領域)19がチ
ャネル領域18と接してチャネル方向に設けられている
また、ソース領域16及び第1導電型領域19上には共
通のソース金属電極21が形成され、ドレイン領域17
上にはドレイン金属電極22が形成されている。また、
ゲート電極15は素子領域外部まで引出され、この引出
し部分上に金属電極23が形成されている。なお、図中
24は5i02等の層間絶縁膜を示している。
第3図は上記MOS)ランジスタの製造工程を示す図で
あり、 (a)〜(e) 、 ((3)は断面図、(d
)は平面図である。まず、第3図(a)に示す如く、面
方位(100)の単結晶シリコン基板11上にLPCV
D法で厚さ1μmのSin。
膜12及び厚さ8000人の多結晶シリコン膜31を堆
積した後、ビームアニール法等により多結晶シリコン膜
31を溶融再結晶化する。
次いで、第3図(b)に示す如く、ドライエツチング法
により、単結晶化したシリコン膜32を全面エツチング
し700人まで薄くする。続いて、レジスト(図示せず
)をマスクとしてドライエツチング法によりトランジス
タ形成領域を残してシリコン膜32を除去する。
次いで、第3図(e)に示す如く、熱酸化法によりシリ
コン膜32の表面を酸化してゲート酸化rF114を2
00人形成した後、Bイオンを加速電圧30KV、  
ドーズ量1 x 10I2as−”で打込み、p型車結
晶シリコン層13を形成する。この時点で、SOI膜厚
は600人になっている。
次いで、第3図(d)に平面図を、第3図(8)に同図
(d)の矢視B−B断面を示す如く、多結晶シリコンか
らなるゲート電極15を形成した後、ゲート電極15の
片側にストライブ状のレジストマスク33を形成する。
続いて、Asイオンを加速電圧50KV、  ドーズ量
I X 10”cs−2で打込み、n+型拡散領域(ソ
ース・ドレイン領域)16.17を形成する。ここで、
ソース領域16の内部には、p型頭域19が残ることに
なる。
これ以降は、レジストマスク33を除去した後、前記第
2図に示す如く、全面に絶縁膜24を形成し、さらにコ
ンタクトホールをドライエツチングにより開口し、最後
に金属配線21゜22.23を形成することにより、M
OS)ランジスタが実現されることになる。
かくして得られた素子と、n+型ソース領域16内にp
型頭域19を有しない従来型素子とで、ドレイン電流・
電圧特性の比較を行った結果を第4図に示す。本実・施
例素子では、チャネル長0,5μmのnチャネル素子に
おいて、ドレイン破壊電圧は2.5vが4.2vに向上
した。
このように本実施例によれば、n+型ソース領域16内
にp型チャネル領域18に接するようにp型頭域19を
設けているので、ドレイン領域17の近傍でインパクト
イオン化によって発生した正孔は、ソース・チャネル間
に蓄積されることなく、p型頭域19を通してチャネル
外に放出されることになる。従って、ソース・チャネル
間のエネルギー障壁低下を抑えることができ、ドレイン
破壊電圧を高めることができる。さらに、正孔が速やか
にチャネル外に放出されるなめ、素子の動作速度が向上
する利点がある。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、第2導電型ソース領域中に設ける第1導電
型領域は1本に限るものではなく、第5図に示すように
トランジスタゲート幅に応じて複数設けてもよい。また
、5ollit結晶領域の形成方法は、SIMOX法(
5eparaLIon by Implanted O
xygen)でもよく、さらに製造工程は第3図に同等
限定されるものではなく、仕打に応じて適宜変更可能で
ある。
また、実施例ではソース領域内の第1導電型領域を表面
から下地の絶縁膜に至る領域まで形成したが、第1導電
型領域を表面部のみに形成してもよい。さらに、この第
1導電型領域の不純物濃度は実施例に限定されるもので
はなく、適宜変更可能である。−船釣には、第1導7に
型領域とソース領域とのpn接合でトンネル電流が流れ
ないように、不純物濃度を10”c+m’以下とすれば
よい。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
[発明の効果コ 以上詳述したように本発明によれば、薄いSO!膜に形
成したMOS)ランジスタのソース領域内にチャネル部
に接するようにチャネル領域と同一導電型の領域を設け
ているので、ソース・チャネル間に正孔が蓄積されるこ
とがなくなり、ドレイン破壊電圧を向上させ、動作速度
の高速化をはかることができる。
【図面の簡単な説明】
第1図は本発明の一実施例に係わる半導体装置の概略構
成を示す平面図、第2図は第1図の矢視A−A断面図、
第3図は同実施例装置の製造工程を示す断面図及び平面
図、第4図は同実施例装置と従来装置のドレイン電流・
電圧特性を示す特性図、第5図は本発明の嚢形例を示す
iβ面図、第6図は従来の薄膜Solを用いたMOSト
ランジスタ構造を示す断面図、第7図は従来の問題点を
説明するための模式図である。 11・・・単結晶シリコン基板、12・・・5iQ2膜
(絶縁り、13・・・p型単結晶シリコン層(第1導電
型半導体層)、14・・・ゲート酸化膜、15・・・ゲ
ート電極、16・・・n′型ソース領域(第2専電型ソ
ース領域)、17・・・n“型ドレイン領域(第2導電
型ドレイン領域)、18・・・p型チャネル領域(第1
導電型チヤネル領域)、19・・・p型領域(第1導電
型領域)、21.22.23・・・金属配線、31・・
・多結品シ’J ] ン膜、32・・・Sol単結晶膜
、33・・・レジストマスク。 第 1 図 出願人代理人 弁理士 鈴 江 武 彦@2図 1Js4 図 第 図 第 図 第 図

Claims (3)

    【特許請求の範囲】
  1. (1)絶縁膜上に形成された第1導電型半導体層に所定
    距離だけ離間して設けられた第2導電型のソース及びド
    レイン領域と、これらのソース及びドレイン領域に挟ま
    れたチャネル領域上にゲート絶縁膜を介して形成された
    ゲート電極とを備えたMOS型半導体装置において、 前記ソース領域の内部に、前記チャネル領域に接して第
    1導電型領域を形成してなることを特徴とする半導体装
    置。
  2. (2)前記ソース領域内部の第1導電型領域は、前記チ
    ャネル領域のチャネル長方向と平行に形成され、且つ複
    数本形成されていることを特徴とする請求項1記載の半
    導体装置。
  3. (3)前記ソース領域内部の第1導電型領域は、表面か
    ら下地絶縁膜に至る領域に拡散により形成されており、
    該領域における第1導電型の不純物濃度は10^1^8
    cm^−^3以下であることを特徴とする請求項1記載
    の半導体装置。
JP3440789A 1989-02-14 1989-02-14 半導体装置 Pending JPH02214165A (ja)

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