JPH02214165A

JPH02214165A - 半導体装置

Info

Publication number: JPH02214165A
Application number: JP3440789A
Authority: JP
Inventors: Toshihiko Hamazaki; 浜崎　利彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-02-14
Filing date: 1989-02-14
Publication date: 1990-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、絶縁膜上に形成されたシリコン膜＜ＳＯ，Ｉ
Ｍ）にＭＯＳトランジスタを作成した半導体装置に係わ
り、特にトランジスタ特性の改善をはかった半導体装置
に関する。

（従来の技術）ＳＯＩ膜に形成したＭＯＳ）ランジスタは、ラッチアッ
プフリー、低浮遊容量等の利点を有し、動作速度の高速
化をはかる上で有望な素子である。特に、動作状態にお
いてチャネル領域が全て空乏化するようにＳＯＩ膜を薄
くすると、バンチスルー耐性の向上、キング効果の減少
等の性能が改善されることが報告されている（ｌｌ：Ｄ
Ｍ、　Ｔｅｅｈｎｔｃａ＋　Ｄｉｇｅｓｔ、　９．１０
７．１９１１２　）。

第６図はこの種の半導体装置の素子構造を示す断面図で
ある。図中６１はシリコン基板、６２は絶縁膜、６３は
ＳＯＩ膜、６４はゲート酸化膜、６５はゲート電極、６
６．６７はソース・ドレイン領域、６８はチャネル領域
を示している。ここで、素子の動作状態においてチャネ
ル領域６８が全て空乏化するように、Ｓｏｌ膜６３は数
１０００人の厚さに薄膜化されている。

ところで、本発明者等が上記従来素子の特性をシミュレ
ーション、また実測により詳細に調べた結果、素子が微
細になるに伴い、ドレイン電流がドレイン電圧と共に急
激に増大する所謂ドレイン破壊が起き易く、その結果、
使用できる電源電圧に著しい制限があることが明らかに
なった。この原因は、第７図に示す始＜、ソースとチャ
ネル８０１部の境界に電位の低い領域が形成され、ドレ
イン近傍のインパクトイオン化によって発生した正孔（
図中破線）が該領域に蓄積することが原因であることを
突き止めた。

即ち、ソース・チャネル３０１間に正孔が蓄積すると、
ソースφチャネルＳｏ１間のエネルギー障壁を低下させ
、過剰の電流が流れ、ドレイン破壊に至る。一方、上記
ソース・チャネル３０１間に蓄積された正孔は、ソース
内で電子と再結合することにより消滅する。その総量は
、インパクトイオン化と消滅の平衡状態によって決定さ
れるが、再結合の時定数は長いため、高周波特性の低下
を招く。

また、従来厚さ１μｍ程度のＳｏｌ膜或いはＳＯ８膜（
サファイア上のシリコン膜）上に形成したＭＯＳトラン
ジスタでは、上記蓄積ホールの低減のため、ソース領域
の下部にｐ゛領域設けた構造が提案されている。これは
、ソース部の領域のポテンシャルがチャネル近傍よりａ
ｔ　＜なっていることによる。しかしながら、厚さ数１
００人の薄膜ＳＯＩ上に形成したＭＯＳトランジスタで
は、従来のトランジスタと比べて、ＳＯＩのチャネル領
域では動作状態において深さ方向のポテンシャルの違い
が少ない。従って、絶縁膜近傍から表面近傍まで均一に
正孔が蓄積され易い状態になっている。さらには、薄膜
ＳＯＩでは、ソース領域の下部にｐ＋領領域形成するこ
とは極めて困難である。

（発明が解決しようとする課題）このように従来、薄いＳＯＩ膜にＭＯＳトランジスタを
形成した半導体装置では、ソース・チャネル間にキャリ
ア（正孔）が蓄積され、この蓄積キャリアの影響でドレ
イン破壊電圧が低下するという問題があり、さらに動作
速度の低ドを招くという問題があった。

本発明は、上記りｔ情を考慮してなされたもので、その
目的とするところは、厚さ数１００人の薄いＳＯＩ膜に
形成したＭＯＳ）ランジスタのドレイン破壊電圧を向上
させることができ、且つ動作速度の高速化をはかり得る
半導体装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、素子の動作状態においてチャネル領域
が完全に空乏化するようにＳＯＩ膜の厚さを十分薄くす
ると共に、ソース・チャネル間にキャリア（正孔）が蓄
積されないように、ソース領域内にこのキャリアを外部
に放出するための領域を設けることにある。

即ち本発明は、絶縁膜上に形成された第１導電型半導体
層に所定距離だけ離間して設けられた第２導電型のソー
ス及びドレイン領域と、これらのソース及びドレイン領
域に挟まれたチャネル鎮域上にゲート絶縁膜を介して形
成されたゲート電極とを備えたＭＯＳ型半導体装置にお
いて、前記ソース領域の内部に、前記チャネル領域に接
して第１導電型領域を形成するようにしたものである。

（作用）本発明によれば、ドレイン近傍のインパクトイオン化に
よって発生した正孔は、第２導電型のソース領域内の第
１導電型領域を通じてチャネル外に放出される。従って
、ソース・チャネル間に正孔が蓄積されることなく、該
領域のエネルギー障壁の低下が抑えられるので、ドレイ
ン破抽が生じ難くなる。さらに、正孔が速やかにチャネ
ル外に放出されることによって、動作速度が向上する。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体装置の概略構
成を示す平面図であり、第２図は第１図の矢視Ａ−Ａ断
面図である。

図中１１は単結晶シリコン基板であり、この基板１１上
にはＳｉＯ２膜１２を介してｐ型（第１導電型）の単結
晶シリコン層（Ｓｏｌ膜）１３が形成されている。シリ
コン層１３上にはゲート酸化膜１４を介してゲート電極
１５が形成され、シリコン層１３内にはゲート電極１５
の下のチャネル領域１８を挾んでｎ＋型（第２専電型）
不純物拡散層（ソース・ドレイン領域）１６．１７が設
けられている。そして、ソース領域１６内には、チャネ
ル領域１８と同じｐ型頭域（第１導電型領域）１９がチ
ャネル領域１８と接してチャネル方向に設けられている
。

また、ソース領域１６及び第１導電型領域１９上には共
通のソース金属電極２１が形成され、ドレイン領域１７
上にはドレイン金属電極２２が形成されている。また、
ゲート電極１５は素子領域外部まで引出され、この引出
し部分上に金属電極２３が形成されている。なお、図中
２４は５ｉ０２等の層間絶縁膜を示している。

第３図は上記ＭＯＳ）ランジスタの製造工程を示す図で
あり、　（ａ）〜（ｅ）　、　（（３）は断面図、（ｄ
）は平面図である。まず、第３図（ａ）に示す如く、面
方位（１００）の単結晶シリコン基板１１上にＬＰＣＶ
Ｄ法で厚さ１μｍのＳｉｎ。

膜１２及び厚さ８０００人の多結晶シリコン膜３１を堆
積した後、ビームアニール法等により多結晶シリコン膜
３１を溶融再結晶化する。

次いで、第３図（ｂ）に示す如く、ドライエツチング法
により、単結晶化したシリコン膜３２を全面エツチング
し７００人まで薄くする。続いて、レジスト（図示せず
）をマスクとしてドライエツチング法によりトランジス
タ形成領域を残してシリコン膜３２を除去する。

次いで、第３図（ｅ）に示す如く、熱酸化法によりシリ
コン膜３２の表面を酸化してゲート酸化ｒＦ１１４を２
００人形成した後、Ｂイオンを加速電圧３０ＫＶ、　　
ドーズ量１　ｘ　１０Ｉ２ａｓ−”で打込み、ｐ型車結
晶シリコン層１３を形成する。この時点で、ＳＯＩ膜厚
は６００人になっている。

次いで、第３図（ｄ）に平面図を、第３図（８）に同図
（ｄ）の矢視Ｂ−Ｂ断面を示す如く、多結晶シリコンか
らなるゲート電極１５を形成した後、ゲート電極１５の
片側にストライブ状のレジストマスク３３を形成する。

続いて、Ａｓイオンを加速電圧５０ＫＶ、　　ドーズ量
Ｉ　Ｘ　１０”ｃｓ−２で打込み、ｎ＋型拡散領域（ソ
ース・ドレイン領域）１６．１７を形成する。ここで、
ソース領域１６の内部には、ｐ型頭域１９が残ることに
なる。

これ以降は、レジストマスク３３を除去した後、前記第
２図に示す如く、全面に絶縁膜２４を形成し、さらにコ
ンタクトホールをドライエツチングにより開口し、最後
に金属配線２１゜２２．２３を形成することにより、Ｍ
ＯＳ）ランジスタが実現されることになる。

かくして得られた素子と、ｎ＋型ソース領域１６内にｐ
型頭域１９を有しない従来型素子とで、ドレイン電流・
電圧特性の比較を行った結果を第４図に示す。本実・施
例素子では、チャネル長０，５μｍのｎチャネル素子に
おいて、ドレイン破壊電圧は２．５ｖが４．２ｖに向上
した。

このように本実施例によれば、ｎ＋型ソース領域１６内
にｐ型チャネル領域１８に接するようにｐ型頭域１９を
設けているので、ドレイン領域１７の近傍でインパクト
イオン化によって発生した正孔は、ソース・チャネル間
に蓄積されることなく、ｐ型頭域１９を通してチャネル
外に放出されることになる。従って、ソース・チャネル
間のエネルギー障壁低下を抑えることができ、ドレイン
破壊電圧を高めることができる。さらに、正孔が速やか
にチャネル外に放出されるなめ、素子の動作速度が向上
する利点がある。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、第２導電型ソース領域中に設ける第１導電
型領域は１本に限るものではなく、第５図に示すように
トランジスタゲート幅に応じて複数設けてもよい。また
、５ｏｌｌｉｔ結晶領域の形成方法は、ＳＩＭＯＸ法（
５ｅｐａｒａＬＩｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏ
ｘｙｇｅｎ）でもよく、さらに製造工程は第３図に同等
限定されるものではなく、仕打に応じて適宜変更可能で
ある。

また、実施例ではソース領域内の第１導電型領域を表面
から下地の絶縁膜に至る領域まで形成したが、第１導電
型領域を表面部のみに形成してもよい。さらに、この第
１導電型領域の不純物濃度は実施例に限定されるもので
はなく、適宜変更可能である。−船釣には、第１導７に
型領域とソース領域とのｐｎ接合でトンネル電流が流れ
ないように、不純物濃度を１０”ｃ＋ｍ’以下とすれば
よい。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。

［発明の効果コ以上詳述したように本発明によれば、薄いＳＯ！膜に形
成したＭＯＳ）ランジスタのソース領域内にチャネル部
に接するようにチャネル領域と同一導電型の領域を設け
ているので、ソース・チャネル間に正孔が蓄積されるこ
とがなくなり、ドレイン破壊電圧を向上させ、動作速度
の高速化をはかることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体装置の概略構
成を示す平面図、第２図は第１図の矢視Ａ−Ａ断面図、
第３図は同実施例装置の製造工程を示す断面図及び平面
図、第４図は同実施例装置と従来装置のドレイン電流・
電圧特性を示す特性図、第５図は本発明の嚢形例を示す
ｉβ面図、第６図は従来の薄膜Ｓｏｌを用いたＭＯＳト
ランジスタ構造を示す断面図、第７図は従来の問題点を
説明するための模式図である。１１・・・単結晶シリコン基板、１２・・・５ｉＱ２膜
（絶縁り、１３・・・ｐ型単結晶シリコン層（第１導電
型半導体層）、１４・・・ゲート酸化膜、１５・・・ゲ
ート電極、１６・・・ｎ′型ソース領域（第２専電型ソ
ース領域）、１７・・・ｎ“型ドレイン領域（第２導電
型ドレイン領域）、１８・・・ｐ型チャネル領域（第１
導電型チヤネル領域）、１９・・・ｐ型領域（第１導電
型領域）、２１．２２．２３・・・金属配線、３１・・
・多結品シ’Ｊ　］　ン膜、３２・・・Ｓｏｌ単結晶膜
、３３・・・レジストマスク。第　１　図出願人代理人　弁理士　鈴　江　武　彦＠２図１Ｊｓ４図第図第図第図

Claims

【特許請求の範囲】

（１）絶縁膜上に形成された第１導電型半導体層に所定
距離だけ離間して設けられた第２導電型のソース及びド
レイン領域と、これらのソース及びドレイン領域に挟ま
れたチャネル領域上にゲート絶縁膜を介して形成された
ゲート電極とを備えたＭＯＳ型半導体装置において、前記ソース領域の内部に、前記チャネル領域に接して第
１導電型領域を形成してなることを特徴とする半導体装
置。
（２）前記ソース領域内部の第１導電型領域は、前記チ
ャネル領域のチャネル長方向と平行に形成され、且つ複
数本形成されていることを特徴とする請求項１記載の半
導体装置。
（３）前記ソース領域内部の第１導電型領域は、表面か
ら下地絶縁膜に至る領域に拡散により形成されており、
該領域における第１導電型の不純物濃度は１０＾１＾８
ｃｍ＾−＾３以下であることを特徴とする請求項１記載
の半導体装置。