JP3157245B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧横型トランジス
タを有する半導体集積回路装置の耐圧構造およびその製
造方法に関するものである。
タを有する半導体集積回路装置の耐圧構造およびその製
造方法に関するものである。
【０００２】
【従来の技術】絶縁膜上にシリコン膜を形成したＳＯＩ
（Silicon On Insulator）技術を利用した半導体装置の
研究開発は著しい。ＳＯＩ構造の半導体基板（以下、Ｓ
ＯＩ基板という）の形成法としては、堆積膜再結晶法、
単結晶分離法、エピタキシアル堆積法、酸化膜接着法な
どいくつか考えられるが、特に、酸化膜接着法による基
板は、活性層となる上部半導体基板を比較的厚く形成す
ることができるので高耐圧横型トランジスタを組み込ん
だ集積回路などに多く適用される。
（Silicon On Insulator）技術を利用した半導体装置の
研究開発は著しい。ＳＯＩ構造の半導体基板（以下、Ｓ
ＯＩ基板という）の形成法としては、堆積膜再結晶法、
単結晶分離法、エピタキシアル堆積法、酸化膜接着法な
どいくつか考えられるが、特に、酸化膜接着法による基
板は、活性層となる上部半導体基板を比較的厚く形成す
ることができるので高耐圧横型トランジスタを組み込ん
だ集積回路などに多く適用される。
【０００３】集積回路における素子間の絶縁分離にはＬ
ＯＣＯＳ法で行われるフィ−ルド酸化膜が一般に知られ
ているが、この酸化膜接着法によるＳＯＩ基板は、酸化
膜に達するトレンチを設け、このトレンチ内壁を酸化
し、その酸化された隙間に誘電体を埋め込む完全誘電体
分離構造を素子分離に用いることが多い。
ＯＣＯＳ法で行われるフィ−ルド酸化膜が一般に知られ
ているが、この酸化膜接着法によるＳＯＩ基板は、酸化
膜に達するトレンチを設け、このトレンチ内壁を酸化
し、その酸化された隙間に誘電体を埋め込む完全誘電体
分離構造を素子分離に用いることが多い。
【０００４】図９は、従来から知られているＳＯＩ基板
に形成されたＬＤＭＯＳ構造のトランジスタである。基
板は、台基板１０と活性層を形成するＮ型上部半導体基
板１１からなり、その間には熱酸化されたＳｉＯ2 から
なる中間酸化膜１２が形成されている。上部半導体基板
１０の厚さは、約１０μｍであり、中間酸化膜の膜厚は
大体１〜３μｍが普通である。上部半導体基板１１の活
性層内にはｎ＋高濃度拡散層（ソ−ス領域）２が、その
外側にｐ＋高濃度拡散層４、さらにその外側にｐ拡散層
３が形成されている。ソ−スはソ−ス電極Ｓと接続し、
ｐ拡散層３は、表面酸化膜５に含まれるゲ−ト酸化膜を
介してゲ−ト電極Ｇに対している。ドレインは、ｎ＋拡
散層１と外側のバッファとなるｎ−拡散層６からなり、
ドレイン電極Ｄと接続している。ドレインは、約５μｍ
の深さがあり、基板１１に平行に形成されている。図は
１素子の右半分の断面図であり、左右は対称であるの
で、左側面が対称軸になっている。右側面より右には、
トレンチ構造の素子分離領域が形成されている（図示せ
ず）。この図示しない左半分も含めた１素子の大きさ
（断面図に示す素子の横方向の長さ）は、約２２０μｍ
である。上部半導体基板１１の不純物濃度は約１×１０
14／ｃｍ3 である。台基板１０をＧＮＤにする。この状
態で空乏層は、中間酸化膜に沿って広がり、ドレイン曲
部もしくは直下で電界集中を起こす。耐圧を上げるため
には、ドレインを図のようにｎ−／ｎ＋としたり、中間
酸化膜１２を３μｍと厚くしている。耐圧は、中間酸化
膜を厚くすると上がるので（大体１μｍにつき８０Ｖ上
昇する）、この構造にすると耐圧は３７０Ｖになり、オ
ン抵抗は、１．８３Ωｃｍ2 になる。しかし、ドレイン
の二重拡散形成が面倒であること、ドレイン領域が大き
くて素子が小形化出来ないこと、単位面積あたりのオン
抵抗が大きいので駆動能力が良くないこと、中間酸化膜
が厚くウェ−ハの反りが大きくなることなどの問題があ
る。
に形成されたＬＤＭＯＳ構造のトランジスタである。基
板は、台基板１０と活性層を形成するＮ型上部半導体基
板１１からなり、その間には熱酸化されたＳｉＯ2 から
なる中間酸化膜１２が形成されている。上部半導体基板
１０の厚さは、約１０μｍであり、中間酸化膜の膜厚は
大体１〜３μｍが普通である。上部半導体基板１１の活
性層内にはｎ＋高濃度拡散層（ソ−ス領域）２が、その
外側にｐ＋高濃度拡散層４、さらにその外側にｐ拡散層
３が形成されている。ソ−スはソ−ス電極Ｓと接続し、
ｐ拡散層３は、表面酸化膜５に含まれるゲ−ト酸化膜を
介してゲ−ト電極Ｇに対している。ドレインは、ｎ＋拡
散層１と外側のバッファとなるｎ−拡散層６からなり、
ドレイン電極Ｄと接続している。ドレインは、約５μｍ
の深さがあり、基板１１に平行に形成されている。図は
１素子の右半分の断面図であり、左右は対称であるの
で、左側面が対称軸になっている。右側面より右には、
トレンチ構造の素子分離領域が形成されている（図示せ
ず）。この図示しない左半分も含めた１素子の大きさ
（断面図に示す素子の横方向の長さ）は、約２２０μｍ
である。上部半導体基板１１の不純物濃度は約１×１０
14／ｃｍ3 である。台基板１０をＧＮＤにする。この状
態で空乏層は、中間酸化膜に沿って広がり、ドレイン曲
部もしくは直下で電界集中を起こす。耐圧を上げるため
には、ドレインを図のようにｎ−／ｎ＋としたり、中間
酸化膜１２を３μｍと厚くしている。耐圧は、中間酸化
膜を厚くすると上がるので（大体１μｍにつき８０Ｖ上
昇する）、この構造にすると耐圧は３７０Ｖになり、オ
ン抵抗は、１．８３Ωｃｍ2 になる。しかし、ドレイン
の二重拡散形成が面倒であること、ドレイン領域が大き
くて素子が小形化出来ないこと、単位面積あたりのオン
抵抗が大きいので駆動能力が良くないこと、中間酸化膜
が厚くウェ−ハの反りが大きくなることなどの問題があ
る。
【０００５】図１０は、図９の素子のドレイン構造を変
えることによってデバイスの大きさを小さくしたもので
ある。すなわち、この構造では、トレンチ７の側壁に沿
ってｎ＋高濃度拡散層１を形成し、これをドレインとす
るので、素子面積を小さくすることが出来る。図は、１
素子の右半分の断面を示しているが、その長さは、１素
子あたり約１３０μｍであり、前図よりかなり小さくな
っている。この素子ではドレイン曲部が無くなったの
で、電界集中によるブレ−クダウンは、トレンチ７底部
で発生する。したがって、耐圧を上げるためには、中間
酸化膜を厚くする必要がある。活性層厚、中間酸化膜
厚、基板１１の不純物濃度を前図のものと同じにする
と、オン抵抗は、ソ−ス・ドレイン間が小さくなってい
るので、０．３７Ωｃｍ2 と小さく、耐圧も３０６Ｖと
比較的大きな値を維持する事ができる。しかし、この場
合も高耐圧を維持するために、中間酸化膜の厚さを３μ
ｍ以上と厚くしなければならない。
えることによってデバイスの大きさを小さくしたもので
ある。すなわち、この構造では、トレンチ７の側壁に沿
ってｎ＋高濃度拡散層１を形成し、これをドレインとす
るので、素子面積を小さくすることが出来る。図は、１
素子の右半分の断面を示しているが、その長さは、１素
子あたり約１３０μｍであり、前図よりかなり小さくな
っている。この素子ではドレイン曲部が無くなったの
で、電界集中によるブレ−クダウンは、トレンチ７底部
で発生する。したがって、耐圧を上げるためには、中間
酸化膜を厚くする必要がある。活性層厚、中間酸化膜
厚、基板１１の不純物濃度を前図のものと同じにする
と、オン抵抗は、ソ−ス・ドレイン間が小さくなってい
るので、０．３７Ωｃｍ2 と小さく、耐圧も３０６Ｖと
比較的大きな値を維持する事ができる。しかし、この場
合も高耐圧を維持するために、中間酸化膜の厚さを３μ
ｍ以上と厚くしなければならない。
【０００６】図１１は、図１０に示す素子の逆バイアス
を印加した時の素子内部の電位分布（ａ）及び正孔の発
生レ−ト（ｂ）をＳＯＩ基板の断面図に記したものであ
る。基板は、中間酸化膜とその上の上部半導体基板およ
び表面酸化膜とを示す。図８と同じく１素子の右半分の
みを示している。ソ−ス・ドレイン間には、３００Ｖの
電圧（Ｖdss ）が印加される。この時の１０Ｖ間隔の等
電位線が図に記されている。図に示すように、中間酸化
膜で素子に加わる基板と垂直方向の電位を吸収してお
り、トレンチ底部のドレイン領域で正孔の発生が激しく
ブレ−クダウンポイントなっていることが判る。中間酸
化膜を支持する台基板は、ソ−スと同電位（ＧＮＤ）で
あるため、ドレイン・ソ−ス間バイアスが表面酸化膜に
ほぼ印加されるので、素子の耐圧を上げるには中間酸化
膜を厚くする必要がある。なお、基板の左辺および底辺
に記した数字は、基板横方向の長さ（左辺を０とする）
および基板縦方向の厚さ（表面酸化膜と上部半導体基板
の界面を０とする）を現している。
を印加した時の素子内部の電位分布（ａ）及び正孔の発
生レ−ト（ｂ）をＳＯＩ基板の断面図に記したものであ
る。基板は、中間酸化膜とその上の上部半導体基板およ
び表面酸化膜とを示す。図８と同じく１素子の右半分の
みを示している。ソ−ス・ドレイン間には、３００Ｖの
電圧（Ｖdss ）が印加される。この時の１０Ｖ間隔の等
電位線が図に記されている。図に示すように、中間酸化
膜で素子に加わる基板と垂直方向の電位を吸収してお
り、トレンチ底部のドレイン領域で正孔の発生が激しく
ブレ−クダウンポイントなっていることが判る。中間酸
化膜を支持する台基板は、ソ−スと同電位（ＧＮＤ）で
あるため、ドレイン・ソ−ス間バイアスが表面酸化膜に
ほぼ印加されるので、素子の耐圧を上げるには中間酸化
膜を厚くする必要がある。なお、基板の左辺および底辺
に記した数字は、基板横方向の長さ（左辺を０とする）
および基板縦方向の厚さ（表面酸化膜と上部半導体基板
の界面を０とする）を現している。
【０００７】図１２は、他の従来例で、ＳＯＩ基板のト
レンチで素子分離された活性領域内に形成された横型の
バイポ−ラトランジスタからなる素子の断面を示す。こ
の素子はトレンチ７の側壁に形成したｎ＋高濃度拡散層
１（コレクタ）と中間酸化膜１２上のｎ＋埋め込み拡散
層８とを接触させてオン抵抗を低減したものである。ｎ
＋高濃度拡散層１はコレクタ電極Ｃに接続し、他の領域
のｎ＋高濃度拡散層２およびｐ拡散層３は、それぞれエ
ミッタ電極Ｅおよびベ−ス電極Ｂに接続する。このベ−
ス−コレクタ電極間に電圧を加えると、空乏層が底部ｎ
＋埋め込み層８にリ−チスル−し、空乏層中のベ−ス３
の曲部でブレ−クダウンする。活性層が１０μｍの場合
は、８０Ｖ程度しか耐圧が得られない。この素子を高耐
圧化するためには、上部半導体基板１１、すなわち、活
性層の不純物濃度ｎi を小さく、ｐ拡散層（ベ−ス）と
ｎ＋埋め込み層８との間の距離ｘを大きくすればいい
が、トレンチを深くするには限界があり、量産レベルで
１０μｍ，実験でも２５μｍ程度である。ベ−ス３深さ
３μｍ、ｎ＋埋め込み層幅２μｍとすると、トレンチ深
さが１０μｍの場合、ｘはほぼ５μｍとなり、その時の
耐圧（ＶCBO ）は、約６０Ｖになる。トレンチ深さが、
２５μｍ程度でも２００Ｖ程度しかならない。すなわ
ち、この素子では、１０μｍトレンチで１００Ｖの耐圧
が得られない。
レンチで素子分離された活性領域内に形成された横型の
バイポ−ラトランジスタからなる素子の断面を示す。こ
の素子はトレンチ７の側壁に形成したｎ＋高濃度拡散層
１（コレクタ）と中間酸化膜１２上のｎ＋埋め込み拡散
層８とを接触させてオン抵抗を低減したものである。ｎ
＋高濃度拡散層１はコレクタ電極Ｃに接続し、他の領域
のｎ＋高濃度拡散層２およびｐ拡散層３は、それぞれエ
ミッタ電極Ｅおよびベ−ス電極Ｂに接続する。このベ−
ス−コレクタ電極間に電圧を加えると、空乏層が底部ｎ
＋埋め込み層８にリ−チスル−し、空乏層中のベ−ス３
の曲部でブレ−クダウンする。活性層が１０μｍの場合
は、８０Ｖ程度しか耐圧が得られない。この素子を高耐
圧化するためには、上部半導体基板１１、すなわち、活
性層の不純物濃度ｎi を小さく、ｐ拡散層（ベ−ス）と
ｎ＋埋め込み層８との間の距離ｘを大きくすればいい
が、トレンチを深くするには限界があり、量産レベルで
１０μｍ，実験でも２５μｍ程度である。ベ−ス３深さ
３μｍ、ｎ＋埋め込み層幅２μｍとすると、トレンチ深
さが１０μｍの場合、ｘはほぼ５μｍとなり、その時の
耐圧（ＶCBO ）は、約６０Ｖになる。トレンチ深さが、
２５μｍ程度でも２００Ｖ程度しかならない。すなわ
ち、この素子では、１０μｍトレンチで１００Ｖの耐圧
が得られない。
【０００８】
【発明が解決しようとする課題】この様に、従来のＳＯ
Ｉ基板をウェ−ハとして用いた半導体装置では、耐圧を
向上させるためには、主として中間酸化膜を厚くする必
要がある。また、耐圧を上げるには、ＳＯＩ基板の活性
層を厚くすることによっても可能であるが、半導体装置
の微細化が進む現状では有利な手段ではない。さらに、
トレンチは活性層に合わせて形成されるので、活性層を
厚くしようとしてもトレンチを深くするには限界があ
り、トレンチを深くすることによって耐圧向上を計るこ
とは困難である。中間酸化膜を厚くすると耐圧は上昇す
るが、このウェ−ハで使用される中間酸化膜は熱酸化膜
であり、３μｍ以上の酸化膜の形成は困難であること、
また図１３に示すように、中間酸化膜の厚みが増すにし
たがって、ウェ−ハは、著しく反るようになる。ウェ−
ハが反ると、ステッパ−などの半導体製造装置に適用し
難くなってくる。図は、直径５インチのウェ−ハの中間
酸化膜の膜厚とウェ−ハの反り量との関係を示す図であ
る。縦軸はＳＯＩ基板（ウェ−ハ）の反り量（μｍ）を
示し、横軸は、ウェ−ハの中間酸化膜厚（μｍ）を現し
ている。台基板は６２５μｍであり、白丸を含む直線
は、上部半導体基板（活性層）が１０μｍのウェ−ハ、
黒丸を含む直線は、活性層が２０μｍのウェ−ハの特性
をそれぞれ示している。反り量が６０μｍ以上になる
と、スッテパ−の搬送限界を越えるのでこの中間酸化膜
が、１．２μｍ以上になるとステッパ−などの半導体製
造装置にウェ−ハを適用することが困難になる。
Ｉ基板をウェ−ハとして用いた半導体装置では、耐圧を
向上させるためには、主として中間酸化膜を厚くする必
要がある。また、耐圧を上げるには、ＳＯＩ基板の活性
層を厚くすることによっても可能であるが、半導体装置
の微細化が進む現状では有利な手段ではない。さらに、
トレンチは活性層に合わせて形成されるので、活性層を
厚くしようとしてもトレンチを深くするには限界があ
り、トレンチを深くすることによって耐圧向上を計るこ
とは困難である。中間酸化膜を厚くすると耐圧は上昇す
るが、このウェ−ハで使用される中間酸化膜は熱酸化膜
であり、３μｍ以上の酸化膜の形成は困難であること、
また図１３に示すように、中間酸化膜の厚みが増すにし
たがって、ウェ−ハは、著しく反るようになる。ウェ−
ハが反ると、ステッパ−などの半導体製造装置に適用し
難くなってくる。図は、直径５インチのウェ−ハの中間
酸化膜の膜厚とウェ−ハの反り量との関係を示す図であ
る。縦軸はＳＯＩ基板（ウェ−ハ）の反り量（μｍ）を
示し、横軸は、ウェ−ハの中間酸化膜厚（μｍ）を現し
ている。台基板は６２５μｍであり、白丸を含む直線
は、上部半導体基板（活性層）が１０μｍのウェ−ハ、
黒丸を含む直線は、活性層が２０μｍのウェ−ハの特性
をそれぞれ示している。反り量が６０μｍ以上になる
と、スッテパ−の搬送限界を越えるのでこの中間酸化膜
が、１．２μｍ以上になるとステッパ−などの半導体製
造装置にウェ−ハを適用することが困難になる。
【０００９】本発明は、このような事情によってなされ
たものであり、ウェ−ハの反りを抑えながら素子耐圧を
向上させ、かつ、活性層が薄く素子面積の小さい半導体
装置を提供することを目的としている。
たものであり、ウェ−ハの反りを抑えながら素子耐圧を
向上させ、かつ、活性層が薄く素子面積の小さい半導体
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
台基板、１０μｍ厚の上部半導体基板、および前記両基
板に挟まれた１μｍ厚の中間酸化膜を備えた半導体基板
と、前記上部半導体基板表面から前記中間酸化膜に到達
するように前記上部半導体基板に形成された複数のトレ
ンチと、前記トレンチの少なくとも一部の側壁の周辺に
形成されたｎ＋不純物層であるドレイン領域とを備え、
前記トレンチ底辺およびその周辺部分における前記上部
半導体基板と前記台基板との間隔は、１μｍより大きく
することを特徴としている。また、本発明の半導体装置
は、台基板、活性層を備えた上部半導体基板および前記
両基板に挟まれた中間酸化膜を有する半導体基板と、前
記活性層内にその表面が露出するように形成され、前記
活性層とは導電型の異なる導電型を有するベ−ス領域
と、前記ベ−ス領域に隣接し、その表面が露出するよう
に形成され、前記活性層と同じ導電型を有するソ−ス領
域と、前記活性層内に形成され、前記活性層と同じ導電
型を有するドレイン領域と、前記上部半導体基板表面か
ら前記中間酸化膜表面に到達するように前記上部半導体
基板に形成され、素子分離領域を構成するトレンチと、
前記上部半導体基板表面から前記中間酸化膜表面に到達
するように前記上部半導体基板の前記素子分離領域内に
形成され、その側壁周辺の活性層内に前記ドレイン領域
を備えたトレンチと、前記素子分離領域を構成するトレ
ンチの側壁周辺の活性層内に形成され前記活性層とは同
じ導電型を有し、他の領域とはフロ−ティング状態にあ
る高濃度不純物拡散層とを具備し、前記ドレイン領域を
備えたトレンチの底辺およびその周辺部分における前記
上部半導体基板と前記台基板との間隔は、その他の部分
の前記上部半導体基板と前記台基板との間隔より大きい
ことを特徴としている。
台基板、１０μｍ厚の上部半導体基板、および前記両基
板に挟まれた１μｍ厚の中間酸化膜を備えた半導体基板
と、前記上部半導体基板表面から前記中間酸化膜に到達
するように前記上部半導体基板に形成された複数のトレ
ンチと、前記トレンチの少なくとも一部の側壁の周辺に
形成されたｎ＋不純物層であるドレイン領域とを備え、
前記トレンチ底辺およびその周辺部分における前記上部
半導体基板と前記台基板との間隔は、１μｍより大きく
することを特徴としている。また、本発明の半導体装置
は、台基板、活性層を備えた上部半導体基板および前記
両基板に挟まれた中間酸化膜を有する半導体基板と、前
記活性層内にその表面が露出するように形成され、前記
活性層とは導電型の異なる導電型を有するベ−ス領域
と、前記ベ−ス領域に隣接し、その表面が露出するよう
に形成され、前記活性層と同じ導電型を有するソ−ス領
域と、前記活性層内に形成され、前記活性層と同じ導電
型を有するドレイン領域と、前記上部半導体基板表面か
ら前記中間酸化膜表面に到達するように前記上部半導体
基板に形成され、素子分離領域を構成するトレンチと、
前記上部半導体基板表面から前記中間酸化膜表面に到達
するように前記上部半導体基板の前記素子分離領域内に
形成され、その側壁周辺の活性層内に前記ドレイン領域
を備えたトレンチと、前記素子分離領域を構成するトレ
ンチの側壁周辺の活性層内に形成され前記活性層とは同
じ導電型を有し、他の領域とはフロ−ティング状態にあ
る高濃度不純物拡散層とを具備し、前記ドレイン領域を
備えたトレンチの底辺およびその周辺部分における前記
上部半導体基板と前記台基板との間隔は、その他の部分
の前記上部半導体基板と前記台基板との間隔より大きい
ことを特徴としている。
【００１１】本発明の半導体装置の製造方法は、台基板
と、上部半導体基板と、これら両基板に挟まれた中間酸
化膜とを備えた半導体基板の前記上部半導体基板表面か
ら前記中間酸化膜に到達するようにトレンチを形成する
工程と、前記トレンチの少なくとも一部の側壁周辺に不
純物拡散層を形成する工程と、前記トレンチ底辺に露出
している前記中間酸化膜をエッチングして、この中間酸
化膜を前記トレンチ底辺から後退させる工程と、前記ト
レンチ側壁表面および前記中間酸化膜が後退した後の前
記上部半導体基板および前記台基板表面を酸化すること
により、前記トレンチ底辺およびその周辺部分におい
て、前記上部半導体基板と前記台基板との間隔をその他
の部分の前記上部半導体基板と前記台基板との間隔より
大きくする工程とを備えていることを特徴としている。
と、上部半導体基板と、これら両基板に挟まれた中間酸
化膜とを備えた半導体基板の前記上部半導体基板表面か
ら前記中間酸化膜に到達するようにトレンチを形成する
工程と、前記トレンチの少なくとも一部の側壁周辺に不
純物拡散層を形成する工程と、前記トレンチ底辺に露出
している前記中間酸化膜をエッチングして、この中間酸
化膜を前記トレンチ底辺から後退させる工程と、前記ト
レンチ側壁表面および前記中間酸化膜が後退した後の前
記上部半導体基板および前記台基板表面を酸化すること
により、前記トレンチ底辺およびその周辺部分におい
て、前記上部半導体基板と前記台基板との間隔をその他
の部分の前記上部半導体基板と前記台基板との間隔より
大きくする工程とを備えていることを特徴としている。
【００１２】
【作用】図１１に示すように、ブレ−クダウンポイント
はトレンチ側壁に形成されたｎ＋拡散層の底部にあるの
で、この部分の下の中間酸化膜のみ部分的に厚くすれば
このｎ＋拡散層と台基板との距離が長くなり、ブレ−ク
ダウン電圧が高くなる。同時に、中間酸化膜の他の部分
は薄いので、ウェ−ハの反りが減少してステッパ−など
への適用も可能になる。
はトレンチ側壁に形成されたｎ＋拡散層の底部にあるの
で、この部分の下の中間酸化膜のみ部分的に厚くすれば
このｎ＋拡散層と台基板との距離が長くなり、ブレ−ク
ダウン電圧が高くなる。同時に、中間酸化膜の他の部分
は薄いので、ウェ−ハの反りが減少してステッパ−など
への適用も可能になる。
【００１３】
【実施例】以下、図を参照して本発明の実施例を説明す
る。図１は本発明に係る第１の実施例のＬＤＭＯＳ構造
の半導体装置の断面図である。図は、ＳＯＩ基板（ウェ
−ハ）に形成された１素子の右半分を示すものである。
左側面部に形成されたトレンチ７は、この素子の中心に
位置しており、左右対照であるので左半分は省略した。
ウェ−ハは、６２５μｍ厚のシリコンの台基板１０と、
１μｍ厚の中間酸化膜１２と、不純物濃度が４×１０14
／ｃｍ3 である１０μｍ厚の上部半導体基板（以下、活
性層という）１１から構成されている。素子は、トレン
チによって素子分離されており、トレンチ７は、素子内
にも形成されていて、その側壁には、ドレインとなるｎ
＋高濃度拡散層１が形成されている。ウェ−ハ表面に形
成された表面絶縁膜５は、例えば、１．５μｍ厚であ
り、この上にドレイン電極Ｄおよびソ−ス電極Ｓが形成
されている。ゲ−ト電極Ｇは、表面絶縁膜５と活性層と
の間に形成され、活性層内のベ−ス領域となるｐ＋拡散
層４とゲ−ト絶縁膜を介して対向している。ソ−ス電極
Ｓは、ソ−ス領域であるｎ＋拡散層２とその外側に形成
されたベ−ス領域と接続している。前記素子中心に形成
されたトレンチ７には、ｎ＋拡散層１が形成されている
が、これはドレイン電極Ｄと接続してドレイン領域とな
る。
る。図１は本発明に係る第１の実施例のＬＤＭＯＳ構造
の半導体装置の断面図である。図は、ＳＯＩ基板（ウェ
−ハ）に形成された１素子の右半分を示すものである。
左側面部に形成されたトレンチ７は、この素子の中心に
位置しており、左右対照であるので左半分は省略した。
ウェ−ハは、６２５μｍ厚のシリコンの台基板１０と、
１μｍ厚の中間酸化膜１２と、不純物濃度が４×１０14
／ｃｍ3 である１０μｍ厚の上部半導体基板（以下、活
性層という）１１から構成されている。素子は、トレン
チによって素子分離されており、トレンチ７は、素子内
にも形成されていて、その側壁には、ドレインとなるｎ
＋高濃度拡散層１が形成されている。ウェ−ハ表面に形
成された表面絶縁膜５は、例えば、１．５μｍ厚であ
り、この上にドレイン電極Ｄおよびソ−ス電極Ｓが形成
されている。ゲ−ト電極Ｇは、表面絶縁膜５と活性層と
の間に形成され、活性層内のベ−ス領域となるｐ＋拡散
層４とゲ−ト絶縁膜を介して対向している。ソ−ス電極
Ｓは、ソ−ス領域であるｎ＋拡散層２とその外側に形成
されたベ−ス領域と接続している。前記素子中心に形成
されたトレンチ７には、ｎ＋拡散層１が形成されている
が、これはドレイン電極Ｄと接続してドレイン領域とな
る。
【００１４】トレンチ７は、側壁上に形成されたＳｉＯ
2 酸化膜７１とトレンチ孔内に充填されているポリシリ
コン７２とを有している。このポリシリコンが充填され
ている領域は、ｎ＋拡散層（ドレイン）１の下にある中
間酸化膜１２の中にまで延在しており、その分だけ中間
酸化膜を厚くしている。すなわち、ドレイン底部が前述
のようにブレ−クダウンポイントとなるので、その部分
のみ厚くすると、台基板とドレインとの距離が部分的に
大きくなり、その結果素子耐圧が向上する。中間酸化膜
の厚い部分９をどのくらいの長さにするかはドレインで
あるｎ＋拡散層１のトレンチ表面からの深さによる。こ
の厚い部分９は、トレンチ底辺と中間酸化膜が接するｎ
＋拡散層などの不純物拡散層を完全にその上に含む必要
がある。この厚い部分がドレインのトレンチ側壁からの
深さを越えていれば、高耐圧を維持する効果を十分期待
する事ができる。ｎ＋拡散層１の深さは、現状では０．
５〜５μｍ程度であるので、前記トレンチ側壁から厚い
部分とそれ以外の薄い部分の境界までの長さ（Ｒ）は、
０．５〜６μｍ程度は必要である。また、この厚い部分
９の厚さは、側壁に形成した酸化膜の厚みが０．０５〜
１．５μｍ程度であり、トレンチ径が０．８〜５μｍ程
度であるので、およそ３．３μｍ以上にする事はでき
る。
2 酸化膜７１とトレンチ孔内に充填されているポリシリ
コン７２とを有している。このポリシリコンが充填され
ている領域は、ｎ＋拡散層（ドレイン）１の下にある中
間酸化膜１２の中にまで延在しており、その分だけ中間
酸化膜を厚くしている。すなわち、ドレイン底部が前述
のようにブレ−クダウンポイントとなるので、その部分
のみ厚くすると、台基板とドレインとの距離が部分的に
大きくなり、その結果素子耐圧が向上する。中間酸化膜
の厚い部分９をどのくらいの長さにするかはドレインで
あるｎ＋拡散層１のトレンチ表面からの深さによる。こ
の厚い部分９は、トレンチ底辺と中間酸化膜が接するｎ
＋拡散層などの不純物拡散層を完全にその上に含む必要
がある。この厚い部分がドレインのトレンチ側壁からの
深さを越えていれば、高耐圧を維持する効果を十分期待
する事ができる。ｎ＋拡散層１の深さは、現状では０．
５〜５μｍ程度であるので、前記トレンチ側壁から厚い
部分とそれ以外の薄い部分の境界までの長さ（Ｒ）は、
０．５〜６μｍ程度は必要である。また、この厚い部分
９の厚さは、側壁に形成した酸化膜の厚みが０．０５〜
１．５μｍ程度であり、トレンチ径が０．８〜５μｍ程
度であるので、およそ３．３μｍ以上にする事はでき
る。
【００１５】また、中間酸化膜の厚さとは、中間酸化膜
のトレンチ底辺及びその周辺部分に形成された厚い部分
を指さずに、その他の部分の厚さをいう。中間酸化膜の
大部分を占める前記その他の部分は、前記厚い部分より
当然薄く、３μｍ以下に出来る。また、０．１μｍにす
ることも可能である。特に、図１３にも示されているよ
うに、５インチ径のウェ−ハの反りが６０μｍを越える
と、ステッパ−などへの適用が困難になるので、この値
を越えないように他の部分の厚みを１．２μｍ以下にす
ると良い。ウェ−ハの反りは、大体その径の自乗に比例
するが、この反りをステッパ−適用の限界値である６０
μｍ内に抑えるために許容される中間酸化膜厚の最大値
は、５インチ径の場合は、前述のように約１．２μｍで
あるが、３インチ径の場合は、約３．３μｍ、４インチ
径の場合は、約１．９μｍ、６インチ径の場合は、約
０．８μｍであり、さらに径が大きくなれば、それだけ
この最大値は小さくなる。本発明では、このように、中
間酸化膜厚が薄くても、高耐圧を維持しながらステッパ
−への適用が容易になる。
のトレンチ底辺及びその周辺部分に形成された厚い部分
を指さずに、その他の部分の厚さをいう。中間酸化膜の
大部分を占める前記その他の部分は、前記厚い部分より
当然薄く、３μｍ以下に出来る。また、０．１μｍにす
ることも可能である。特に、図１３にも示されているよ
うに、５インチ径のウェ−ハの反りが６０μｍを越える
と、ステッパ−などへの適用が困難になるので、この値
を越えないように他の部分の厚みを１．２μｍ以下にす
ると良い。ウェ−ハの反りは、大体その径の自乗に比例
するが、この反りをステッパ−適用の限界値である６０
μｍ内に抑えるために許容される中間酸化膜厚の最大値
は、５インチ径の場合は、前述のように約１．２μｍで
あるが、３インチ径の場合は、約３．３μｍ、４インチ
径の場合は、約１．９μｍ、６インチ径の場合は、約
０．８μｍであり、さらに径が大きくなれば、それだけ
この最大値は小さくなる。本発明では、このように、中
間酸化膜厚が薄くても、高耐圧を維持しながらステッパ
−への適用が容易になる。
【００１６】次に、図２を参照してこの実施例の半導体
装置の製造方法を説明する。まず、ｎ型シリコン半導体
基板を２枚用意し、これらの表面上に熱酸化法等により
絶縁酸化膜を１μｍ程度形成する。そして、２枚の半導
体基板の酸化膜同志を合わせて、約１０００℃、９０分
間酸素雰囲気中で加熱して両者を接合する。次に、半導
体基板表面をラッピングして約１０μｍの厚さの活性層
１１と約６００μｍの厚さの台基板１０を形成し、その
中間には、約１μｍ厚の中間酸化膜１２を配置してウェ
−ハをする形成する。その後、活性層１１に熱酸化法等
により絶縁酸化膜１３を約１μｍ厚に形成する。つい
で、ＰＥＰ（Photo Engrave Process ）でレジストをパ
タ−ニングして酸化膜１３を部分的に除去し、これをマ
スクとしてＲＩＥ（Reactive Ion Etching）により幅約
２μｍ、深さ約１０μｍのトレンチ７を活性層１１に中
間酸化膜１２に達するように形成する（図２（ａ））。
装置の製造方法を説明する。まず、ｎ型シリコン半導体
基板を２枚用意し、これらの表面上に熱酸化法等により
絶縁酸化膜を１μｍ程度形成する。そして、２枚の半導
体基板の酸化膜同志を合わせて、約１０００℃、９０分
間酸素雰囲気中で加熱して両者を接合する。次に、半導
体基板表面をラッピングして約１０μｍの厚さの活性層
１１と約６００μｍの厚さの台基板１０を形成し、その
中間には、約１μｍ厚の中間酸化膜１２を配置してウェ
−ハをする形成する。その後、活性層１１に熱酸化法等
により絶縁酸化膜１３を約１μｍ厚に形成する。つい
で、ＰＥＰ（Photo Engrave Process ）でレジストをパ
タ−ニングして酸化膜１３を部分的に除去し、これをマ
スクとしてＲＩＥ（Reactive Ion Etching）により幅約
２μｍ、深さ約１０μｍのトレンチ７を活性層１１に中
間酸化膜１２に達するように形成する（図２（ａ））。
【００１７】ついで、マスクとして用いた酸化膜１３を
エッチング除去する。ＰＯＣｌ3 をトレンチ側壁に堆積
してから加熱処理して側壁から活性層内にリンなどの不
純物を拡散してｎ＋高濃度不純物拡散層１を形成する。
その後、例えば、弗化アンモン（ＮＨ4 Ｆ）をエッチン
グ液として、トレンチ７底部に露出している中間酸化膜
１２を除去し、さらに、エッチングを進めて中間酸化膜
１２を後退させる（図２（ｂ））。ついで、約１０５０
℃の酸化雰囲気中で１５０分間熱酸化処理し、トレンチ
７側壁に０．８μｍ程度のシリコン酸化膜７１を形成す
る。この時、酸化は、トレンチ側壁のみならず、内部の
中間酸化膜が除去されている部分にも及び、露出してい
る活性層および台基板表面も酸化される。勿論活性層１
１表面も一様に酸化されている。ついで、減圧ＣＶＤに
よりポリシリコンをトレンチ内および活性層表面に堆積
させる。トレンチ内はほぼ完全にポリシリコン７２によ
って充填され、同時に活性層１１上にもポリシリコンは
堆積する。ついで、トレンチ７内部のポリシリコン７２
は残るようにＣＤＥ法を用いて表面上をエッチバックす
る（図２（ｃ））。その後、１０５０℃の酸化雰囲気中
で１５０分間熱酸化処理を行ってポリシリコン７２の上
を酸化し、さらにこの上にＣＶＤによりＳｉＯ2 からな
る表面酸化膜５を約１．５μｍ滞積させる。この他、活
性層１１内のベ−スおよびソ−ス、活性層１１上のポリ
シリコンゲ−ト電極、アルミニウムからなるソ−ス、ド
レイン電極等は、これらの製造工程の前後の適宜の時期
に形成される。
エッチング除去する。ＰＯＣｌ3 をトレンチ側壁に堆積
してから加熱処理して側壁から活性層内にリンなどの不
純物を拡散してｎ＋高濃度不純物拡散層１を形成する。
その後、例えば、弗化アンモン（ＮＨ4 Ｆ）をエッチン
グ液として、トレンチ７底部に露出している中間酸化膜
１２を除去し、さらに、エッチングを進めて中間酸化膜
１２を後退させる（図２（ｂ））。ついで、約１０５０
℃の酸化雰囲気中で１５０分間熱酸化処理し、トレンチ
７側壁に０．８μｍ程度のシリコン酸化膜７１を形成す
る。この時、酸化は、トレンチ側壁のみならず、内部の
中間酸化膜が除去されている部分にも及び、露出してい
る活性層および台基板表面も酸化される。勿論活性層１
１表面も一様に酸化されている。ついで、減圧ＣＶＤに
よりポリシリコンをトレンチ内および活性層表面に堆積
させる。トレンチ内はほぼ完全にポリシリコン７２によ
って充填され、同時に活性層１１上にもポリシリコンは
堆積する。ついで、トレンチ７内部のポリシリコン７２
は残るようにＣＤＥ法を用いて表面上をエッチバックす
る（図２（ｃ））。その後、１０５０℃の酸化雰囲気中
で１５０分間熱酸化処理を行ってポリシリコン７２の上
を酸化し、さらにこの上にＣＶＤによりＳｉＯ2 からな
る表面酸化膜５を約１．５μｍ滞積させる。この他、活
性層１１内のベ−スおよびソ−ス、活性層１１上のポリ
シリコンゲ−ト電極、アルミニウムからなるソ−ス、ド
レイン電極等は、これらの製造工程の前後の適宜の時期
に形成される。
【００１８】前記実施例の方法によれば、トレンチ側壁
に沿って形成されたドレインなどのｎ＋拡散層の下の部
分のみ厚くした中間酸化膜を容易に形成することができ
る。そして、耐圧は、活性層厚が約１０μｍ、中間酸化
膜厚が約１μｍであるので、従来なら３３０Ｖ程度であ
るところ、４００Ｖをこえる値を得ることができる。
に沿って形成されたドレインなどのｎ＋拡散層の下の部
分のみ厚くした中間酸化膜を容易に形成することができ
る。そして、耐圧は、活性層厚が約１０μｍ、中間酸化
膜厚が約１μｍであるので、従来なら３３０Ｖ程度であ
るところ、４００Ｖをこえる値を得ることができる。
【００１９】つぎに、図３および図４を参照して第２の
実施例を説明する。まず、第１のｎ型シリコン半導体基
板の表面に熱酸化によって１μｍ厚の酸化膜（Ｓｉ
Ｏ2 ）を形成する。ついで、弗化アンモン（ＮＨ4 Ｆ）
をエッチング液としてレジストをパタ−ニングして酸化
膜を部分的に除去し、これをマスクとしてウエットエッ
チングにより複数の溝を形成する（図３（ａ））。つい
で、酸化膜を剥離してから、この表面を改めて熱酸化し
て溝の中も含めて１μｍ厚の酸化膜を形成し、これを活
性層１１として使われる基板とする（図３（ｂ））。そ
の後、表面に約１μｍ厚の酸化膜を有する第２のシリコ
ン半導体基板を酸化膜同志が合うように重ねてから、両
者を１０００℃、９０分間酸素雰囲気中で加熱処理して
接合する。第２のシリコン半導体基板は、台基板１０と
して用いられ、基板１１は、ラッピングされて１０μｍ
厚の活性層となる（図３（ｃ））。図に示されるよう
に、溝が形成された部分は、空洞１４となっており、中
間酸化膜の厚膜部分９を構成している。
実施例を説明する。まず、第１のｎ型シリコン半導体基
板の表面に熱酸化によって１μｍ厚の酸化膜（Ｓｉ
Ｏ2 ）を形成する。ついで、弗化アンモン（ＮＨ4 Ｆ）
をエッチング液としてレジストをパタ−ニングして酸化
膜を部分的に除去し、これをマスクとしてウエットエッ
チングにより複数の溝を形成する（図３（ａ））。つい
で、酸化膜を剥離してから、この表面を改めて熱酸化し
て溝の中も含めて１μｍ厚の酸化膜を形成し、これを活
性層１１として使われる基板とする（図３（ｂ））。そ
の後、表面に約１μｍ厚の酸化膜を有する第２のシリコ
ン半導体基板を酸化膜同志が合うように重ねてから、両
者を１０００℃、９０分間酸素雰囲気中で加熱処理して
接合する。第２のシリコン半導体基板は、台基板１０と
して用いられ、基板１１は、ラッピングされて１０μｍ
厚の活性層となる（図３（ｃ））。図に示されるよう
に、溝が形成された部分は、空洞１４となっており、中
間酸化膜の厚膜部分９を構成している。
【００２０】その後、活性層１１に熱酸化法等により絶
縁酸化膜を約１μｍ厚に形成する。ついで、ＰＥＰでレ
ジストをパタ−ニングして絶縁酸化膜を部分的に除去
し、これをマスクとしてＲＩＥにより幅約２μｍ、深さ
約１０μｍのトレンチ７を活性層１１に形成する。トレ
ンチは、厚膜部分９の上に形成されるようにする。つい
で、マスクとして用いた酸化膜をエッチング除去する。
ＰＯＣｌ3 をトレンチ側壁に堆積してから加熱処理して
側壁から活性層内に不純物を拡散してｎ＋高濃度拡散層
１を形成する。ついで、約１０５０℃の酸化雰囲気中で
１５０分間熱酸化処理し、トレンチ７側壁に０．８μｍ
程度のシリコン酸化膜７１を形成する。この時、酸化
は、トレンチ側壁のみならず、内部の中間酸化膜が除去
されている部分にも及んでおり、露出している活性層お
よび台基板表面も酸化される。勿論活性層１１表面も一
様に酸化されている。ついで、減圧ＣＶＤによりポリシ
リコンをトレンチ内および活性層表面に堆積させる。ト
レンチ内はほぼ完全にポリシリコン７２によって充填さ
れ、同時に活性層１１上にもポリシリコンは堆積する。
ついで、トレンチ７内部のポリシリコン７２は残るよう
にＣＤＥ法を用いて表面上をエッチバックする。その
後、１０５０℃の酸化雰囲気中で１５０分間熱酸化処理
を行ってポリシリコン７２の上を酸化する。その他の拡
散層や電極等は、前の実施例と同じ様に形成される。こ
の空洞には、空気が充填誘電体として充填されているの
で、空洞部分をポリシリコンが充填されている中間酸化
膜の厚い部分よりも薄くすることが可能である。また、
空洞部分は、空冷効果を期待できるので、空冷装置を兼
ねることができる（図４）。図４は、図３に示す製造工
程に従って形成された半導体装置の要部断面図を現して
いる。
縁酸化膜を約１μｍ厚に形成する。ついで、ＰＥＰでレ
ジストをパタ−ニングして絶縁酸化膜を部分的に除去
し、これをマスクとしてＲＩＥにより幅約２μｍ、深さ
約１０μｍのトレンチ７を活性層１１に形成する。トレ
ンチは、厚膜部分９の上に形成されるようにする。つい
で、マスクとして用いた酸化膜をエッチング除去する。
ＰＯＣｌ3 をトレンチ側壁に堆積してから加熱処理して
側壁から活性層内に不純物を拡散してｎ＋高濃度拡散層
１を形成する。ついで、約１０５０℃の酸化雰囲気中で
１５０分間熱酸化処理し、トレンチ７側壁に０．８μｍ
程度のシリコン酸化膜７１を形成する。この時、酸化
は、トレンチ側壁のみならず、内部の中間酸化膜が除去
されている部分にも及んでおり、露出している活性層お
よび台基板表面も酸化される。勿論活性層１１表面も一
様に酸化されている。ついで、減圧ＣＶＤによりポリシ
リコンをトレンチ内および活性層表面に堆積させる。ト
レンチ内はほぼ完全にポリシリコン７２によって充填さ
れ、同時に活性層１１上にもポリシリコンは堆積する。
ついで、トレンチ７内部のポリシリコン７２は残るよう
にＣＤＥ法を用いて表面上をエッチバックする。その
後、１０５０℃の酸化雰囲気中で１５０分間熱酸化処理
を行ってポリシリコン７２の上を酸化する。その他の拡
散層や電極等は、前の実施例と同じ様に形成される。こ
の空洞には、空気が充填誘電体として充填されているの
で、空洞部分をポリシリコンが充填されている中間酸化
膜の厚い部分よりも薄くすることが可能である。また、
空洞部分は、空冷効果を期待できるので、空冷装置を兼
ねることができる（図４）。図４は、図３に示す製造工
程に従って形成された半導体装置の要部断面図を現して
いる。
【００２１】この実施例では、中間酸化膜に空洞１４を
形成したが、トレンチ７と空洞１４の間にある酸化膜を
除去して空洞部にもポリシリコンを充填することができ
る。充填物としては、ポリシリコンに限らず、ＳｉＯ2
やＳｉ3 Ｎ4 なども使用できるが、これについては、他
の実施例でも同様である。この実施例で形成された中間
酸化膜の厚膜部分の厚さは、前述した溝の深さに依存す
るので比較的制御しやすい。この例では、活性層となる
半導体基板に溝を形成したが、台基板となる方の半導体
基板に溝形成をしても良い。その時の断面図は、空洞部
１４が中間酸化膜より下に配置されるような形状になっ
ている。また、溝を両方の半導体基板に設けることもで
きる。その時は、中間酸化膜が空洞部１５の中心を水平
に通る様な断面形状を有している。しかし、この方法で
は、上下の溝を合わせる必要があり、困難を伴う作業が
増えることになるので有利な方法ではない。
形成したが、トレンチ７と空洞１４の間にある酸化膜を
除去して空洞部にもポリシリコンを充填することができ
る。充填物としては、ポリシリコンに限らず、ＳｉＯ2
やＳｉ3 Ｎ4 なども使用できるが、これについては、他
の実施例でも同様である。この実施例で形成された中間
酸化膜の厚膜部分の厚さは、前述した溝の深さに依存す
るので比較的制御しやすい。この例では、活性層となる
半導体基板に溝を形成したが、台基板となる方の半導体
基板に溝形成をしても良い。その時の断面図は、空洞部
１４が中間酸化膜より下に配置されるような形状になっ
ている。また、溝を両方の半導体基板に設けることもで
きる。その時は、中間酸化膜が空洞部１５の中心を水平
に通る様な断面形状を有している。しかし、この方法で
は、上下の溝を合わせる必要があり、困難を伴う作業が
増えることになるので有利な方法ではない。
【００２２】次ぎに、バイポ−ラトランジスタを用いた
第３の実施例を、従来例である図１２を参照して説明す
る。前述した従来（図１２）のものは、ｎ＋埋め込み層
があるので、空乏層は、ここで十分拡がらず、中間酸化
膜まで達しない。したがって、この中間酸化膜で耐圧を
維持することは難しい。そこで、このトランジスタに本
発明を適用するには、まず、埋め込み層の不純物濃度を
基板濃度近くまで薄くし、埋め込み層８の深さを例えば
０．５μｍ以下にする必要がある。この状態で、図に示
すトレンチ７の下及びｎ＋拡散層１の下の中間酸化膜１
２の部分のみを３μｍ程度に厚くし、その他の部分を１
μｍ程度に薄くすれば耐圧は十分向上する。
第３の実施例を、従来例である図１２を参照して説明す
る。前述した従来（図１２）のものは、ｎ＋埋め込み層
があるので、空乏層は、ここで十分拡がらず、中間酸化
膜まで達しない。したがって、この中間酸化膜で耐圧を
維持することは難しい。そこで、このトランジスタに本
発明を適用するには、まず、埋め込み層の不純物濃度を
基板濃度近くまで薄くし、埋め込み層８の深さを例えば
０．５μｍ以下にする必要がある。この状態で、図に示
すトレンチ７の下及びｎ＋拡散層１の下の中間酸化膜１
２の部分のみを３μｍ程度に厚くし、その他の部分を１
μｍ程度に薄くすれば耐圧は十分向上する。
【００２３】図５および図６を参照して第４の実施例を
説明する。図５が１素子の断面図を示し、図６は、複数
の素子を連続的に配列してなる半導体装置の平面図を示
している。これは、例えば、プラズマデイスプレイの出
力段６０の多出力ＩＣに用いて最適な例である。各素子
は、中心および素子境界にトレンチ７が形成されてお
り、中心のトレンチ側壁の周囲にはドレインとなるｎ＋
拡散層１が形成されている（図５では、素子境界のトレ
ンチは省略した）。図示のように、素子の中心にドレイ
ン電極Ｄがあり、ゲ−ト電極Ｇおよびソ−ス電極Ｓが同
心円状にその周囲に形成されており、各電極は外部端子
に接続されている。この多出力ＩＣは、その他に多出力
ドライバやハイサイドスイッチなどに用いられる。図５
は、図６に示す平面図のＡＡ′部分の断面図である。
説明する。図５が１素子の断面図を示し、図６は、複数
の素子を連続的に配列してなる半導体装置の平面図を示
している。これは、例えば、プラズマデイスプレイの出
力段６０の多出力ＩＣに用いて最適な例である。各素子
は、中心および素子境界にトレンチ７が形成されてお
り、中心のトレンチ側壁の周囲にはドレインとなるｎ＋
拡散層１が形成されている（図５では、素子境界のトレ
ンチは省略した）。図示のように、素子の中心にドレイ
ン電極Ｄがあり、ゲ−ト電極Ｇおよびソ−ス電極Ｓが同
心円状にその周囲に形成されており、各電極は外部端子
に接続されている。この多出力ＩＣは、その他に多出力
ドライバやハイサイドスイッチなどに用いられる。図５
は、図６に示す平面図のＡＡ′部分の断面図である。
【００２４】しかし、中間酸化膜１２の厚い部分９が多
いとＳＯＩ基板が歪んで破損することがあるので、その
破損を少なくしたい場合には、この厚い部分９は、ドレ
イン領域などのｎ＋拡散層１の形成されていないトレン
チ７に設けないようにすれば良い。
いとＳＯＩ基板が歪んで破損することがあるので、その
破損を少なくしたい場合には、この厚い部分９は、ドレ
イン領域などのｎ＋拡散層１の形成されていないトレン
チ７に設けないようにすれば良い。
【００２５】ついで、図７を参照して第５の実施例を説
明する。これは、図１に示す第１の実施例のＬＤＭＯＳ
構造の半導体装置の変形例であり、図７は、その断面図
であり、ＳＯＩ基板（ウェ−ハ）に形成された１素子の
右半分を示すものである。左側面部に形成され、ドレイ
ン領域（ｎ＋拡散層）１にその周囲を囲まれたトレンチ
７は、この素子の中心に位置しており、一方、右側面部
のトレンチ７は、ドレイン領域１を備えたトレンチ７を
囲むように形成されており、活性領域を内側に含む素子
分離領域を構成している。この素子分離領域の平面形状
は、例えば、図６の様に楕円であることもあれば、円形
や角型でもよく、その形状にとくに制限はない。また、
ドレイン領域１を備えたトレンチ７の平面形状も制限さ
れるものではない。ウェ−ハはシリコンの台基板１０
と、１μｍ厚の中間酸化膜１２と、不純物濃度が４×１
０14／ｃｍ3 である１０μｍ厚の活性層１１から構成さ
れている。中間酸化膜１２のトレンチ７底辺およびその
周辺のドレイン領域１が形成されている下の部分９は、
それ以外の部分（１μｍ厚）より厚くなっている。ドレ
イン領域１の底部が前述のようにブレ−クダウンポイン
トとなるので、他の部分は任意の厚さにして、その部分
を厚くすると、台基板１０とドレイン領域１底部との距
離が部分的に大きくなり、その結果素子耐圧が向上す
る。この厚い部分９は、トレンチ７底辺と中間酸化膜１
２が接するドレイン領域１底辺を完全にその上に含むこ
とが必要である。この厚い部分９の厚さ（Ｒ）が、ドレ
イン領域１のトレンチ７側壁からの深さを越えていれ
ば、高耐圧を維持することができる。トレンチ７の内部
および厚い部分９の内部にはポリシリコンが充填されて
いる。活性層１１には、その表面領域には、ベ−ス領域
となるｐ拡散層３およびその中にソ−ス領域となるｎ＋
拡散層２が形成されている。
明する。これは、図１に示す第１の実施例のＬＤＭＯＳ
構造の半導体装置の変形例であり、図７は、その断面図
であり、ＳＯＩ基板（ウェ−ハ）に形成された１素子の
右半分を示すものである。左側面部に形成され、ドレイ
ン領域（ｎ＋拡散層）１にその周囲を囲まれたトレンチ
７は、この素子の中心に位置しており、一方、右側面部
のトレンチ７は、ドレイン領域１を備えたトレンチ７を
囲むように形成されており、活性領域を内側に含む素子
分離領域を構成している。この素子分離領域の平面形状
は、例えば、図６の様に楕円であることもあれば、円形
や角型でもよく、その形状にとくに制限はない。また、
ドレイン領域１を備えたトレンチ７の平面形状も制限さ
れるものではない。ウェ−ハはシリコンの台基板１０
と、１μｍ厚の中間酸化膜１２と、不純物濃度が４×１
０14／ｃｍ3 である１０μｍ厚の活性層１１から構成さ
れている。中間酸化膜１２のトレンチ７底辺およびその
周辺のドレイン領域１が形成されている下の部分９は、
それ以外の部分（１μｍ厚）より厚くなっている。ドレ
イン領域１の底部が前述のようにブレ−クダウンポイン
トとなるので、他の部分は任意の厚さにして、その部分
を厚くすると、台基板１０とドレイン領域１底部との距
離が部分的に大きくなり、その結果素子耐圧が向上す
る。この厚い部分９は、トレンチ７底辺と中間酸化膜１
２が接するドレイン領域１底辺を完全にその上に含むこ
とが必要である。この厚い部分９の厚さ（Ｒ）が、ドレ
イン領域１のトレンチ７側壁からの深さを越えていれ
ば、高耐圧を維持することができる。トレンチ７の内部
および厚い部分９の内部にはポリシリコンが充填されて
いる。活性層１１には、その表面領域には、ベ−ス領域
となるｐ拡散層３およびその中にソ−ス領域となるｎ＋
拡散層２が形成されている。
【００２６】以上の構成は、図１の半導体装置と同じで
あるが、図７には、素子分離領域のトレンチ７の側面部
分の活性層に高不純物濃度のｎ＋拡散層１３が形成され
ている点でその半導体装置とは相違している。すなわ
ち、活性領域を囲む素子分離領域のトレンチ７に面した
活性領域に不純物を高濃度に拡散して先のｎ＋拡散層１
３を形成する。この層は、ベ−ス領域であるｐ拡散層３
とは離れており、フロ−テイング状態にあり、したがっ
て、ソ−ス／ドレイン間に逆バイアスを印加したとき
に、トレンチ側壁での界面再結合の発生を防ぐので、素
子分離領域でのリ−ク電流を少なくする事ができる。こ
の素子分離領域のトレンチ７の底部およびその周辺に形
成したｎ＋拡散層１３の底部の下の中間酸化膜１２もド
レイン領域１の下と同じく厚い部分９になっている。し
かし、この部分には高い電圧が掛かるわけではないの
で、本来は、厚くする必要はないが、前述のように製造
工程を短縮して製造を容易にするためには、すべてのト
レンチとその周辺部分の下の中間酸化膜１２を厚い部分
９にする方がよい。ＳＯＩ基板の機械的強度を高く維持
したいときは、耐圧に影響のない素子分離領域のトレン
チ７の下には、厚い部分９を形成しない方がよい。
あるが、図７には、素子分離領域のトレンチ７の側面部
分の活性層に高不純物濃度のｎ＋拡散層１３が形成され
ている点でその半導体装置とは相違している。すなわ
ち、活性領域を囲む素子分離領域のトレンチ７に面した
活性領域に不純物を高濃度に拡散して先のｎ＋拡散層１
３を形成する。この層は、ベ−ス領域であるｐ拡散層３
とは離れており、フロ−テイング状態にあり、したがっ
て、ソ−ス／ドレイン間に逆バイアスを印加したとき
に、トレンチ側壁での界面再結合の発生を防ぐので、素
子分離領域でのリ−ク電流を少なくする事ができる。こ
の素子分離領域のトレンチ７の底部およびその周辺に形
成したｎ＋拡散層１３の底部の下の中間酸化膜１２もド
レイン領域１の下と同じく厚い部分９になっている。し
かし、この部分には高い電圧が掛かるわけではないの
で、本来は、厚くする必要はないが、前述のように製造
工程を短縮して製造を容易にするためには、すべてのト
レンチとその周辺部分の下の中間酸化膜１２を厚い部分
９にする方がよい。ＳＯＩ基板の機械的強度を高く維持
したいときは、耐圧に影響のない素子分離領域のトレン
チ７の下には、厚い部分９を形成しない方がよい。
【００２７】前述のように、本発明の半導体装置は、完
全空乏層（ＦＤ；Full Depletion）構造のＳＯＩ基板を
備えているが、このＳＯＩ基板の中間酸化膜で電圧降下
が起こるので、この中間酸化膜を厚くすることによって
高耐圧が得られる。そして、その耐圧は、中間酸化膜の
材料の比誘電率εに依存している。例えば、図１や図２
に示す実施例では、中間酸化膜は、ＳｉＯ2 を主として
用いているが、耐圧は１μｍについて８０Ｖ変化する。
したがって、活性層（不純物濃度は、４×１０14／ｃｍ
3 ）の深さを１０μｍとし、中間酸化膜厚を１μｍとし
たときの耐圧は１４０Ｖであるが、中間酸化膜厚を２μ
ｍ厚くして、３μｍにすると、３００Ｖに上昇する。こ
のＳｉＯ2 の比誘電率εは、約３．８である。また、第
２の実施例では、ＳｉＯ2 を中間酸化膜にしているが、
この部分は、空洞になっており、空洞部分には、通常、
空気が満たされている。したがって、この中間酸化膜の
形成されている領域は、ＳｉＯ2 と空気から構成されて
おり、その比誘電率εは両者の中間的な値になる。この
領域が酸化物が無く全部空気であると仮定すると、空気
の比誘電率εは、ほぼ１であり、耐圧は、その厚さが１
μｍ増す毎に２５０Ｖ上昇する。したがって、上記の空
洞のある中間酸化膜では、耐圧の上昇率は、１μｍ増す
ごとに８０Ｖと２５０Ｖの中間の値になる。以上のよう
に、中間酸化膜の比誘電率εが小さくなれば耐圧が上が
るので、εの小さい材料を用いれば、トレンチおよびそ
の周辺近傍の中間酸化膜の膜厚部分を他の部分よりそれ
程厚くしなくても、高耐圧を十分確保することができ
る。
全空乏層（ＦＤ；Full Depletion）構造のＳＯＩ基板を
備えているが、このＳＯＩ基板の中間酸化膜で電圧降下
が起こるので、この中間酸化膜を厚くすることによって
高耐圧が得られる。そして、その耐圧は、中間酸化膜の
材料の比誘電率εに依存している。例えば、図１や図２
に示す実施例では、中間酸化膜は、ＳｉＯ2 を主として
用いているが、耐圧は１μｍについて８０Ｖ変化する。
したがって、活性層（不純物濃度は、４×１０14／ｃｍ
3 ）の深さを１０μｍとし、中間酸化膜厚を１μｍとし
たときの耐圧は１４０Ｖであるが、中間酸化膜厚を２μ
ｍ厚くして、３μｍにすると、３００Ｖに上昇する。こ
のＳｉＯ2 の比誘電率εは、約３．８である。また、第
２の実施例では、ＳｉＯ2 を中間酸化膜にしているが、
この部分は、空洞になっており、空洞部分には、通常、
空気が満たされている。したがって、この中間酸化膜の
形成されている領域は、ＳｉＯ2 と空気から構成されて
おり、その比誘電率εは両者の中間的な値になる。この
領域が酸化物が無く全部空気であると仮定すると、空気
の比誘電率εは、ほぼ１であり、耐圧は、その厚さが１
μｍ増す毎に２５０Ｖ上昇する。したがって、上記の空
洞のある中間酸化膜では、耐圧の上昇率は、１μｍ増す
ごとに８０Ｖと２５０Ｖの中間の値になる。以上のよう
に、中間酸化膜の比誘電率εが小さくなれば耐圧が上が
るので、εの小さい材料を用いれば、トレンチおよびそ
の周辺近傍の中間酸化膜の膜厚部分を他の部分よりそれ
程厚くしなくても、高耐圧を十分確保することができ
る。
【００２８】台基板電位を最下位電位（ＧＮＤ）にし、
主接合空乏層が底部にある中間酸化膜迄広がるように上
部半導体基板（活性層）の不純物濃度ｎi （／ｃｍ3 ）
を設定した前述の完全空乏層（ＦＤ）構造のＳＯＩ基板
について、その完全空乏層構造を維持する条件は、前記
活性層の不純物濃度ｎi をできるだけ小さくするか、活
性層の厚さｔ（μｍ）をできるだけ小さくする必要があ
る。一方、デバイスのオン抵抗Ｒを小さくする、例え
ば、０．３Ωｃｍ2 程度以下にするためには、前記不純
物濃度ｎi を大きくするか、活性層の厚さｔをできるだ
け大きくする必要があるので、この条件とは、背反して
いる。活性層の不純物濃度ｎi は、活性層の固有抵抗ρ
（Ωｃｍ）とは反比例する。また、図７に示すｐ拡散層
３の基板表面からの深さをｘj （μｍ）、ｐ拡散層３の
底面から中間酸化膜１２の表面までの距離をｗ（μｍ）
とすると、前記活性層の厚さｔは、ｗ＋ｘj で表され
る。前記不純物濃度ｎj は、ｗ2 に反比例している。
主接合空乏層が底部にある中間酸化膜迄広がるように上
部半導体基板（活性層）の不純物濃度ｎi （／ｃｍ3 ）
を設定した前述の完全空乏層（ＦＤ）構造のＳＯＩ基板
について、その完全空乏層構造を維持する条件は、前記
活性層の不純物濃度ｎi をできるだけ小さくするか、活
性層の厚さｔ（μｍ）をできるだけ小さくする必要があ
る。一方、デバイスのオン抵抗Ｒを小さくする、例え
ば、０．３Ωｃｍ2 程度以下にするためには、前記不純
物濃度ｎi を大きくするか、活性層の厚さｔをできるだ
け大きくする必要があるので、この条件とは、背反して
いる。活性層の不純物濃度ｎi は、活性層の固有抵抗ρ
（Ωｃｍ）とは反比例する。また、図７に示すｐ拡散層
３の基板表面からの深さをｘj （μｍ）、ｐ拡散層３の
底面から中間酸化膜１２の表面までの距離をｗ（μｍ）
とすると、前記活性層の厚さｔは、ｗ＋ｘj で表され
る。前記不純物濃度ｎj は、ｗ2 に反比例している。
【００２９】ここで、前の図７を参照してＳＯＩ基板に
完全空乏層が形成される条件にその活性層の不純物濃度
がどの様に関わっているか述べる。ある不純物濃度を有
する半導体基板のソ−ス／ドレイン間に約２×１０5 Ｖ
／ｃｍの逆バイアスを印加してアバランシェブレ−クダ
ウンを起こす時の空乏層の深さを求める。そして、その
空乏層の先端に中間酸化膜の表面が接触するように、活
性層の厚さｔを決めれば、前の条件を満たすことにな
る。したがって、この厚さｔは、前の不純物濃度におけ
る基板において、完全空乏層が形成される条件を備えた
最大値であり、活性層がこの値以下ならば、常に完全空
乏層を形成することができる。具体的には活性層の不純
物濃度ｎi 、その時の活性層の固有抵抗ρ、活性層内の
拡散層の底面から中間酸化膜の表面までの長さの最大値
ｗmax および活性層内でのオン抵抗Ｒ（ｋΩ）が、以下
の表１に示される。オン抵抗Ｒは、ρ／ｗで表されるの
で、これは、表面抵抗と等しい。したがって、測定が容
易な表面抵抗を計測すれば、オン抵抗は、容易に算出で
き、さらに、不純物濃度ｎi を予め決めれば、その時の
ｗは容易に決定できる。
完全空乏層が形成される条件にその活性層の不純物濃度
がどの様に関わっているか述べる。ある不純物濃度を有
する半導体基板のソ−ス／ドレイン間に約２×１０5 Ｖ
／ｃｍの逆バイアスを印加してアバランシェブレ−クダ
ウンを起こす時の空乏層の深さを求める。そして、その
空乏層の先端に中間酸化膜の表面が接触するように、活
性層の厚さｔを決めれば、前の条件を満たすことにな
る。したがって、この厚さｔは、前の不純物濃度におけ
る基板において、完全空乏層が形成される条件を備えた
最大値であり、活性層がこの値以下ならば、常に完全空
乏層を形成することができる。具体的には活性層の不純
物濃度ｎi 、その時の活性層の固有抵抗ρ、活性層内の
拡散層の底面から中間酸化膜の表面までの長さの最大値
ｗmax および活性層内でのオン抵抗Ｒ（ｋΩ）が、以下
の表１に示される。オン抵抗Ｒは、ρ／ｗで表されるの
で、これは、表面抵抗と等しい。したがって、測定が容
易な表面抵抗を計測すれば、オン抵抗は、容易に算出で
き、さらに、不純物濃度ｎi を予め決めれば、その時の
ｗは容易に決定できる。
【００３０】
【表１】
【００３１】活性層内のｐ拡散層の深さｘj は、活性層
の厚さｔに比較すると極端に小さい（ｔ＞＞ｘj ）の
で、ｔは、ほぼｗmax に等しいものとすることができ
る。ここで、活性層の表面抵抗ρs をみると、大体３ｋ
Ω前後である。すなわち、完全空乏層を形成する条件を
満たすＳＯＩ基板は、このような表面抵抗を有するの
で、四探針法などによる表面抵抗メ−タを用いてこのρ
s を測定すれば、この条件を満足する半導体基板を容易
に得ることが可能である。
の厚さｔに比較すると極端に小さい（ｔ＞＞ｘj ）の
で、ｔは、ほぼｗmax に等しいものとすることができ
る。ここで、活性層の表面抵抗ρs をみると、大体３ｋ
Ω前後である。すなわち、完全空乏層を形成する条件を
満たすＳＯＩ基板は、このような表面抵抗を有するの
で、四探針法などによる表面抵抗メ−タを用いてこのρ
s を測定すれば、この条件を満足する半導体基板を容易
に得ることが可能である。
【００３２】つぎに、前記表１を説明するために、図８
に活性層の不純物濃度ｎi と完全空乏層を形成するため
に必要な活性層内のｐ拡散層の底部から中間酸化膜表面
までの距離の最大値ｗmax との関係及び活性層の表面抵
抗ρs と前記Ｗmax との関係を示す。図のｎi −ｗmax
曲線Ａに示されるように、ｎi が低下するに連れて、ｗ
max は増加する。そして、その結晶性を考慮すれば活性
層の薄くすることは、５μｍ程度が限度であると認めら
れる。また、曲線Ｂのようにρs はほぼ３ｋΩを前後し
ている。活性層の深さは３５μｍを越える深さまで可能
であるが、トレンチを形成するには限度があるので、２
５μｍ程度以下にするのが適当である。また、活性層の
不純物濃度ｎi は、１×１０14／ｃｍ3 〜８×１０15／
ｃｍ3 程度が適当である。この上限を越えると十分耐圧
を上げることができなくなるし、下限以下であると抵抗
値を制御する事が難しくなる。以上のことから、完全空
乏層が形成される条件は、ｎi 及びｗが図の斜線の領域
にあれば満足される。
に活性層の不純物濃度ｎi と完全空乏層を形成するため
に必要な活性層内のｐ拡散層の底部から中間酸化膜表面
までの距離の最大値ｗmax との関係及び活性層の表面抵
抗ρs と前記Ｗmax との関係を示す。図のｎi −ｗmax
曲線Ａに示されるように、ｎi が低下するに連れて、ｗ
max は増加する。そして、その結晶性を考慮すれば活性
層の薄くすることは、５μｍ程度が限度であると認めら
れる。また、曲線Ｂのようにρs はほぼ３ｋΩを前後し
ている。活性層の深さは３５μｍを越える深さまで可能
であるが、トレンチを形成するには限度があるので、２
５μｍ程度以下にするのが適当である。また、活性層の
不純物濃度ｎi は、１×１０14／ｃｍ3 〜８×１０15／
ｃｍ3 程度が適当である。この上限を越えると十分耐圧
を上げることができなくなるし、下限以下であると抵抗
値を制御する事が難しくなる。以上のことから、完全空
乏層が形成される条件は、ｎi 及びｗが図の斜線の領域
にあれば満足される。
【００３３】
【発明の効果】以上述べたように、本発明は、ＳＯＩ基
板を用いた半導体装置において、トレンチ底辺およびそ
の周辺部分における上部半導体基板と台基板との間隔を
他の部分における上部半導体基板と台基板との間隔を部
分的に大きく、すなわち、トレンチ底辺およびその周辺
部分における中間酸化膜の膜厚を前記他の部分における
中間酸化膜の膜厚より厚くしたので高耐圧を維持するこ
とが可能になり、また、中間酸化膜の大部分を従来より
薄くした結果、基板自体の反りが少なくなったので、ス
テッパ−などの半導体製造装置に支障なく適用すること
ができる。
板を用いた半導体装置において、トレンチ底辺およびそ
の周辺部分における上部半導体基板と台基板との間隔を
他の部分における上部半導体基板と台基板との間隔を部
分的に大きく、すなわち、トレンチ底辺およびその周辺
部分における中間酸化膜の膜厚を前記他の部分における
中間酸化膜の膜厚より厚くしたので高耐圧を維持するこ
とが可能になり、また、中間酸化膜の大部分を従来より
薄くした結果、基板自体の反りが少なくなったので、ス
テッパ−などの半導体製造装置に支障なく適用すること
ができる。
【図１】本発明に係る半導体装置の断面図。
【図２】本発明に係る半導体装置の製造工程断面図。
【図３】本発明に係る半導体装置の製造工程断面図。
【図４】図３に示す製造工程に従って形成された半導体
装置の要部断面図。
装置の要部断面図。
【図５】図６に示す半導体装置の平面図のＡＡ′部分の
断面図。
断面図。
【図６】本発明に係る複数の素子を配列してなる半導体
装置の平面図。
装置の平面図。
【図７】本発明に係る半導体装置の断面図。
【図８】本発明に係る半導体装置の完全空乏層の最大深
さの不純物濃度依存性と表面抵抗依存性を示す特性図。
さの不純物濃度依存性と表面抵抗依存性を示す特性図。
【図９】従来の半導体装置の断面図。
【図１０】従来の半導体装置の断面図。
【図１１】図１０に示す半導体装置内の電位分布及び正
孔の発生レ−トを記した断面図。
孔の発生レ−トを記した断面図。
【図１２】従来の半導体装置の断面図。
【図１３】ウェ−ハの中間酸化膜の膜厚とウェ−ハの反
り量との関係を示す特性図。
り量との関係を示す特性図。
１ ｎ＋拡散層 ２ ｎ＋拡散層 ３ ｐ拡散層 ４ ｐ＋拡散層 ５ 表面酸化膜 ６ ｎ−拡散層 ７ トレンチ ７１ シリコン酸化膜 ７２ ポリシリコン ８ ｎ＋埋め込み層 ９ 中間酸化膜の厚い部分 １０ 台基板 １１ 上部半導体基板（活性層） １２ 中間酸化膜 １３ フロ−ティング状態のｎ＋拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大澤 明彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 多摩川工場内 (72)発明者 松田 昇 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 多摩川工場内 (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (56)参考文献 特開 昭61−282242（ＪＰ，Ａ) 特開 平２−168646（ＪＰ，Ａ) 特開 昭53−30283（ＪＰ，Ａ) 特開 平１−251635（ＪＰ，Ａ) 特開 平１−239867（ＪＰ，Ａ) 特開 平１−307241（ＪＰ，Ａ) 「超ＬＳＩ総合事典」（西沢潤一監 修）株式会社サイエンスフォーラム 昭 和63年発行 第534頁 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 29/41
Claims (3)
- 【請求項１】 台基板、１０μｍ厚の上部半導体基板及
び前記両基板に挟まれた１μｍ厚の中間酸化膜を備えた
半導体基板と、 前記上部半導体基板表面から前記中間酸化膜に到達する
ように前記上部半導体基板に形成された複数のトレンチ
と、 前記トレンチの少なくとも一部の側壁の周辺に形成され
たｎ＋不純物層であるドレイン領域とを備え、前記トレ
ンチ底辺およびその周辺部分における前記上部半導体基
板と前記台基板との間隔は、１μｍより大きくすること
を特徴とする半導体装置。 - 【請求項２】 台基板、活性層を備えた上部半導体基板
及び前記両基板に挟まれた中間酸化膜を有する半導体基
板と、 前記活性層内にその表面が露出するように形成され、前
記活性層とは導電型の異なる導電型を有するベ−ス領域
と、 前記ベ−ス領域に隣接し、その表面が露出するように形
成され、前記活性層と同じ導電型を有するソ−ス領域
と、 前記活性層内に形成され、前記活性層と同じ導電型を有
するドレイン領域と、 前記上部半導体基板表面から前記中間酸化膜表面に到達
するように前記上部半導体基板に形成され、素子分離領
域を構成するトレンチと、 前記上部半導体基板表面から前記中間酸化膜表面に到達
するように前記上部半導体基板の前記素子分離領域内に
形成され、その側壁周辺の活性層内に前記ドレイン領域
を備えたトレンチと、 前記素子分離領域を構成するトレンチの側壁周辺の活性
層内に形成され、前記活性層とは同じ導電型を有し、他
の領域とはフロ−ティング状態にある高濃度不純物拡散
層とを具備し、 前記ドレイン領域を備えたトレンチの底辺およびその周
辺部分における前記上部半導体基板と前記台基板との間
隔は、その他の部分の前記上部半導体基板と前記台基板
との間隔より大きいことを特徴とする半導体装置。 - 【請求項３】 台基板と、上部半導体基板と、これら両
基板に挟まれた中間酸化膜とを備えた半導体基板の前記
上部半導体基板表面から前記中間酸化膜に到達するよう
にトレンチを形成する工程と、 前記トレンチの少なくとも一部の側壁周辺に不純物拡散
層を形成する工程と、 前記トレンチ底辺に露出している前記中間酸化膜をエッ
チングして、この中間酸化膜を前記トレンチ底辺から後
退させる工程と、 前記トレンチ側壁表面および前記中間酸化膜が後退した
後の前記上部半導体基板および前記台基板表面を酸化す
ることにより、前記トレンチ底辺およびその周辺部分に
おいて、前記上部半導体基板と前記台基板との間隔をそ
の他の部分の前記上部半導体基板と前記台基板との間隔
より大きくする工程とを備えていることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP02185692A JP3157245B2 (ja) | 1991-03-18 | 1992-01-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7727491 | 1991-03-18 | ||
| JP3-77274 | 1991-03-18 | ||
| JP02185692A JP3157245B2 (ja) | 1991-03-18 | 1992-01-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653310A JPH0653310A (ja) | 1994-02-25 |
| JP3157245B2 true JP3157245B2 (ja) | 2001-04-16 |
Family
ID=26358979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02185692A Expired - Fee Related JP3157245B2 (ja) | 1991-03-18 | 1992-01-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157245B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5017926B2 (ja) * | 2005-09-28 | 2012-09-05 | 株式会社デンソー | 半導体装置およびその製造方法 |
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-
1992
- 1992-01-11 JP JP02185692A patent/JP3157245B2/ja not_active Expired - Fee Related
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|---|
| 「超ＬＳＩ総合事典」（西沢潤一監修）株式会社サイエンスフォーラム 昭和６３年発行 第５３４頁 |
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|---|---|
| JPH0653310A (ja) | 1994-02-25 |
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