JPH0982722A - トランジスタの製法 - Google Patents
トランジスタの製法Info
- Publication number
- JPH0982722A JPH0982722A JP23418295A JP23418295A JPH0982722A JP H0982722 A JPH0982722 A JP H0982722A JP 23418295 A JP23418295 A JP 23418295A JP 23418295 A JP23418295 A JP 23418295A JP H0982722 A JPH0982722 A JP H0982722A
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- Japan
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- transistor
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- manufacturing
- emitter region
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- Pending
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Abstract
(57)【要約】
【課題】 チップサイズを大きくすることなしに、低い
飽和電圧で所定の高い耐圧をうることができるトランジ
スタの製法を提供する。 【解決手段】 半導体基板１ａにコレクタ領域となる半
導体層１ｂを形成し、該半導体層にベース領域５を形成
し、該ベース領域にエミッタ領域６を形成するトランジ
スタの製法であって、前記ベース領域５の形成を前記エ
ミッタ領域６が形成される場所は浅く、前記エミッタ領
域６が形成されない場所は深くなるように形成すること
を特徴とする。
飽和電圧で所定の高い耐圧をうることができるトランジ
スタの製法を提供する。 【解決手段】 半導体基板１ａにコレクタ領域となる半
導体層１ｂを形成し、該半導体層にベース領域５を形成
し、該ベース領域にエミッタ領域６を形成するトランジ
スタの製法であって、前記ベース領域５の形成を前記エ
ミッタ領域６が形成される場所は浅く、前記エミッタ領
域６が形成されない場所は深くなるように形成すること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はトランジスタの製法
に関する。さらに詳しくは、高耐圧で低飽和電圧のパワ
ートランジスタに適するトランジスタの製法に関する。
に関する。さらに詳しくは、高耐圧で低飽和電圧のパワ
ートランジスタに適するトランジスタの製法に関する。
【０００２】
【従来の技術】従来、トランジスタは図３に示すよう
に、たとえばｎ+型半導体基板２１ａの上にコレクタ領
域となるｎ-型半導体層２１ｂをエピタキシャル成長
し、さらに半導体層２１ｂにイオン注入や拡散などによ
りｐ型のベース領域２５を形成する。さらにこのベース
領域２５にｎ+型不純物をイオン注入や拡散などにより
導入してエミッタ領域２６を形成することにより、ｎｐ
ｎトランジスタを形成している。図中２２は絶縁膜、Ａ
は実効層である。
に、たとえばｎ+型半導体基板２１ａの上にコレクタ領
域となるｎ-型半導体層２１ｂをエピタキシャル成長
し、さらに半導体層２１ｂにイオン注入や拡散などによ
りｐ型のベース領域２５を形成する。さらにこのベース
領域２５にｎ+型不純物をイオン注入や拡散などにより
導入してエミッタ領域２６を形成することにより、ｎｐ
ｎトランジスタを形成している。図中２２は絶縁膜、Ａ
は実効層である。
【０００３】トランジスタにおいては飽和電圧は低く、
耐圧は高いことが望ましい。そのため、トランジスタに
おいて、低い飽和電圧ＶCE（ｓａｔ）をうるため、実効
層Ａを小さくすることおよび抵抗率を下げることが望ま
しい。また耐圧を上げるためには実効層の抵抗率が大き
い方が好ましい。そのため、実際の低飽和電圧ＶCE（ｓ
ａｔ）トランジスタは実効層Ａの幅をできるだけ小さく
し、抵抗率が最適になるように設計されている。
耐圧は高いことが望ましい。そのため、トランジスタに
おいて、低い飽和電圧ＶCE（ｓａｔ）をうるため、実効
層Ａを小さくすることおよび抵抗率を下げることが望ま
しい。また耐圧を上げるためには実効層の抵抗率が大き
い方が好ましい。そのため、実際の低飽和電圧ＶCE（ｓ
ａｔ）トランジスタは実効層Ａの幅をできるだけ小さく
し、抵抗率が最適になるように設計されている。
【０００４】
【発明が解決しようとする課題】前述のように、トラン
ジスタの低飽和電圧ＶCE（ｓａｔ）をうることと高い耐
圧をうることは構造上相反する事柄で、両者を満足させ
るトランジスタは設計上ならびに製作上厳しい条件が要
求されている。さらにトランジスタの増幅率ｈFEを上げ
れば耐圧が下がることも知られている。とくにハイパワ
ーのトランジスタでは、これらのすべての要件を満たす
ことが厳しく、製作上のバラツキでいずれかの不良が発
生し易いという問題がある。
ジスタの低飽和電圧ＶCE（ｓａｔ）をうることと高い耐
圧をうることは構造上相反する事柄で、両者を満足させ
るトランジスタは設計上ならびに製作上厳しい条件が要
求されている。さらにトランジスタの増幅率ｈFEを上げ
れば耐圧が下がることも知られている。とくにハイパワ
ーのトランジスタでは、これらのすべての要件を満たす
ことが厳しく、製作上のバラツキでいずれかの不良が発
生し易いという問題がある。
【０００５】本発明はこのような問題を解決し、製作上
のバラツキで不良が生じないような高耐圧で、かつ、低
飽和電圧ＶCE（ｓａｔ）、高増幅率のトランジスタがえ
られるトランジスタの製法を提供することを目的とす
る。
のバラツキで不良が生じないような高耐圧で、かつ、低
飽和電圧ＶCE（ｓａｔ）、高増幅率のトランジスタがえ
られるトランジスタの製法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明者は、とくにハイ
パワートランジスタにおいて、高耐圧と低飽和電圧の両
特性が相容れず、製造上のバラツキで不良が発生する原
因を鋭意検討して調べた結果、トランジスタのエミッタ
領域を形成する際に、図３に破線で示されるように、エ
ミッタ領域２６の下側のベース領域２５が下側に押し出
され、部分的に実質的な実効層の幅（図３のＢ）が狭く
なり、ｐｎ接合で形成される空乏層が半導体基板２１ａ
まで拡がってリーチスルーを起し、そのために耐圧がえ
られないことが知られている。本発明では、この部分的
に耐圧を低下させる部分があるため、その部分で耐圧を
もたせようとして全体の実効層Ａの幅を拡げると飽和電
圧が高くなり、その調整範囲が狭い範囲になるというこ
とに鑑み、この部分的な押し出し部分をなくしたもの
で、そうすることにより両者を満たす範囲に余裕が生
じ、製造上のバラツキがあっても高耐圧で低飽和電圧の
トランジスタがえられたものである。
パワートランジスタにおいて、高耐圧と低飽和電圧の両
特性が相容れず、製造上のバラツキで不良が発生する原
因を鋭意検討して調べた結果、トランジスタのエミッタ
領域を形成する際に、図３に破線で示されるように、エ
ミッタ領域２６の下側のベース領域２５が下側に押し出
され、部分的に実質的な実効層の幅（図３のＢ）が狭く
なり、ｐｎ接合で形成される空乏層が半導体基板２１ａ
まで拡がってリーチスルーを起し、そのために耐圧がえ
られないことが知られている。本発明では、この部分的
に耐圧を低下させる部分があるため、その部分で耐圧を
もたせようとして全体の実効層Ａの幅を拡げると飽和電
圧が高くなり、その調整範囲が狭い範囲になるというこ
とに鑑み、この部分的な押し出し部分をなくしたもの
で、そうすることにより両者を満たす範囲に余裕が生
じ、製造上のバラツキがあっても高耐圧で低飽和電圧の
トランジスタがえられたものである。
【０００７】本発明のトランジスタの製法は、半導体基
板にコレクタ領域となる半導体層を形成し、該半導体層
にベース領域を形成し、該ベース領域にエミッタ領域を
形成するトランジスタの製法であって、前記ベース領域
の形成を前記エミッタ領域が形成される場所は浅く、前
記エミッタ領域が形成されない場所は深くなるように形
成することを特徴とする。
板にコレクタ領域となる半導体層を形成し、該半導体層
にベース領域を形成し、該ベース領域にエミッタ領域を
形成するトランジスタの製法であって、前記ベース領域
の形成を前記エミッタ領域が形成される場所は浅く、前
記エミッタ領域が形成されない場所は深くなるように形
成することを特徴とする。
【０００８】前記ベース領域の形成を該ベース領域のエ
ミッタ領域が形成される場所の表面に薄いマスクを形成
し、ベース領域以外の場所には厚いマスクを形成してイ
オン注入により不純物を導入することにより行うことが
簡単に押し出し効果をなくすることができるため好まし
い。
ミッタ領域が形成される場所の表面に薄いマスクを形成
し、ベース領域以外の場所には厚いマスクを形成してイ
オン注入により不純物を導入することにより行うことが
簡単に押し出し効果をなくすることができるため好まし
い。
【０００９】本発明によれば、ベース領域を形成する際
に、ベース領域内のエミッタ領域が形成される場所が浅
くなるようにベース領域を形成しているため、そののち
エミッタ領域を形成して押し出し効果が生じたときにベ
ース領域の底面がほぼ平坦状となる。その結果ベース領
域の底面と半導体基板との間隔は全面でほぼ等しくな
り、部分的にリーチスルーが生じることはなく、実効層
全体の抵抗により飽和電圧も定まるため、設計通りの飽
和電圧、すなわち高耐圧で低飽和電圧ＶCE（ｓａｔ）の
トランジスタがえられる。
に、ベース領域内のエミッタ領域が形成される場所が浅
くなるようにベース領域を形成しているため、そののち
エミッタ領域を形成して押し出し効果が生じたときにベ
ース領域の底面がほぼ平坦状となる。その結果ベース領
域の底面と半導体基板との間隔は全面でほぼ等しくな
り、部分的にリーチスルーが生じることはなく、実効層
全体の抵抗により飽和電圧も定まるため、設計通りの飽
和電圧、すなわち高耐圧で低飽和電圧ＶCE（ｓａｔ）の
トランジスタがえられる。
【００１０】
【発明の実施の形態】つぎに本発明のトランジスタの製
法を図面を参照しながら説明する。図１は本発明のトラ
ンジスタの製法の実施形態の一例の製造工程を示す説明
図、図２はｎｐｎ型トランジスタの構造を示す断面説明
図である。
法を図面を参照しながら説明する。図１は本発明のトラ
ンジスタの製法の実施形態の一例の製造工程を示す説明
図、図２はｎｐｎ型トランジスタの構造を示す断面説明
図である。
【００１１】まず、図１（ａ）に示すようにｐ型または
ｎ型のいずれか一方の導電型（以下、ｎ型として説明す
る）であるｎ+型の半導体基板１ａ上にエピタキシャル
成長によってｎ型の半導体層１ｂを成長し、ｎ型コレク
タ領域の一部を形成する。
ｎ型のいずれか一方の導電型（以下、ｎ型として説明す
る）であるｎ+型の半導体基板１ａ上にエピタキシャル
成長によってｎ型の半導体層１ｂを成長し、ｎ型コレク
タ領域の一部を形成する。
【００１２】このｎ型の半導体層１ｂは、半導体基板１
ａに拡散またはエピタキシャル成長によって設けられ、
トランジスタのコレクタ領域１の主要部となるもので、
比抵抗は１×１０0〜１×１０2Ω・ｃｍ（不純物濃度
４．５×１０13〜５．５×１０15／ｃｍ3）程度に形成
されている。ついで、半導体層１ｂの表面に酸化シリコ
ン膜、チッ化シリコン膜などからなるマスク２を設け、
フォトレジストを使用してベース領域の形成場所をパタ
ーニングする。この際、ベース領域内にさらに形成され
るエミッタ領域の部分にはマスク２ａを残存させる（図
１（ａ）参照）。
ａに拡散またはエピタキシャル成長によって設けられ、
トランジスタのコレクタ領域１の主要部となるもので、
比抵抗は１×１０0〜１×１０2Ω・ｃｍ（不純物濃度
４．５×１０13〜５．５×１０15／ｃｍ3）程度に形成
されている。ついで、半導体層１ｂの表面に酸化シリコ
ン膜、チッ化シリコン膜などからなるマスク２を設け、
フォトレジストを使用してベース領域の形成場所をパタ
ーニングする。この際、ベース領域内にさらに形成され
るエミッタ領域の部分にはマスク２ａを残存させる（図
１（ａ）参照）。
【００１３】つぎに、図１（ｂ）に示すように、マスク
２ａ上のフォトレジスト膜を除去し、露出したマスク２
ａをエッチングしてその厚さを薄くする。これは次工程
でｐ型不純物をイオン注入法で導入するばあいにエミッ
タ領域の形成される場所のｐ型領域が表面から浅く形成
されるようにするためのもので、ベース領域５やエミッ
タ領域６の深さに依存する。
２ａ上のフォトレジスト膜を除去し、露出したマスク２
ａをエッチングしてその厚さを薄くする。これは次工程
でｐ型不純物をイオン注入法で導入するばあいにエミッ
タ領域の形成される場所のｐ型領域が表面から浅く形成
されるようにするためのもので、ベース領域５やエミッ
タ領域６の深さに依存する。
【００１４】つぎに前記一方の導電型とは異なる他方の
導電型（本実施例ではｐ型）とするためのホウ素または
インジウムなどのｐ型不純物をたとえばイオン注入によ
り導入する。その結果、マスク２が除去された開口部で
は深くｐ型領域が形成され、薄くされたマスク２ａ部分
では浅くｐ型領域が形成され、厚いままのマスク２が残
されている部分は不純物イオンはマスク部分で阻止され
るため、半導体層１ｂには導入されず、図１（ｃ）に示
されるようなｐ型領域、すなわちベース領域５が形成さ
れる。
導電型（本実施例ではｐ型）とするためのホウ素または
インジウムなどのｐ型不純物をたとえばイオン注入によ
り導入する。その結果、マスク２が除去された開口部で
は深くｐ型領域が形成され、薄くされたマスク２ａ部分
では浅くｐ型領域が形成され、厚いままのマスク２が残
されている部分は不純物イオンはマスク部分で阻止され
るため、半導体層１ｂには導入されず、図１（ｃ）に示
されるようなｐ型領域、すなわちベース領域５が形成さ
れる。
【００１５】そののち、パターニング後エッチングをし
てベース領域５のエミッタ領域形成部分を露出させ、さ
らにベース領域５の半導体層の保護のため酸化シリコン
などのマスクを薄く全面に形成し、リンやヒ素などの不
純物をイオン注入などによりベース領域５の一部に導入
する。その結果、エミッタ領域６が形成される。この際
エミッタ領域６の形成部分はベース領域５が下側に押し
出され、ベース領域の底面は図１（ｄ）に示すようにほ
ぼ平坦化される。そのため、コレクタ領域の実効層であ
るベース領域５の底面と半導体基板１ａとの間隔はベー
ス領域５の全面に対してほぼ均一となる。
てベース領域５のエミッタ領域形成部分を露出させ、さ
らにベース領域５の半導体層の保護のため酸化シリコン
などのマスクを薄く全面に形成し、リンやヒ素などの不
純物をイオン注入などによりベース領域５の一部に導入
する。その結果、エミッタ領域６が形成される。この際
エミッタ領域６の形成部分はベース領域５が下側に押し
出され、ベース領域の底面は図１（ｄ）に示すようにほ
ぼ平坦化される。そのため、コレクタ領域の実効層であ
るベース領域５の底面と半導体基板１ａとの間隔はベー
ス領域５の全面に対してほぼ均一となる。
【００１６】そののち、図２に示されるように、通常の
方法で絶縁膜３を設け、その絶縁膜３のベース領域５、
エミッタ領域６の部分にコンタクト孔を設けて配線パタ
ーンを形成することにより、ベース電極７、エミッタ電
極８を有するｎｐｎ型トランジスタが形成される。
方法で絶縁膜３を設け、その絶縁膜３のベース領域５、
エミッタ領域６の部分にコンタクト孔を設けて配線パタ
ーンを形成することにより、ベース電極７、エミッタ電
極８を有するｎｐｎ型トランジスタが形成される。
【００１７】なお、前記実施例において本発明をｎｐｎ
型トランジスタの例により説明したが、導電型を逆にし
たｐｎｐ型トランジスタでも同様である。またイオン注
入法によりベース領域およびエミッタ領域を形成する例
で説明したが、拡散により形成してもよい。拡散により
段つきの不純物領域を形成するには、拡散速度の異なる
不純物を使用することによりえられる。
型トランジスタの例により説明したが、導電型を逆にし
たｐｎｐ型トランジスタでも同様である。またイオン注
入法によりベース領域およびエミッタ領域を形成する例
で説明したが、拡散により形成してもよい。拡散により
段つきの不純物領域を形成するには、拡散速度の異なる
不純物を使用することによりえられる。
【００１８】
【発明の効果】本発明によれば、エミッタ領域の形成の
際にベース領域が押し出し効果により、下側に押し出さ
れてもベース領域が、部分的に下側に突出することはな
く、実効層の幅が部分的に狭まり、リーチスルーを起す
ことがないため、所定の耐圧がえられるとともに低飽和
電圧ＶCE（ｓａｔ）のパワートランジスタがえられる。
際にベース領域が押し出し効果により、下側に押し出さ
れてもベース領域が、部分的に下側に突出することはな
く、実効層の幅が部分的に狭まり、リーチスルーを起す
ことがないため、所定の耐圧がえられるとともに低飽和
電圧ＶCE（ｓａｔ）のパワートランジスタがえられる。
【００１９】その結果、高い耐圧をうるために実効層の
抵抗を上げたり、実効層の幅を厚くする必要がなくエミ
ッタ面積を広くしたり、チップサイズを大きくする必要
がないため、パワートランジスタでも小型で高耐圧、か
つ、低飽和電圧のトランジスタがえられる。
抵抗を上げたり、実効層の幅を厚くする必要がなくエミ
ッタ面積を広くしたり、チップサイズを大きくする必要
がないため、パワートランジスタでも小型で高耐圧、か
つ、低飽和電圧のトランジスタがえられる。
【図１】本発明のトランジスタの製法の一実施形態の製
造工程を示す説明図である。
造工程を示す説明図である。
【図２】本発明の製法の一実施形態によりえられたトラ
ンジスタの断面説明図である。
ンジスタの断面説明図である。
【図３】従来のトランジスタの一部断面図である。
１ａ 半導体基板 １ｂ 半導体層（コレクタ領域） ５ ベース領域 ６ エミッタ領域
Claims (2)
- 【請求項１】 半導体基板にコレクタ領域となる半導体
層を形成し、該半導体層にベース領域を形成し、該ベー
ス領域にエミッタ領域を形成するトランジスタの製法で
あって、前記ベース領域の形成を前記エミッタ領域が形
成される場所は浅く、前記エミッタ領域が形成されない
場所は深くなるように形成することを特徴とするトラン
ジスタの製法。 - 【請求項２】 前記ベース領域の形成を該ベース領域内
のエミッタ領域が形成される場所の表面に薄いマスクを
形成し、該ベース領域の外側には厚いマスクを形成して
イオン注入により不純物を導入することにより行う請求
項１記載のトランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418295A JPH0982722A (ja) | 1995-09-12 | 1995-09-12 | トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418295A JPH0982722A (ja) | 1995-09-12 | 1995-09-12 | トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982722A true JPH0982722A (ja) | 1997-03-28 |
Family
ID=16966968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23418295A Pending JPH0982722A (ja) | 1995-09-12 | 1995-09-12 | トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10441090B2 (en) | 2015-01-15 | 2019-10-15 | Lillebaby, Llc | Child carrier having adjustable seat coupling |
-
1995
- 1995-09-12 JP JP23418295A patent/JPH0982722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10441090B2 (en) | 2015-01-15 | 2019-10-15 | Lillebaby, Llc | Child carrier having adjustable seat coupling |
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