JPS61218169A - 半導体装置とその製造法 - Google Patents
半導体装置とその製造法Info
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- JPS61218169A JPS61218169A JP60058334A JP5833485A JPS61218169A JP S61218169 A JPS61218169 A JP S61218169A JP 60058334 A JP60058334 A JP 60058334A JP 5833485 A JP5833485 A JP 5833485A JP S61218169 A JPS61218169 A JP S61218169A
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- Japan
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- emitter
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- poly
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はセルファライン（自己整合技術）＆Ｃよるグラ
フトベースを有する半導体装置に関し、主としてグラフ
トベースＩＩＬの製造技術に関する。
フトベースを有する半導体装置に関し、主としてグラフ
トベースＩＩＬの製造技術に関する。
高速バイポーラトランジスタの性能は、遮断周波数（ｆ
↑）とベース抵抗（ｒｂｂりであられされる。高いｆｒ
を得るＫは接合を浅く形成すること、及びトランジスタ
を微細化して寄生容量を低減することが効果的であるが
、それに伴ってｒｂｂ’は増大する傾向にあり、標準ト
ランジスタをたんに小さくしただけでは十分な性能が得
られない。そこで多結晶シリコンを用いてベースとエミ
ッタ？セルファライン的に形成し、ベース幅のせまい低
濃度の真性ベースと深くて１Ｗ６ｔａ度のクラフトベー
スな有するグラフトベース形トランジスタが提案されて
おり、そのための種々な製造プロセスが報告されている
。（株）サイエンスフォーラム社昭和５８年１１月１８
日発行［超ＬＳＩデバイスノ・ンドプックＪＰ６８−７
ま たとえば選択酸化法として従来から知られているグラフ
トベース形成法によれば、第１２図乃至第１５図忙示す
ように、（ｌｌｎ−型Ｓｉ基板１の表面に真性ベースの
ための浅い低１１度ｐ−型層２を形成した後、（２）シ
リコン・ナイトライド（Ｓ ｊｓＮ＋ ）ＩＸ４をマス
クにしてＢ（ポロン）を拡散することＫよりグラフトベ
ースとなる深い高濃度ｐ 型層５を形成しく第１２図）
、（３１酸化することにより、８ｉ、Ｎ、膜４の形成さ
れないＳｔ基体表面部分を厚い酸化１１１．６となしく
第１３図）、（４１ＳｉＮ、膜４をとりのぞき、上記の
厚い酸化膜６をマスクにエミッタ拡散してｎ 型層７を
形成しく第１４図）、（５）このあと、全面にポリＳｉ
をデポジットし、ホトレジストを用いてバターニングし
、ポリＳｉエミッタ電極８を得る（第１５図）。
↑）とベース抵抗（ｒｂｂりであられされる。高いｆｒ
を得るＫは接合を浅く形成すること、及びトランジスタ
を微細化して寄生容量を低減することが効果的であるが
、それに伴ってｒｂｂ’は増大する傾向にあり、標準ト
ランジスタをたんに小さくしただけでは十分な性能が得
られない。そこで多結晶シリコンを用いてベースとエミ
ッタ？セルファライン的に形成し、ベース幅のせまい低
濃度の真性ベースと深くて１Ｗ６ｔａ度のクラフトベー
スな有するグラフトベース形トランジスタが提案されて
おり、そのための種々な製造プロセスが報告されている
。（株）サイエンスフォーラム社昭和５８年１１月１８
日発行［超ＬＳＩデバイスノ・ンドプックＪＰ６８−７
ま たとえば選択酸化法として従来から知られているグラフ
トベース形成法によれば、第１２図乃至第１５図忙示す
ように、（ｌｌｎ−型Ｓｉ基板１の表面に真性ベースの
ための浅い低１１度ｐ−型層２を形成した後、（２）シ
リコン・ナイトライド（Ｓ ｊｓＮ＋ ）ＩＸ４をマス
クにしてＢ（ポロン）を拡散することＫよりグラフトベ
ースとなる深い高濃度ｐ 型層５を形成しく第１２図）
、（３１酸化することにより、８ｉ、Ｎ、膜４の形成さ
れないＳｔ基体表面部分を厚い酸化１１１．６となしく
第１３図）、（４１ＳｉＮ、膜４をとりのぞき、上記の
厚い酸化膜６をマスクにエミッタ拡散してｎ 型層７を
形成しく第１４図）、（５）このあと、全面にポリＳｉ
をデポジットし、ホトレジストを用いてバターニングし
、ポリＳｉエミッタ電極８を得る（第１５図）。
ポリＳｉを電極に使うのはＡＩ（アルミニウム）電極な
直接ＫＳｉ基体に接続するとＡＪがＳｉＫｉ散して浅い
エミッタ接合を破壊するおそれがあり、これをポリＳｉ
により防止すること忙よる。
直接ＫＳｉ基体に接続するとＡＪがＳｉＫｉ散して浅い
エミッタ接合を破壊するおそれがあり、これをポリＳｉ
により防止すること忙よる。
この方法によれば、ポリＳｉ電極はセルファラインによ
らないため、パターニングで大きな面積がとられ、Ｓｉ
表面でグラフトベースｐ 層とエミッタｎ＋型！侮とが
接近し、エミッタ・ベース耐圧が小さくなる問題がある
。
らないため、パターニングで大きな面積がとられ、Ｓｉ
表面でグラフトベースｐ 層とエミッタｎ＋型！侮とが
接近し、エミッタ・ベース耐圧が小さくなる問題がある
。
従来から知られている他のグラフトベース形成法にポリ
Ｓｉスタック利用法がある。この方法は第１６図乃至第
１８図に示すよ５ Ｋ、 （ＩＩＳ ｉ基板１表面に真
性ベースｐ−型層２形成後、酸化膜３の窓孔な通してエ
ミッタ拡散することにより、浅いｎ＋型層７を形成しく
第１６図）、（２）ｎ＋型層７にオーミック接続するポ
リ８ｉエミツタ電極８を形成する（第１７図）、（３）
ポリＳｉ電極８をマスクＫＢ（ボロン）をＳｉ内内環導
入ることｋよりグラフトベースｐ 型層５を形成する（
第１８図）。
Ｓｉスタック利用法がある。この方法は第１６図乃至第
１８図に示すよ５ Ｋ、 （ＩＩＳ ｉ基板１表面に真
性ベースｐ−型層２形成後、酸化膜３の窓孔な通してエ
ミッタ拡散することにより、浅いｎ＋型層７を形成しく
第１６図）、（２）ｎ＋型層７にオーミック接続するポ
リ８ｉエミツタ電極８を形成する（第１７図）、（３）
ポリＳｉ電極８をマスクＫＢ（ボロン）をＳｉ内内環導
入ることｋよりグラフトベースｐ 型層５を形成する（
第１８図）。
この方法においても、ポリＳｉ電極はセル７アラインに
よらないことにより、クラフトベース・エミッタ間の耐
圧を小さくシナいためにマスク合わせ余裕が必要で、こ
のことによりエミッタ電極が真性ベースｐ−型層２にオ
ーバラップすることによって寄生容量が増大する問題が
ある。
よらないことにより、クラフトベース・エミッタ間の耐
圧を小さくシナいためにマスク合わせ余裕が必要で、こ
のことによりエミッタ電極が真性ベースｐ−型層２にオ
ーバラップすることによって寄生容量が増大する問題が
ある。
本発明は上記した問題を克服するためＫなされたもので
ある。したがって本発明の一つの目的はエミッタとグラ
フトベースとをセルファラインにより形成し、高性能の
半導体装置を得ることＫある。
ある。したがって本発明の一つの目的はエミッタとグラ
フトベースとをセルファラインにより形成し、高性能の
半導体装置を得ることＫある。
本発明の他の一つの目的はグラフトベースとエミッタの
重なりがよく耐圧の高いＩＩＬなどの半導体装置を提供
することにある。
重なりがよく耐圧の高いＩＩＬなどの半導体装置を提供
することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、Ｓｉ半導体基体の表面に真性ベースとなる低
濃度のｐｍ層を形成し、この上にマスク材を形成し、こ
のマスク材の一部をエッチしてベース及びエミッタとな
る部分を窓開し、このマスク材による窓開部の段差を利
用して上記窓開部内にポリＳｉ膜を形成した後、上記マ
スク材を取除いて、こんどは上記ポリＳｉ膜をマスクと
して上記Ｓｉ基体表面に不純物を導入してグラフトベー
スとなる高濃度のｐ型拡散層を形成するものでありてこ
の方法忙よればエミッタとクラフトベースがセルファラ
イン的に形成されるため微細化が可能となり、高性能化
できるとともにエミッタベース耐圧が高められ、前記目
的を達成できる。
濃度のｐｍ層を形成し、この上にマスク材を形成し、こ
のマスク材の一部をエッチしてベース及びエミッタとな
る部分を窓開し、このマスク材による窓開部の段差を利
用して上記窓開部内にポリＳｉ膜を形成した後、上記マ
スク材を取除いて、こんどは上記ポリＳｉ膜をマスクと
して上記Ｓｉ基体表面に不純物を導入してグラフトベー
スとなる高濃度のｐ型拡散層を形成するものでありてこ
の方法忙よればエミッタとクラフトベースがセルファラ
イン的に形成されるため微細化が可能となり、高性能化
できるとともにエミッタベース耐圧が高められ、前記目
的を達成できる。
〔実施例１〕
第１図乃至第９図は本発明の一実施例を示すものであっ
て、セルファラインによるグラフトベース付きバイポー
ラｎｐｎ ）ランジスタの製造プロセスの工程断面図（
一部は工程平面図）である。
て、セルファラインによるグラフトベース付きバイポー
ラｎｐｎ ）ランジスタの製造プロセスの工程断面図（
一部は工程平面図）である。
以下、各工程にそって詳細に説明する。
（１）第１図に示すように、ｐ−型Ｓｉ結晶基板（ウェ
ハ）１１の表面に部分的Ｋｎ＋型埋込層１２を埋め込ん
でｎ−型ドープＳｉ層１３をエピタキシャル成長させ、
このｎ−型Ｓｉ層１３を表面より選択的に酸化させるこ
とにより、アイソレージ欝ン用の厚い酸化［１４，１５
を形成する。
ハ）１１の表面に部分的Ｋｎ＋型埋込層１２を埋め込ん
でｎ−型ドープＳｉ層１３をエピタキシャル成長させ、
このｎ−型Ｓｉ層１３を表面より選択的に酸化させるこ
とにより、アイソレージ欝ン用の厚い酸化［１４，１５
を形成する。
なお、上記アイソレージ１ン用の厚い酸化Ｊ［１４゜１
５はＳｉ窒化物（Ｓ ｉａＮ＋ ） ｊ［等をマスクと
するＬＯＣＯ８（低温酸化法）によるか、のぞましくは
イオンビームにより基板表面にあけた細長溝（Ｕ形溝）
内に酸化膜を形成するＵアイソレーア１ン法により形成
するものである。
５はＳｉ窒化物（Ｓ ｉａＮ＋ ） ｊ［等をマスクと
するＬＯＣＯ８（低温酸化法）によるか、のぞましくは
イオンビームにより基板表面にあけた細長溝（Ｕ形溝）
内に酸化膜を形成するＵアイソレーア１ン法により形成
するものである。
このあと、上記厚い酸化膜１４．１５及びｐ−型層１７
やｎ＋型層表面１６に生成された薄い酸酸化膜１８を含
む全面に１００ＯＡ程度の薄い窒化膜（５ｉａＮ４）
１９を介して高温（７００℃）低圧で気相よりデポジッ
トした５ｉ０２膜（以下ＨＬＤ膜とよぶ）２０を５００
０λ程度に形成し、さらＫその上に薄い窒化物（５ｆｓ
Ｎ＋）［２１を重ねて形成する。
やｎ＋型層表面１６に生成された薄い酸酸化膜１８を含
む全面に１００ＯＡ程度の薄い窒化膜（５ｉａＮ４）
１９を介して高温（７００℃）低圧で気相よりデポジッ
トした５ｉ０２膜（以下ＨＬＤ膜とよぶ）２０を５００
０λ程度に形成し、さらＫその上に薄い窒化物（５ｆｓ
Ｎ＋）［２１を重ねて形成する。
（２１ホトレジストによるマスクを使用して、上層の５
ｉｓＮ、膜をＣＨＦ、ガス等によるドライエッチし、次
いでＨＬＤ膜２膜管０Ｆ系エッチ液によりウェットエッ
チし、さらに下層のＳｉ、Ｎ、膜１９をドライエッチし
て第２図（平面図）、第３図（断面図）Ｋ示すよ５に窓
孔２２ ａ＠ ２２ ｂ、 ２２ ｃをあける。こ
れら窓孔のうち、２２ａはベースをとり出すべき枠状部
分であり、２２ｂはエミッタをとり出すべき部分、モし
て２２ｃはコレクタをとり出すべき部分である。このよ
５な窓孔があけられたＳ １ｓＮ４− ＨＬ Ｄ Ｓ
１ｓＮ４膜のうち、窓孔２ｂをとりまく枠状部分を内
枠２３．窓孔２ａ。
ｉｓＮ、膜をＣＨＦ、ガス等によるドライエッチし、次
いでＨＬＤ膜２膜管０Ｆ系エッチ液によりウェットエッ
チし、さらに下層のＳｉ、Ｎ、膜１９をドライエッチし
て第２図（平面図）、第３図（断面図）Ｋ示すよ５に窓
孔２２ ａ＠ ２２ ｂ、 ２２ ｃをあける。こ
れら窓孔のうち、２２ａはベースをとり出すべき枠状部
分であり、２２ｂはエミッタをとり出すべき部分、モし
て２２ｃはコレクタをとり出すべき部分である。このよ
５な窓孔があけられたＳ １ｓＮ４− ＨＬ Ｄ Ｓ
１ｓＮ４膜のうち、窓孔２ｂをとりまく枠状部分を内
枠２３．窓孔２ａ。
２Ｃの外側の部分を外枠２４とする。
（３１全面にポリＳｉを気相からデポジットして上記窓
孔２１ａ、２１ｂ・・・及び内枠２３と外枠２４を埋め
こむようにポリ８ｉ膜２５を厚く形成し、次いで一部（
窓孔の広い部分）にホトレジストによるマスク２６を形
成した状態でポリＳｉの平坦化エッチを行うことにより
、内枠２３及び外枠２４の段差によって第４図に示すよ
うにポリＳｉ膜２５が選択的に残存する。
孔２１ａ、２１ｂ・・・及び内枠２３と外枠２４を埋め
こむようにポリ８ｉ膜２５を厚く形成し、次いで一部（
窓孔の広い部分）にホトレジストによるマスク２６を形
成した状態でポリＳｉの平坦化エッチを行うことにより
、内枠２３及び外枠２４の段差によって第４図に示すよ
うにポリＳｉ膜２５が選択的に残存する。
（４）次いで第５図に示すように１ベ一ス部分を覆うよ
うに新た忙ホトレジスト等によるマスク２７を形成した
状態で高濃度のＡｓ（ヒ累）イオン打込みを行い、エミ
ッタ部及び；レクタ部上のポリＳｉ膜２５ｉＣ（ｎ＋型
）不純物を選択的に導入する。
うに新た忙ホトレジスト等によるマスク２７を形成した
状態で高濃度のＡｓ（ヒ累）イオン打込みを行い、エミ
ッタ部及び；レクタ部上のポリＳｉ膜２５ｉＣ（ｎ＋型
）不純物を選択的に導入する。
（５） 上記ホトレジストマスク２７を取除き、第６
図に示すようにポリＳｉ膜２５をマスクにして内枠及び
外枠の上ＭＳｉ３Ｎ４膜２１及びＨＬＤ膜２膜管０除い
た状態でＢ（ボロン）イオン打込みを行う。
図に示すようにポリＳｉ膜２５をマスクにして内枠及び
外枠の上ＭＳｉ３Ｎ４膜２１及びＨＬＤ膜２膜管０除い
た状態でＢ（ボロン）イオン打込みを行う。
（６） このあと、不純物の引伸し拡散を行うことに
より、第７図に示すよう罠、Ａｓの打込まれたポリＳｉ
膜２５ ｂ、 ２５ ｃ下においては、Ｓｉ／１ｉｉ
Ｋエミツタとなるｎ 型／１１１２８． コレクタ・
コンタクトとなるｎ 型ｒ＃２９が形成され、Ｂの打込
まれた領域のうち、Ｓｉ、Ｎ、膜のみからなる内枠直下
においてはグラフトベースとなるｐ＋型／９３０が深く
形成される。なお、他のベース部のポリ８１層２５ａＫ
打込まれたＢもその直下のＳｉ層に拡散し、初めのｐ−
型Ｎ１１７よりは深く（内枠直下のクラフトベースｐ
型層３０よりは浅く）ベースｐ型層３１が形成される。
より、第７図に示すよう罠、Ａｓの打込まれたポリＳｉ
膜２５ ｂ、 ２５ ｃ下においては、Ｓｉ／１ｉｉ
Ｋエミツタとなるｎ 型／１１１２８． コレクタ・
コンタクトとなるｎ 型ｒ＃２９が形成され、Ｂの打込
まれた領域のうち、Ｓｉ、Ｎ、膜のみからなる内枠直下
においてはグラフトベースとなるｐ＋型／９３０が深く
形成される。なお、他のベース部のポリ８１層２５ａＫ
打込まれたＢもその直下のＳｉ層に拡散し、初めのｐ−
型Ｎ１１７よりは深く（内枠直下のクラフトベースｐ
型層３０よりは浅く）ベースｐ型層３１が形成される。
（７）ＰＳＧ（リンシリフートカラス）等の無機絶縁膜
３２又はポリイミド系樹脂のごとき有機絶縁膜を全面に
形成し、この絶縁膜３２に対しスルーホールエッチを行
って透孔３３をあけ、さいごＫｉ（アルミニウム）を蒸
着（又はスパッタ）し、Ａノのバターニングエッチを行
うこと忙より、第９図に示すよ５に、各領域にポリＳｉ
膜（スタック）２５ａ、２５ｂ・・・を介して接続する
ＡＩ電極３４ａ、３４ｂ・・・を有する半導体装置を完
成する。
３２又はポリイミド系樹脂のごとき有機絶縁膜を全面に
形成し、この絶縁膜３２に対しスルーホールエッチを行
って透孔３３をあけ、さいごＫｉ（アルミニウム）を蒸
着（又はスパッタ）し、Ａノのバターニングエッチを行
うこと忙より、第９図に示すよ５に、各領域にポリＳｉ
膜（スタック）２５ａ、２５ｂ・・・を介して接続する
ＡＩ電極３４ａ、３４ｂ・・・を有する半導体装置を完
成する。
同図において、ＢはベースＡＪ電極、ＥはエミッタＡＩ
！電極、ＣはコレクタＡＪ電極である。
！電極、ＣはコレクタＡＪ電極である。
上記のようなプロセスを径て製造されたバイポーラトラ
ンジスタは、エミッタｎ 型１に対してセルファライン
されたグラフトベースｐ 型層を有し、エミッタ、ベー
ス、コレクタより１層のポリＳｉスタックにより引出さ
れ、フィールド部の酸化膜上でＡノミ極（配線）と接続
する構造であることを特徴とする。
ンジスタは、エミッタｎ 型１に対してセルファライン
されたグラフトベースｐ 型層を有し、エミッタ、ベー
ス、コレクタより１層のポリＳｉスタックにより引出さ
れ、フィールド部の酸化膜上でＡノミ極（配線）と接続
する構造であることを特徴とする。
上記実施例１で述べた本発明によれば下記のように効果
が得られる。
が得られる。
（１）ポリＳｉ膜（スタック）は最初に形成したＨＬＤ
膜等による内枠及び外枠の段差を利用することＫより、
セルファライン的に形成することができる。なお、この
段差が特に大きい場合、平坦化エッチの際のマスクは不
要となる。
膜等による内枠及び外枠の段差を利用することＫより、
セルファライン的に形成することができる。なお、この
段差が特に大きい場合、平坦化エッチの際のマスクは不
要となる。
（２１上記（１）より、すべてのポリＳｉ（スタック）
電極がセルファライン技術により形成され、高密度化（
１−％−１，５μｍエミッタが可能）となり、高集積化
したバイポーラトランジスタを提供できる。
電極がセルファライン技術により形成され、高密度化（
１−％−１，５μｍエミッタが可能）となり、高集積化
したバイポーラトランジスタを提供できる。
（３）ポリＳｉ膜から直接にエミッタを形成し、このポ
リ３ｉ膜をマスクとすることＫより、グラフトベースは
エミッタに対しセルファライン的く形成することができ
、高速化が可能となる。
リ３ｉ膜をマスクとすることＫより、グラフトベースは
エミッタに対しセルファライン的く形成することができ
、高速化が可能となる。
（４） ベース引出し部でＡＩとＳｉとの接続部がフ
ィールド上にあり、エミッタ面積ＳＥに対するベース面
積ＳＢの比Ｓ Ｅ／Ｓ Ｂを大きくとることができ、高
速化に有利であ名、 （５）上記（１１−（４１よりバイポーラメモリ等のｎ
ｐｎトランジスタのｆＴを大幅に向上できる、（６）最
初にポリＳｉにより電極をつ（す、その後は微細なマス
ク工程なして選択拡散ができ、プロセスを簡易化でき、
コスト低減が可能である。
ィールド上にあり、エミッタ面積ＳＥに対するベース面
積ＳＢの比Ｓ Ｅ／Ｓ Ｂを大きくとることができ、高
速化に有利であ名、 （５）上記（１１−（４１よりバイポーラメモリ等のｎ
ｐｎトランジスタのｆＴを大幅に向上できる、（６）最
初にポリＳｉにより電極をつ（す、その後は微細なマス
ク工程なして選択拡散ができ、プロセスを簡易化でき、
コスト低減が可能である。
〔実施例２〕
第１０図及び第１１図は本発明の他の一実施例を示すも
のであって、第１０図はセルファライン的に形成された
グラフトベースを有するＩＩＬ（注入集積論理）半導体
装置の完成時の平面図である。第１１図は第１０図にお
けるＡ−Ａ視断面図である。
のであって、第１０図はセルファライン的に形成された
グラフトベースを有するＩＩＬ（注入集積論理）半導体
装置の完成時の平面図である。第１１図は第１０図にお
けるＡ−Ａ視断面図である。
同図において前掲実施例の第８図、第９図で示したグラ
フトベース付バイポーラｎｐｎ）ランジスタと共通する
構成部分く対しては同一の指示番号記号が与えられてい
る。
フトベース付バイポーラｎｐｎ）ランジスタと共通する
構成部分く対しては同一の指示番号記号が与えられてい
る。
たとえばｐ−型Ｓｉ基板１１．ｎ＋型埋込１１２、アイ
ソレージ１ン用酸化膜１４．１５は共通の構成部分であ
る。
ソレージ１ン用酸化膜１４．１５は共通の構成部分であ
る。
３５はＩＩＬＫおけるインジェクタとなるｐ＋型層で酸
化膜１４及びＨＬ Ｄ膜１９をマスクとして、ポリＳｉ
膜２５ｄよりのＢ拡散により形成される、 ３６はＩＩＬＫおける逆方向ｎｐｎトランジスタの真性
ベースとなるｐ−型層でインジェクタｐ＋型層３５から
離隔されて形成されるｃ３７は逆方向ｎｐｎトランジス
タのコレクタ（複数）となるｎ”ｍ層で、第９図のｎｐ
ｎ）ランジスタのエミッタ２８に相当し、ポリＳｉ膜２
５ｂからのＡＳ拡散により形成される。
化膜１４及びＨＬ Ｄ膜１９をマスクとして、ポリＳｉ
膜２５ｄよりのＢ拡散により形成される、 ３６はＩＩＬＫおける逆方向ｎｐｎトランジスタの真性
ベースとなるｐ−型層でインジェクタｐ＋型層３５から
離隔されて形成されるｃ３７は逆方向ｎｐｎトランジス
タのコレクタ（複数）となるｎ”ｍ層で、第９図のｎｐ
ｎ）ランジスタのエミッタ２８に相当し、ポリＳｉ膜２
５ｂからのＡＳ拡散により形成される。
３８は逆方向ｎｐｎトランジスタのグラフトベースとな
るｐ＋盤層であって、ポリＳｉ膜２５ｂをマスクとする
Ｂ拡散によりコレクタｎ 型層３７に対しセルファライ
ンで形成される。
るｐ＋盤層であって、ポリＳｉ膜２５ｂをマスクとする
Ｂ拡散によりコレクタｎ 型層３７に対しセルファライ
ンで形成される。
３９はエミッタ取出し部（第９図のバイポーラｎｐｎ）
ランジスタのコレクタ取出し部に相当する）ｎ＋型層で
ある。２５ａ ５２５ｄはポリ５ｉＢＩＸからなるスタ
ッドで、各領域にコンタクトし、その直下のＳｉ領域へ
の不純物拡散源となっている。３４ａ〜３４ｄはＡ！電
極でポリＳｉ膜スタッドを介して各領域に接続される。
ランジスタのコレクタ取出し部に相当する）ｎ＋型層で
ある。２５ａ ５２５ｄはポリ５ｉＢＩＸからなるスタ
ッドで、各領域にコンタクトし、その直下のＳｉ領域へ
の不純物拡散源となっている。３４ａ〜３４ｄはＡ！電
極でポリＳｉ膜スタッドを介して各領域に接続される。
この実施例２で示されるＩＩＬは実施例１で示した半導
体装置の製造プロセスに準じたプロセスにより製造され
るものである。
体装置の製造プロセスに準じたプロセスにより製造され
るものである。
以上実施例２で説明した本発明によれば実施例１の効果
で述べたのと同様の理由で、ＩＩＬの高集積化が実現で
きる。
で述べたのと同様の理由で、ＩＩＬの高集積化が実現で
きる。
なお、ＩＩＬの場合は、ベース引き出しコンタクトがフ
ィールド酸化膜上にあることにより、コレクタ面積ＳＣ
対ベース面積ＳＢの比Ｓ Ｃ／ Ｓ ＢをＩＫ近づける
ことができ、逆方向ｎｐｎトランジスタの増幅特性βｉ
を大とし、高速化が可能である。
ィールド酸化膜上にあることにより、コレクタ面積ＳＣ
対ベース面積ＳＢの比Ｓ Ｃ／ Ｓ ＢをＩＫ近づける
ことができ、逆方向ｎｐｎトランジスタの増幅特性βｉ
を大とし、高速化が可能である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例ＶＣ限定され
るものではな（、その要旨を逸脱しない範囲で朔々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例ＶＣ限定され
るものではな（、その要旨を逸脱しない範囲で朔々変更
可能であることはいうまでもない。
本発明はＩＩＬ、バイポーラメモリ、たとえばＥＣＬ、
高周波トランジスタに応用して極めて有効↑ある。
高周波トランジスタに応用して極めて有効↑ある。
第１図乃至第９図は本発明の一実施例であるバイポーラ
トランジスタ製造プロセスの工程図を示し、このうち第
１図は断面図、第２図は平面図、第３図は１ｇ２図のＡ
−Ａ視断面、第４図乃至第７図は断面図、第８図は平面
図、第９図は第８図のＡ−Ａ視断面図である、 第１０図及び第】】図は本発明の他の実施例であるＩＩ
ＬＯ要部を示し、第１０図は平面図、第１１図は第４θ
図のＡ−Ａ視断面図である。 第１２図乃至第１５図は選択酸化法によるグラフトベー
ス形成プロセスを示す工程断面図である、第１６図乃至
ｔｌＳ１８図はポリＳｉスタック利用によるグラフトベ
ース形成プロセスを示す工程断面図である。 １１・・・ｐ−型８ｉ基板、１２・・・ｎ＋型埋込層、
１３＝−ｎ −７ＲＬＳ ｉ層、１４．１５・・・酸化
膜、１６・・・コレクタｎ 型層、１７・・・真性ベー
スｐ−型層、１８・・・酸化膜、１９・・・窒化膜、２
０・・・ＨＬＤ膜、２１−’ｍ化膜、２２ａ、２２ｂ、
２２ｃ・・・窓孔、２３−・・内枠、２４ ・・・外枠
、２５ ａ、 ２５ ｂ、 ２５Ｃ・・・ポリＳｉ膜
（スタッド）、２６・・・マスク、２７・・・マスク、
２８・・・エミッタｆ１ｍｍ、２９・・・コレクタｎ
型層、３０．３１・・・グラフトベースｐ＋型層、３２
・・・ＰＳＧ膜、３３・・・スルーホール、３４・・・
ＡＪｔ極。
トランジスタ製造プロセスの工程図を示し、このうち第
１図は断面図、第２図は平面図、第３図は１ｇ２図のＡ
−Ａ視断面、第４図乃至第７図は断面図、第８図は平面
図、第９図は第８図のＡ−Ａ視断面図である、 第１０図及び第】】図は本発明の他の実施例であるＩＩ
ＬＯ要部を示し、第１０図は平面図、第１１図は第４θ
図のＡ−Ａ視断面図である。 第１２図乃至第１５図は選択酸化法によるグラフトベー
ス形成プロセスを示す工程断面図である、第１６図乃至
ｔｌＳ１８図はポリＳｉスタック利用によるグラフトベ
ース形成プロセスを示す工程断面図である。 １１・・・ｐ−型８ｉ基板、１２・・・ｎ＋型埋込層、
１３＝−ｎ −７ＲＬＳ ｉ層、１４．１５・・・酸化
膜、１６・・・コレクタｎ 型層、１７・・・真性ベー
スｐ−型層、１８・・・酸化膜、１９・・・窒化膜、２
０・・・ＨＬＤ膜、２１−’ｍ化膜、２２ａ、２２ｂ、
２２ｃ・・・窓孔、２３−・・内枠、２４ ・・・外枠
、２５ ａ、 ２５ ｂ、 ２５Ｃ・・・ポリＳｉ膜
（スタッド）、２６・・・マスク、２７・・・マスク、
２８・・・エミッタｆ１ｍｍ、２９・・・コレクタｎ
型層、３０．３１・・・グラフトベースｐ＋型層、３２
・・・ＰＳＧ膜、３３・・・スルーホール、３４・・・
ＡＪｔ極。
Claims (1)
- 【特許請求の範囲】 １、半導体基体表面に他領域から電気的に分離された島
領域内にバイポーラトランジスタを構成するベースおよ
びコレクタを有し、上記ベースはその表面の一部に形成
されたエミッタに対し自己整合的に形成されたグラフト
ベースを有するとともに上記コレクタ、ベースおよびエ
ミッタには一層の多結晶半導体からなる電極が接続され
ていることを特徴とする半導体装置。 ２、上記ベースに接続される多結晶半導体からなる電極
は枠状のパターンとして形成されている特許請求の範囲
第１項に記載の半導体装置。 ３、半導体基体の表面に真性ベースとなる低濃度不純物
ドープ層を形成し、この上にマスク材を形成し、このマ
スク材の一部をエッチしてベース及びエミッタとなる部
分を窓開し、このマスク材による窓開部の段差を利用し
て上記窓開部内に多結晶半導体膜を選択的に形成した後
、上記マスク材を取除いて上記多結晶半導体膜をマスク
として上記基体表面に不純物を導入して自己整合的にグ
ラフトベースとなる高濃度不純物拡散層を形成すること
を特徴とする半導体装置の製造法。 ４、上記半導体基体の表面はｎ型シリコンよりなり、上
記真性ベース及びグラフトベースはｐ型シリコンよりな
るとともに上記エミッタはｎ型シリコン層よりなる特許
請求の範囲第３項に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058334A JPS61218169A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058334A JPS61218169A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61218169A true JPS61218169A (ja) | 1986-09-27 |
Family
ID=13081411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058334A Pending JPS61218169A (ja) | 1985-03-25 | 1985-03-25 | 半導体装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677241A (ja) * | 1992-09-17 | 1994-03-18 | Sony Corp | バイポーラトランジスタ |
| US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
| JP2001217317A (ja) * | 2000-02-07 | 2001-08-10 | Sony Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-03-25 JP JP60058334A patent/JPS61218169A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
| JPH0677241A (ja) * | 1992-09-17 | 1994-03-18 | Sony Corp | バイポーラトランジスタ |
| JP2001217317A (ja) * | 2000-02-07 | 2001-08-10 | Sony Corp | 半導体装置およびその製造方法 |
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