JPS63164458A - Ｂｉ−ＣＭＯＳ素子の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ素子の製造方法Info
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- JPS63164458A JPS63164458A JP61314980A JP31498086A JPS63164458A JP S63164458 A JPS63164458 A JP S63164458A JP 61314980 A JP61314980 A JP 61314980A JP 31498086 A JP31498086 A JP 31498086A JP S63164458 A JPS63164458 A JP S63164458A
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- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、 Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ ）構造のＭＯＳＦＥＴを含ムＢ ｉ
ＣＭ ＯＳ 素子（同一半導体基板上にバイポーラト
ランジスタと０ＭＯ５ＦＥＴとが混在して形成されてい
る半導体装置）の製造方法であって、絶縁膜の開口部お
よびその上の多結晶半導体層を介して不純物を半導体基
板中に拡散することにより、ＭＯＳＦＥＴのソース・ド
レイン’ｌｉｔ極用拡散層、バイポーラトランジスタの
エミッタ拡１’ＢＩＷおよびコレクタ電極コンタクト用
拡散層を同時に形成することを特徴する。
ｄ Ｄｒａｉｎ ）構造のＭＯＳＦＥＴを含ムＢ ｉ
ＣＭ ＯＳ 素子（同一半導体基板上にバイポーラト
ランジスタと０ＭＯ５ＦＥＴとが混在して形成されてい
る半導体装置）の製造方法であって、絶縁膜の開口部お
よびその上の多結晶半導体層を介して不純物を半導体基
板中に拡散することにより、ＭＯＳＦＥＴのソース・ド
レイン’ｌｉｔ極用拡散層、バイポーラトランジスタの
エミッタ拡１’ＢＩＷおよびコレクタ電極コンタクト用
拡散層を同時に形成することを特徴する。
これにより従来のＬＤＤ構造のＭＯＳＦＥＴを含むＢｉ
−ＣＭＯ５ｉ！′子の製造プロセスが簡単化されると
とに、バイポーラトランジスタのエミッタ拡散層とエミ
ッタ電極層との位首合わせを不要とし、ＩＴ＋；性濠の
バイポーラトランジスタを作成することが可能となる。
−ＣＭＯ５ｉ！′子の製造プロセスが簡単化されると
とに、バイポーラトランジスタのエミッタ拡散層とエミ
ッタ電極層との位首合わせを不要とし、ＩＴ＋；性濠の
バイポーラトランジスタを作成することが可能となる。
杏発、、：ＪＪ仲゛Ｌ導体装置の製造方法に関するもの
で′蔦り、更に、洋しく言えばホットエレクトロン対策
用のＬＤＤ構造の一〇５ＦＥＴを含むＢｉ −０ＭＯ８
素子の製造方法に関するものである。
で′蔦り、更に、洋しく言えばホットエレクトロン対策
用のＬＤＤ構造の一〇５ＦＥＴを含むＢｉ −０ＭＯ８
素子の製造方法に関するものである。
（従来の技術〕
第２図は従来例に係るＢｉ −ＣＭＯ３素子の製造方法
を説Ｉｌｌする図である。なお説Ｉｌｌの使宜上、ｐチ
ャネルＭＯＳＦＥＴの製造については省略しそいる。
を説Ｉｌｌする図である。なお説Ｉｌｌの使宜上、ｐチ
ャネルＭＯＳＦＥＴの製造については省略しそいる。
（１）同図（ａ）において１はｐ型Ｓｉ基板、２は高濃
度のｎ型埋込み層、３はエピタキシャル成長法により形
成されたｎ型層、４はｐ型ウェル層。
度のｎ型埋込み層、３はエピタキシャル成長法により形
成されたｎ型層、４はｐ型ウェル層。
５はｐ型アインレーション層、６はＬＯＣＯ３法により
形成された厚いＳ ｉｏｚ ｖである。
形成された厚いＳ ｉｏｚ ｖである。
（２）次いで熱酸化してＳ ｉｏｚ膜を形成し、更にｎ
型ポリＳｉ膜を成長した後、パターニングを行なう。
型ポリＳｉ膜を成長した後、パターニングを行なう。
これによりゲート５ｉｏ２１１Ｑ ７およびゲート電極
８を形成する（同図（ｂ））。
８を形成する（同図（ｂ））。
（３）次にパターニングされたレジスト膜９゜Ｓ ｊ０
２１１！２６およびゲート電極部をマスクとしてｐ型ウ
ェル層４の表面にＡｇｏ（ヒ素）をイオン注入すること
により１表面濃度５Ｘ１０／ｃｍ２の浅いｎ型のソース
・ドレイン１０を形成する（同図（ｃ））。
２１１！２６およびゲート電極部をマスクとしてｐ型ウ
ェル層４の表面にＡｇｏ（ヒ素）をイオン注入すること
により１表面濃度５Ｘ１０／ｃｍ２の浅いｎ型のソース
・ドレイン１０を形成する（同図（ｃ））。
（４）次にＣＶＤ法によりＳ １０２ｍを成長した後、
反、 応性イオンエツチング（ＲＩ Ｅ）によりゲート
電極部の側面にのみ５ｉ０２ｒｔＪ１１を残す（同図（
ｄ） ） 。
反、 応性イオンエツチング（ＲＩ Ｅ）によりゲート
電極部の側面にのみ５ｉ０２ｒｔＪ１１を残す（同図（
ｄ） ） 。
（５）次に熱酸化によりＳｉＯ，［！Ｉ １２を作成し
、パターニングされたレジスト膜（不図示）をマスクと
してＢ−（ポロン）イオンを注入し、Ｐ型ベース領域１
４を形成する。更にパターニングされたレジストＷ２１
３をマスクとしてｐｏ （リン）又はＡｃ（ヒ素）イオ
ンを注入し、ソースφドレイン電極コンタクト用のｎ型
領域１５およびエミッタ領域１６およびコレクタ電極コ
ンタクトｎ１のｎ）！Ｓ。
、パターニングされたレジスト膜（不図示）をマスクと
してＢ−（ポロン）イオンを注入し、Ｐ型ベース領域１
４を形成する。更にパターニングされたレジストＷ２１
３をマスクとしてｐｏ （リン）又はＡｃ（ヒ素）イオ
ンを注入し、ソースφドレイン電極コンタクト用のｎ型
領域１５およびエミッタ領域１６およびコレクタ電極コ
ンタクトｎ１のｎ）！Ｓ。
領域１７を形成する。このときの表面濃度は、例えば４
Ｘ １０ ”／ ｃ ｍ２ であり、深ざはソース・
ドレイン１０よりも深い（同図（ｄ））。
Ｘ １０ ”／ ｃ ｍ２ であり、深ざはソース・
ドレイン１０よりも深い（同図（ｄ））。
（８） 次い−ｃ’ｃＶＤ法ニヨリ５ｉＯｚｖｌ ８を
全面に形成する（同図（ｅ））。
全面に形成する（同図（ｅ））。
（７）次にバイポーラトランジスタのエミッタ、コレク
タ、ｎチャネルＭＯＳＦＥＴのソース拳ドレインおよび
ゲートの各電極の窓開きを行ない、更にポリＳｉ［を成
長した後にＡｇｏ（ヒ素）イオンの注入を行なう。
タ、ｎチャネルＭＯＳＦＥＴのソース拳ドレインおよび
ゲートの各電極の窓開きを行ない、更にポリＳｉ［を成
長した後にＡｇｏ（ヒ素）イオンの注入を行なう。
またベース電極およびｐチャネルＭＯ５ＦＥＴ（図示せ
ず、）上の不要なポリ５ＩＩＪをエツチングしてポリＳ
ｉ配線１９を形成した後、ベース電極およびｐチャネル
ＭＯＳＦＥＴのソース・ドレイン電極の窓開きを行なっ
てＡ交配５１２０を形成すると、所定のＢｉ−ＣＭＯＳ
Ｎ子が完成する。（同図（ｆ） ） 。
ず、）上の不要なポリ５ＩＩＪをエツチングしてポリＳ
ｉ配線１９を形成した後、ベース電極およびｐチャネル
ＭＯＳＦＥＴのソース・ドレイン電極の窓開きを行なっ
てＡ交配５１２０を形成すると、所定のＢｉ−ＣＭＯＳ
Ｎ子が完成する。（同図（ｆ） ） 。
ところで従来例の製造方法によれば次のような問題があ
る。
る。
（１）ホットエレクトロンに強いＬＤＤａ造のＭＯＳＦ
ＥＴにより、高速・高集積のＢｉ −ＣＭＯ５素子を形
成することができるが、製造−［程がより長くなって歩
留まりの低下および製造価格の上昇を招く。
ＥＴにより、高速・高集積のＢｉ −ＣＭＯ５素子を形
成することができるが、製造−［程がより長くなって歩
留まりの低下および製造価格の上昇を招く。
（２）エミッタ電極用窓開はパターンとエミッタ拡散領
域形成用パターンとの間の位１合わせ余裕が必要である
ため、バイポーラトランジスタの品性ｔｔ化＃高集請化
の妨げとなる。
域形成用パターンとの間の位１合わせ余裕が必要である
ため、バイポーラトランジスタの品性ｔｔ化＃高集請化
の妨げとなる。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、製造工程を短く、かつ高性渣・高集 ・積のバイ
ポーラトランジスタをｔｉするＢｉ −ＣＭＯ５素子の
製造方法の提供を目的とする。
り、製造工程を短く、かつ高性渣・高集 ・積のバイ
ポーラトランジスタをｔｉするＢｉ −ＣＭＯ５素子の
製造方法の提供を目的とする。
〔問題点を解決するための手段〕
本発明は、ＬＤＤ構造のＭＯＳＦＥＴを含むＢｉ−ＣＭ
Ｏ５素子の製造方法において、１１ＭＯ５ＦＥＴのゲー
ト電極をマスクとして低濃度のソース・ドレイン拡散層
を半導体基板表面に自己整合的に形成する工程と、該バ
イポーラトランジスタのベースを半導体基板表面に形成
する工程と、全面に絶縁膜を被着する工程と、 Ｉｎｊ
記絶縁膜に開「１部を設ける工程と、全面に多結晶半導
体層を被着する工程と、前記多結晶半導体層および前記
開■部を介して゛ｈ導体基板表面に不純物を拡散するこ
とにより、前記ＭＯＳＦＥＴのソース・ドレイン電極コ
ンタクト用拡散層、前記バイポーラトランジスタのエミ
ッタ拡散層およびコレクタ電極コンタクト用拡散層を同
時に形成する工程とを有することを特徴とする。
Ｏ５素子の製造方法において、１１ＭＯ５ＦＥＴのゲー
ト電極をマスクとして低濃度のソース・ドレイン拡散層
を半導体基板表面に自己整合的に形成する工程と、該バ
イポーラトランジスタのベースを半導体基板表面に形成
する工程と、全面に絶縁膜を被着する工程と、 Ｉｎｊ
記絶縁膜に開「１部を設ける工程と、全面に多結晶半導
体層を被着する工程と、前記多結晶半導体層および前記
開■部を介して゛ｈ導体基板表面に不純物を拡散するこ
とにより、前記ＭＯＳＦＥＴのソース・ドレイン電極コ
ンタクト用拡散層、前記バイポーラトランジスタのエミ
ッタ拡散層およびコレクタ電極コンタクト用拡散層を同
時に形成する工程とを有することを特徴とする。
本発明の製造方法によればエミッタ電極窓を介して不純
物を拡散することによりエミッタ領域を作成するので、
エミッタ電極窓とエミッタ領域との位置合わせが不要と
なる。これによりバイポーラトランジスタの高性能化お
よび高集積化を図ることができる。
物を拡散することによりエミッタ領域を作成するので、
エミッタ電極窓とエミッタ領域との位置合わせが不要と
なる。これによりバイポーラトランジスタの高性能化お
よび高集積化を図ることができる。
またＭＯＳＦＥＴをＬＤＤ構造とするため、低濃度のソ
ース・ドレインの形成および高濃度のソース・ドレイン
電極コンタクト用領域の形成の２回の拡散層を必要とす
るが、後者の高Ｃ度のソース・トレイン電極コンタクト
用領域は１、バイポーラトランジスタのエミッタと同時
に形成するので、全体の製造工程を短くすることができ
る・。
ース・ドレインの形成および高濃度のソース・ドレイン
電極コンタクト用領域の形成の２回の拡散層を必要とす
るが、後者の高Ｃ度のソース・トレイン電極コンタクト
用領域は１、バイポーラトランジスタのエミッタと同時
に形成するので、全体の製造工程を短くすることができ
る・。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＢｉ‐ＣＭＯＳ素子の
製造方法を説明する図である。なお、図において第２図
と同じ番号で示すものは同じものを示している。
。第１図は本発明の実施例に係るＢｉ‐ＣＭＯＳ素子の
製造方法を説明する図である。なお、図において第２図
と同じ番号で示すものは同じものを示している。
（１）第１図（ａ）〜（Ｃ）までの工程は従来例の第２
図（ａ）〜（Ｃ）までの工程と同じであるから、説ｒｊ
ｌは省略する。
図（ａ）〜（Ｃ）までの工程と同じであるから、説ｒｊ
ｌは省略する。
（２）次にベース領域２１を形成した後、ＣＶＤ法によ
り全面に５ｉ０２膜２２を被着する（同図（ｄ） ）
。
り全面に５ｉ０２膜２２を被着する（同図（ｄ） ）
。
（３）次いでソース・ドレイン電極コンタクト用。
コレクタ電極コンタクト用の＊［きを行った後。
ポリＳｉ膜２３を被着した後、Ａｓｏ（ヒ素）イオンを
注入する。これによりソース・ドレインコンタクト用に
ｎ型領域２４．エミッタ領域２５．コレクタコンタクト
用のｎ型領域２６が同時に形成される。（同！１４（ｄ
））。
注入する。これによりソース・ドレインコンタクト用に
ｎ型領域２４．エミッタ領域２５．コレクタコンタクト
用のｎ型領域２６が同時に形成される。（同！１４（ｄ
））。
（４）次にベース電極上および不図示のセ４チャネルＭ
ＯＳＦＥＴのゲート電極トのポリＳｉ膜２３を除去した
後、Ａｌ膜からなる配線２７を形成することにより、Ｂ
ｉ−ＣＭＳＯ３：Ｊ子が完成する（同゛、、′二ン２゜
、１゜−１７１，λｔｉｘ；ｙｐコンタクト窓を介して
エミッタ領域２５が形成されるので、該エミッタコンタ
クト用窓開はパターンとエミッタ領域形成用パターンと
の位置合わせが不要となる。このためエミッタ領域、従
ってベース領域の微細化が可鋤となるので、高集積かつ
゛高性能のバイポーラトランジスタを形成することがで
きる。
ＯＳＦＥＴのゲート電極トのポリＳｉ膜２３を除去した
後、Ａｌ膜からなる配線２７を形成することにより、Ｂ
ｉ−ＣＭＳＯ３：Ｊ子が完成する（同゛、、′二ン２゜
、１゜−１７１，λｔｉｘ；ｙｐコンタクト窓を介して
エミッタ領域２５が形成されるので、該エミッタコンタ
クト用窓開はパターンとエミッタ領域形成用パターンと
の位置合わせが不要となる。このためエミッタ領域、従
ってベース領域の微細化が可鋤となるので、高集積かつ
゛高性能のバイポーラトランジスタを形成することがで
きる。
また従来の製造方法のように、ゲート電極の側面にＳ；
０２膜を残した後、これをマスクとしてソース・ドレイ
ンコンタクト用のｎ型領域１５を形成する工程を不要と
するので、製造工程を、より短くすることが可能となる
。
０２膜を残した後、これをマスクとしてソース・ドレイ
ンコンタクト用のｎ型領域１５を形成する工程を不要と
するので、製造工程を、より短くすることが可能となる
。
なお本発明の製造方法に係るＬＤＤ構造のＭＯＳＦＥＴ
のソース・ドレイン抵抗は、従来の製造方法に係るＬＤ
Ｄ構造のＭＯＳＦＥＴのソース・ドレイン抵抗に比べて
少し大きくなり、従って駆動能力が多少低下する。しか
し電流駆動能力を必要とするトランジスタ、例えば出力
トランジスタ等は、本発明の高性能バイポーラトランジ
スタを用いることにより、全体として高性能・高集Ｍ（
７）Ｂ ｉ−ＣＭＯ５４Ｊ！、Ｊａ回路を得ルコトカ１
１１能トなる。
のソース・ドレイン抵抗は、従来の製造方法に係るＬＤ
Ｄ構造のＭＯＳＦＥＴのソース・ドレイン抵抗に比べて
少し大きくなり、従って駆動能力が多少低下する。しか
し電流駆動能力を必要とするトランジスタ、例えば出力
トランジスタ等は、本発明の高性能バイポーラトランジ
スタを用いることにより、全体として高性能・高集Ｍ（
７）Ｂ ｉ−ＣＭＯ５４Ｊ！、Ｊａ回路を得ルコトカ１
１１能トなる。
以り説ＩＪＩ したように、本発明によればＢｉ−ＣＭ
Ｏ３Ｊ子の製造工程を短くすることができるとともに、
高性能・高集積のＢｉ‐ＣＭＯＳ素子を製造することが
可能となる。
Ｏ３Ｊ子の製造工程を短くすることができるとともに、
高性能・高集積のＢｉ‐ＣＭＯＳ素子を製造することが
可能となる。
第１図は本発明の実施例に係るＢｉ−
ＣＭＯ３素子の製造方法を説ＩＩする図、第２図は従来
例に係るＢｉ−ＣＭＯ３Ｊ！子の製造方法を説明する図
である。 （符号の説明） １ ・・・ ｐ ＾２ｓｔｊ−ξ＆ 、２・・・高ｅｌ
＆ｎ型埋込み層・ ３・・・ｎ型層、 ４・・・Ｐ型ウェル層。 ５・・・Ｐやアイソレーション層。 ６．１１，１２．１８・・・Ｓ＋０？ｌｈＪ。 ７・・・ゲート５Ｉ０２１！！：！。 ８・・・ｎ型ポリＳｉ膜、 ９．１３・・・レジスト膜、 ｌＯ・・・ソース・ドレイン。 １４・・・ベース領域、 １５・・・ソース・ツレイン゛准極コンタクト用のｎＪ
！！！領域。 １６・・・エミッタ領域。 １７・・・コレクタ電極コンタクト用のｎ型領域。 １９・・・ポリＳｉＡ！線、 ２０・・・Ａ１Ａ１線。
例に係るＢｉ−ＣＭＯ３Ｊ！子の製造方法を説明する図
である。 （符号の説明） １ ・・・ ｐ ＾２ｓｔｊ−ξ＆ 、２・・・高ｅｌ
＆ｎ型埋込み層・ ３・・・ｎ型層、 ４・・・Ｐ型ウェル層。 ５・・・Ｐやアイソレーション層。 ６．１１，１２．１８・・・Ｓ＋０？ｌｈＪ。 ７・・・ゲート５Ｉ０２１！！：！。 ８・・・ｎ型ポリＳｉ膜、 ９．１３・・・レジスト膜、 ｌＯ・・・ソース・ドレイン。 １４・・・ベース領域、 １５・・・ソース・ツレイン゛准極コンタクト用のｎＪ
！！！領域。 １６・・・エミッタ領域。 １７・・・コレクタ電極コンタクト用のｎ型領域。 １９・・・ポリＳｉＡ！線、 ２０・・・Ａ１Ａ１線。
Claims (1)
- 【特許請求の範囲】 ＬＤＤ構造のＭＯＳＦＥＴを含むＢｉ‐ＣＭＯＳ素子の
製造方法において、 該ＭＯＳＦＥＴのゲート電極をマスクとして低濃度のソ
ース・ドレイン拡散層を半導体基板表面に自己整合的に
形成する工程と、 該バイポーラトランジスタのベースを半導体基板表面に
形成する工程と、 全面に絶縁膜を被着する工程と、 前記絶縁膜に開口部を設ける工程と、 全面に多結晶半導体層を被着する工程と、 前記多結晶半導体層および前記開口部を介して半導体基
板表面に不純物を拡散することにより、前記ＭＯＳＦＥ
Ｔのソース・ドレイン電極コンタクト用拡散層、前記バ
イポーラトランジスタのエミッタ拡散層およびコレクタ
電極コンタクト用拡散層を同時に形成する工程とを有す
ることを特徴とするＢｉ‐ＣＭＯＳ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314980A JPS63164458A (ja) | 1986-12-26 | 1986-12-26 | Ｂｉ−ＣＭＯＳ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314980A JPS63164458A (ja) | 1986-12-26 | 1986-12-26 | Ｂｉ−ＣＭＯＳ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164458A true JPS63164458A (ja) | 1988-07-07 |
Family
ID=18059975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314980A Pending JPS63164458A (ja) | 1986-12-26 | 1986-12-26 | Ｂｉ−ＣＭＯＳ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993009599A2 (en) * | 1991-10-30 | 1993-05-13 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5972766A (en) * | 1996-02-28 | 1999-10-26 | Nec Corporation | Method of manufacturing a bipolar transistor by using only two mask layers |
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1986
- 1986-12-26 JP JP61314980A patent/JPS63164458A/ja active Pending
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