JP2982393B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＢｉ−ＣＭＯＳ集積回路の製造方法に関する
ものである。
関し、特にＢｉ−ＣＭＯＳ集積回路の製造方法に関する
ものである。
【０００２】
【従来の技術】Ｂｉ−ＣＭＯＳ集積回路は、バイポーラ
トランジスタの高速動作・高駆動能力とＣＭＯＳの低消
費電力との両方の長所を兼ね備えている。低消費電力お
よび高速化の要請の応えて製品の多様化が進められてい
る。
トランジスタの高速動作・高駆動能力とＣＭＯＳの低消
費電力との両方の長所を兼ね備えている。低消費電力お
よび高速化の要請の応えて製品の多様化が進められてい
る。
【０００３】従来のＢｉ−ＣＭＯＳ集積回路の製造方法
について、図３（ａ）〜（ｃ），図４（ａ）〜（ｃ），
５（ａ）〜（ｂ）を参照して説明する。
について、図３（ａ）〜（ｃ），図４（ａ）〜（ｃ），
５（ａ）〜（ｂ）を参照して説明する。
【０００４】はじめに図３（ａ）に示すように、Ｐ型半
導体基板１にＮ+型埋込層２およびＰ+ 型埋込層３を形
成してからＮ型エピタキシャル層４を成長する。つぎに
熱酸化により厚さ４００〜８００Ａの第１の二酸化シリ
コン膜１９を形成する。つぎにフォトレジスト（図示せ
ず）をマスクとして、イオン注入することにより、Ｎチ
ャネルＭＯＳＦＥＴ予定領域およびバイポーラトランジ
スタ絶縁分離予定領域にＰウェル６を形成する。つぎに
フォトレジスト（図示せず）をマスクとして、イオン注
入することにより、ＰチャネルＭＯＳＦＥＴ予定領域に
Ｎウェル７を形成する。つぎにＣＶＤ法により窒化シリ
コン膜８を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとして素子分離予定領域の窒化シリコン膜
８をドライエッチングしてから熱酸化して素子分離酸化
膜１０を形成する。
導体基板１にＮ+型埋込層２およびＰ+ 型埋込層３を形
成してからＮ型エピタキシャル層４を成長する。つぎに
熱酸化により厚さ４００〜８００Ａの第１の二酸化シリ
コン膜１９を形成する。つぎにフォトレジスト（図示せ
ず）をマスクとして、イオン注入することにより、Ｎチ
ャネルＭＯＳＦＥＴ予定領域およびバイポーラトランジ
スタ絶縁分離予定領域にＰウェル６を形成する。つぎに
フォトレジスト（図示せず）をマスクとして、イオン注
入することにより、ＰチャネルＭＯＳＦＥＴ予定領域に
Ｎウェル７を形成する。つぎにＣＶＤ法により窒化シリ
コン膜８を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとして素子分離予定領域の窒化シリコン膜
８をドライエッチングしてから熱酸化して素子分離酸化
膜１０を形成する。
【０００５】つぎに図３（ｂ）に示すように、窒化シリ
コン膜８をエッチングし、第１の二酸化シリコン膜１９
を除去したのち、厚さ１００〜３００Ａのゲート酸化膜
５を形成する。つぎにサブスレッショルドコントロール
のイオン注入を行なう。つぎにフォトレジスト（図示せ
ず）をマスクとして燐または砒素をイオン注入してＮ+
型コレクタ引き出し層９を形成する。つぎにフォトレジ
スト（図示せず）をマスクとして、バイポーラトランジ
スタのベース引き出し電極予定領域およびエミッタ予定
領域上のゲート酸化膜５をエッチングする。つぎにＣＶ
Ｄ法により厚さ５０００〜６０００Ａの第２の酸化シリ
コン膜１２を堆積し、ゲート電極予定領域上の第２の酸
化シリコン膜１２を選択エッチングし、燐または砒素を
導入してＮ+ 型ポリシリコン１３を形成する。
コン膜８をエッチングし、第１の二酸化シリコン膜１９
を除去したのち、厚さ１００〜３００Ａのゲート酸化膜
５を形成する。つぎにサブスレッショルドコントロール
のイオン注入を行なう。つぎにフォトレジスト（図示せ
ず）をマスクとして燐または砒素をイオン注入してＮ+
型コレクタ引き出し層９を形成する。つぎにフォトレジ
スト（図示せず）をマスクとして、バイポーラトランジ
スタのベース引き出し電極予定領域およびエミッタ予定
領域上のゲート酸化膜５をエッチングする。つぎにＣＶ
Ｄ法により厚さ５０００〜６０００Ａの第２の酸化シリ
コン膜１２を堆積し、ゲート電極予定領域上の第２の酸
化シリコン膜１２を選択エッチングし、燐または砒素を
導入してＮ+ 型ポリシリコン１３を形成する。
【０００６】つぎに図３（ｃ）に示すように、例えばフ
ォトレジスト３７をマスクとしてベース引き出し電極予
定領域およびエミッタ予定領域上の第１のポリシリコン
１１にボロンを導入してＰ+ 型ポリシリコン１４を形成
する。
ォトレジスト３７をマスクとしてベース引き出し電極予
定領域およびエミッタ予定領域上の第１のポリシリコン
１１にボロンを導入してＰ+ 型ポリシリコン１４を形成
する。
【０００７】つぎに図４（ａ）に示すように、タングス
テンシリサイドやモリブデンシリサイドなどのシリサイ
ド層１５を堆積する。
テンシリサイドやモリブデンシリサイドなどのシリサイ
ド層１５を堆積する。
【０００８】つぎに図４（ｂ）に示すように、ＣＶＤ法
により厚さ２０００〜５０００Ａの第４の二酸化シリコ
ン膜３４を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとして異方性エッチングすることにより、
ポリシリコン１３，１４／シリサイド１５（以下ポリサ
イドと記す）構造のゲート電極１７、およびエミッタ予
定領域が開口されていないベース引き出し電極を形成す
る。
により厚さ２０００〜５０００Ａの第４の二酸化シリコ
ン膜３４を堆積する。つぎにフォトレジスト（図示せ
ず）をマスクとして異方性エッチングすることにより、
ポリシリコン１３，１４／シリサイド１５（以下ポリサ
イドと記す）構造のゲート電極１７、およびエミッタ予
定領域が開口されていないベース引き出し電極を形成す
る。
【０００９】つぎに図４（ｃ）に示すように、フォトレ
ジスト（図示せず）をマスクとして異方性エッチングに
よりエミッタ予定領域の第４の二酸化シリコン膜３４お
よびポリサイド層を除去する。つぎにフォトレジスト
（図示せず）をマスクとしてボロンなどをイオン注入し
て真性ベース２１を形成する。つぎにフォトレジストを
マスクとしてＰチャネルＭＯＳＦＥＴの低濃度Ｐ型拡散
層２２およびＮチャネルＭＯＳＦＥＴの低濃度Ｎ型拡散
層２３を形成する。なお製造工程における熱処理により
Ｐ+ 型ポリシリコンから導入された不純物によって外部
ベース２０が形成される。
ジスト（図示せず）をマスクとして異方性エッチングに
よりエミッタ予定領域の第４の二酸化シリコン膜３４お
よびポリサイド層を除去する。つぎにフォトレジスト
（図示せず）をマスクとしてボロンなどをイオン注入し
て真性ベース２１を形成する。つぎにフォトレジストを
マスクとしてＰチャネルＭＯＳＦＥＴの低濃度Ｐ型拡散
層２２およびＮチャネルＭＯＳＦＥＴの低濃度Ｎ型拡散
層２３を形成する。なお製造工程における熱処理により
Ｐ+ 型ポリシリコンから導入された不純物によって外部
ベース２０が形成される。
【００１０】つぎに図５（ａ）に示すように、ＣＶＤ法
により全面に厚さ２０００〜３０００Ａの第５の二酸化
シリコン膜２４を堆積する。つぎに異方性エッチングに
よりゲート電極１７およびベース引き出し電極３２の側
面に第５の二酸化シリコン膜２４からなる側壁（サイド
ウォール）を形成する。つぎにフォトレジスト（図示せ
ず）をマスクとしてイオン注入することにより、Ｐチャ
ネルＭＯＳＦＥＴの高濃度Ｐ型拡散層２５および高濃度
Ｎ型拡散層２６を形成する。
により全面に厚さ２０００〜３０００Ａの第５の二酸化
シリコン膜２４を堆積する。つぎに異方性エッチングに
よりゲート電極１７およびベース引き出し電極３２の側
面に第５の二酸化シリコン膜２４からなる側壁（サイド
ウォール）を形成する。つぎにフォトレジスト（図示せ
ず）をマスクとしてイオン注入することにより、Ｐチャ
ネルＭＯＳＦＥＴの高濃度Ｐ型拡散層２５および高濃度
Ｎ型拡散層２６を形成する。
【００１１】つぎに図５（ｂ）に示すように、ＣＶＤ法
によりＮ型不純物として例えば燐を含む第２のポリシリ
コンを堆積し、フォトレジスト（図示せず）をマスクと
して異方性エッチングにより、エミッタ拡散窓を覆うエ
ミッタ引き出し電極２７を形成する。最後に配線（引き
出し電極２９）を形成してＢｉ−ＣＭＯＳ集積回路の素
子部が完成する。
によりＮ型不純物として例えば燐を含む第２のポリシリ
コンを堆積し、フォトレジスト（図示せず）をマスクと
して異方性エッチングにより、エミッタ拡散窓を覆うエ
ミッタ引き出し電極２７を形成する。最後に配線（引き
出し電極２９）を形成してＢｉ−ＣＭＯＳ集積回路の素
子部が完成する。
【００１２】
【発明が解決しようとする課題】ベース引き出し電極お
よびゲート電極には同一導電型のポリシリコンを用いる
ので、ボロンなどのＰ型不純物を導入している。ゲート
電極のポリシリコンには燐・砒素などの不純物を導入し
ている。
よびゲート電極には同一導電型のポリシリコンを用いる
ので、ボロンなどのＰ型不純物を導入している。ゲート
電極のポリシリコンには燐・砒素などの不純物を導入し
ている。
【００１３】そのためフォトレジストを塗布してから、
不純物を導入する領域に開口をもつパターンを形成する
必要がある。
不純物を導入する領域に開口をもつパターンを形成する
必要がある。
【００１４】特に熱拡散法によってゲート電極予定領域
のポリシリコンに燐などの不純物を導入するときは、ベ
ース引き出し電極予定領域上を酸化膜などにより覆う必
要があり、工程が長くなるという問題があった。
のポリシリコンに燐などの不純物を導入するときは、ベ
ース引き出し電極予定領域上を酸化膜などにより覆う必
要があり、工程が長くなるという問題があった。
【００１５】本発明の目的は工程数を削減することによ
り、高集積化に適したＢｉ−ＣＭＯＳ集積回路の製造方
法を提供することにある。
り、高集積化に適したＢｉ−ＣＭＯＳ集積回路の製造方
法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上にゲート酸化膜を形成
する工程と、所定の領域の前記ゲート酸化膜を除去する
工程と、全面にポリシリコンを形成する工程と、前記ポ
リシリコン上に一導電型の不純物をドープした二酸化シ
リコン膜を形成する工程と、所定の領域の前記二酸化シ
リコン膜を選択エッチングする工程と、熱処理により前
記二酸化シリコン膜から前記一導電型の不純物を前記ポ
リシリコンに拡散させる工程と、前記二酸化シリコン膜
をマスクとして逆導電型の不純物を導入する工程とを含
むものである。
造方法は、半導体基板の一主面上にゲート酸化膜を形成
する工程と、所定の領域の前記ゲート酸化膜を除去する
工程と、全面にポリシリコンを形成する工程と、前記ポ
リシリコン上に一導電型の不純物をドープした二酸化シ
リコン膜を形成する工程と、所定の領域の前記二酸化シ
リコン膜を選択エッチングする工程と、熱処理により前
記二酸化シリコン膜から前記一導電型の不純物を前記ポ
リシリコンに拡散させる工程と、前記二酸化シリコン膜
をマスクとして逆導電型の不純物を導入する工程とを含
むものである。
【００１７】
【実施例】本発明の第１の実施例について、図１（ａ）
および（ｂ）を参照して説明する。
および（ｂ）を参照して説明する。
【００１８】はじめに図１（ａ）に示すように、Ｐ型半
導体基板１にＮ+型埋込層２およびＰ+ 型埋込層３を形
成してからＮ型エピタキシャル層４を成長する。つぎに
第１の二酸化シリコン膜１９を形成し、選択イオン注入
によりＰウェル６およびＮウェル７を形成する。つぎに
窒化シリコン膜（図示せず）を用いた選択酸化法により
素子分離酸化膜１０を形成する。
導体基板１にＮ+型埋込層２およびＰ+ 型埋込層３を形
成してからＮ型エピタキシャル層４を成長する。つぎに
第１の二酸化シリコン膜１９を形成し、選択イオン注入
によりＰウェル６およびＮウェル７を形成する。つぎに
窒化シリコン膜（図示せず）を用いた選択酸化法により
素子分離酸化膜１０を形成する。
【００１９】つぎに第１のポリシリコン１１を形成し、
ＣＶＤ法により高濃度のボロンを含んだ厚さ１５００〜
３０００Ａの第１の二酸化シリコン膜１９を堆積する。
つぎにフォトレジスト３５をマスクとして第１の二酸化
シリコン膜１９を選択エッチングして、バイポーラトラ
ンジスタのベース引き出し電極予定領域およびエミッタ
予定領域上の第１の二酸化シリコン膜１９を残す。
ＣＶＤ法により高濃度のボロンを含んだ厚さ１５００〜
３０００Ａの第１の二酸化シリコン膜１９を堆積する。
つぎにフォトレジスト３５をマスクとして第１の二酸化
シリコン膜１９を選択エッチングして、バイポーラトラ
ンジスタのベース引き出し電極予定領域およびエミッタ
予定領域上の第１の二酸化シリコン膜１９を残す。
【００２０】つぎに図１（ｂ）に示すように、第１の二
酸化シリコン膜１９を拡散源として熱処理することによ
り、第１のポリシリコン層１１上にボロンを拡散させて
Ｐ+ 型ポリシリコン１４を形成する。つぎに第１の酸化
シリコン膜１９をマスクとしてゲート電極予定領域の第
１のポリシリコン１１に例えば燐・砒素などを不純物を
イオン注入してＮ+ 型ポリシリコン１３を形成する。つ
ぎに第１の二酸化シリコン膜１９を除去し、タングステ
ンシリサイドやモリブデンシリサイドなどのシリサイド
層１５を堆積する。
酸化シリコン膜１９を拡散源として熱処理することによ
り、第１のポリシリコン層１１上にボロンを拡散させて
Ｐ+ 型ポリシリコン１４を形成する。つぎに第１の酸化
シリコン膜１９をマスクとしてゲート電極予定領域の第
１のポリシリコン１１に例えば燐・砒素などを不純物を
イオン注入してＮ+ 型ポリシリコン１３を形成する。つ
ぎに第１の二酸化シリコン膜１９を除去し、タングステ
ンシリサイドやモリブデンシリサイドなどのシリサイド
層１５を堆積する。
【００２１】従来はＰ+ 型ポリシリコンとＮ+ 型ポリシ
リコンとを形成するため、２回の目合わせ露光を行なっ
ていたが、本実施例では１回の目合わせ露光で形成する
ことができるので、製造工程を大幅に削減することがで
きる。
リコンとを形成するため、２回の目合わせ露光を行なっ
ていたが、本実施例では１回の目合わせ露光で形成する
ことができるので、製造工程を大幅に削減することがで
きる。
【００２２】つぎに本発明の第２の実施例としてＮ型拡
散を先に、Ｐ型拡散を後に行なう方法について、図２を
参照して説明する。
散を先に、Ｐ型拡散を後に行なう方法について、図２を
参照して説明する。
【００２３】第１の実施例と同様にして、素子分離酸化
膜１０の形成を行なったのち、第１のポリシリコン１１
を形成し、ＣＶＤ法により高濃度の燐をドープした厚さ
１５００〜３０００Ａの第８の二酸化シリコン膜３３を
堆積する。つぎにフォトレジスト３６をマスクとしてゲ
ート電極予定領域上にのみ、第８の二酸化シリコン膜３
３を残す。あとは第１の実施例と同様の工程を経てＢｉ
−ＣＭＯＳ集積回路の素子部が完成する。
膜１０の形成を行なったのち、第１のポリシリコン１１
を形成し、ＣＶＤ法により高濃度の燐をドープした厚さ
１５００〜３０００Ａの第８の二酸化シリコン膜３３を
堆積する。つぎにフォトレジスト３６をマスクとしてゲ
ート電極予定領域上にのみ、第８の二酸化シリコン膜３
３を残す。あとは第１の実施例と同様の工程を経てＢｉ
−ＣＭＯＳ集積回路の素子部が完成する。
【００２４】第１および第２の実施例では、いずれも二
酸化シリコン膜のＰ（またはＮ）型不純物を熱拡散して
から、二酸化シリコン膜をマスクとしてＮ（またはＰ）
型不純物をイオン注入している。イオン注入の代りにＰ
ＯＣｌ3 のような化合物を用いて燐を熱拡散すれば、Ｐ
型およびＮ型の不純物を同時に１回の熱処理で拡散する
ことができる。
酸化シリコン膜のＰ（またはＮ）型不純物を熱拡散して
から、二酸化シリコン膜をマスクとしてＮ（またはＰ）
型不純物をイオン注入している。イオン注入の代りにＰ
ＯＣｌ3 のような化合物を用いて燐を熱拡散すれば、Ｐ
型およびＮ型の不純物を同時に１回の熱処理で拡散する
ことができる。
【００２５】
【発明の効果】ポリシリコンにＰ+ 型およびＮ+ 型の不
純物を導入するときの目合わせ露光を従来に２回から１
回に減らすことができた。その結果、製造工程を大幅に
削減することができた。さらに目ずれなどを考慮したマ
ージンをとる必要がなくなり、パターン微細化に対し非
常に有利になった。
純物を導入するときの目合わせ露光を従来に２回から１
回に減らすことができた。その結果、製造工程を大幅に
削減することができた。さらに目ずれなどを考慮したマ
ージンをとる必要がなくなり、パターン微細化に対し非
常に有利になった。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術によるＢｉ−ＣＭＯＳ集積回路の製造
方法を示す断面図である。
方法を示す断面図である。
【図４】従来技術によるＢｉ−ＣＭＯＳ集積回路の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】従来技術によるＢｉ−ＣＭＯＳ集積回路の製造
方法を示す断面図である。
方法を示す断面図である。
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ Ｐ+ 型埋込層 ４ Ｎ型エピタキシャル層 ５ ゲート酸化膜 ６ Ｐウェル ７ Ｎウェル ８ 窒化シリコン膜 ９ Ｎ+ 型コレクタ １０ 素子分離酸化膜 １１ 第１のポリシリコン １２ 第２の二酸化シリコン膜 １３ Ｎ+ 型ポリシリコン １４ Ｐ+ 型ポリシリコン １５ シリサイド層 １６ 第３の二酸化シリコン膜 １７ ゲート電極 １８ ベース引き出し電極 １９ 第１の二酸化シリコン膜 ２０ 外部ベース ２１ 真性ベース ２２ 低濃度Ｐ型拡散層 ２３ 低濃度Ｎ型拡散層 ２４ 第５の二酸化シリコン膜 ２５ 高濃度Ｐ型拡散層 ２６ 高濃度Ｎ型拡散層 ２７ エミッタ引き出し電極 ２８ エミッタ拡散層 ２９ 引き出し電極 ３０ 第６の二酸化シリコン膜 ３１ 第７の二酸化シリコン膜 ３２ ベース引き出し電極 ３３ 第８の二酸化シリコン膜 ３４ 第４の二酸化シリコン膜 ３５，３６，３７ フォトレジスト
Claims (1)
- 【請求項１】 半導体基板の一主面上にゲート酸化膜を
形成する工程と、所定の領域の前記ゲート酸化膜を除去
する工程と、全面にポリシリコンを形成する工程と、前
記ポリシリコン上に一導電型の不純物をドープした二酸
化シリコン膜を形成する工程と、所定の領域の前記二酸
化シリコン膜を選択エッチングする工程と、熱処理によ
り前記二酸化シリコン膜から前記一導電型の不純物を前
記ポリシリコンに拡散させる工程と、前記二酸化シリコ
ン膜をマスクとして逆導電型の不純物を導入する工程と
を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170788A JP2982393B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170788A JP2982393B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521725A JPH0521725A (ja) | 1993-01-29 |
| JP2982393B2 true JP2982393B2 (ja) | 1999-11-22 |
Family
ID=15911378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170788A Expired - Fee Related JP2982393B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982393B2 (ja) |
-
1991
- 1991-07-11 JP JP3170788A patent/JP2982393B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0521725A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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