JP2770576B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2770576B2 JP2770576B2 JP3023882A JP2388291A JP2770576B2 JP 2770576 B2 JP2770576 B2 JP 2770576B2 JP 3023882 A JP3023882 A JP 3023882A JP 2388291 A JP2388291 A JP 2388291A JP 2770576 B2 JP2770576 B2 JP 2770576B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- film
- oxide film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラ素子とＭＯＳ素子を一体に形成し
たＢｉＣＭＯＳ構造の半導体装置の製造方法に関する。
関し、特にバイポーラ素子とＭＯＳ素子を一体に形成し
たＢｉＣＭＯＳ構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ集積回路装置はバイポーラ
素子及び相補型に構成したＭＯＳ素子（ＣＭＯＳ素子）
の各々が有する長所を組合わせて形成される半導体装置
であり、バイポーラ素子の高周波特性の優れている点
と、ＣＭＯＳ素子の消費電力が低い点を夫々有効利用し
ている。図３Ａ乃至図３Ｅは従来のＢｉＣＭＯＳ集積回
路装置の製造方法を工程順に示す断面図である。先ず、
図３Ａのように、ｐ型シリコン基板１上にｎ+ 型埋込層
２及びｐ+ 型埋込層３を形成した後、ｎ型エピタキシャ
ル層４を成長させる。その後、薄い第１の絶縁膜５を形
成し、かつシリコン基板１に選択的に不純物を導入して
Ｐウェル２１，Ｎウェル２２を形成する。更に、この上
に第１の多結晶シリコン膜６を形成し、この上に選択的
に耐酸化性被膜，例えば窒化シリコン膜７を形成する。
又、選択的にｐ型不純物をイオン注入してチャンネルス
トッパー領域８を設ける。続いて、この耐酸化性被膜７
をマスクとして選択酸化を行い半導体基板表面に達する
素子分離用のフィールド酸化膜９を形成する。
素子及び相補型に構成したＭＯＳ素子（ＣＭＯＳ素子）
の各々が有する長所を組合わせて形成される半導体装置
であり、バイポーラ素子の高周波特性の優れている点
と、ＣＭＯＳ素子の消費電力が低い点を夫々有効利用し
ている。図３Ａ乃至図３Ｅは従来のＢｉＣＭＯＳ集積回
路装置の製造方法を工程順に示す断面図である。先ず、
図３Ａのように、ｐ型シリコン基板１上にｎ+ 型埋込層
２及びｐ+ 型埋込層３を形成した後、ｎ型エピタキシャ
ル層４を成長させる。その後、薄い第１の絶縁膜５を形
成し、かつシリコン基板１に選択的に不純物を導入して
Ｐウェル２１，Ｎウェル２２を形成する。更に、この上
に第１の多結晶シリコン膜６を形成し、この上に選択的
に耐酸化性被膜，例えば窒化シリコン膜７を形成する。
又、選択的にｐ型不純物をイオン注入してチャンネルス
トッパー領域８を設ける。続いて、この耐酸化性被膜７
をマスクとして選択酸化を行い半導体基板表面に達する
素子分離用のフィールド酸化膜９を形成する。
【０００３】次に、図３Ｂのように耐酸化性被膜７，多
結晶シリコン膜６，薄い第１の酸化膜５を除去して素子
領域を分離する。続いて、図３Ｃのように全面に熱酸化
により 150〜 300Å程度のゲート酸化膜１０を設け、か
つバイポーラトランジスタ領域に選択的にｎ型不純物を
イオン注入して真性ベース領域１１を形成する。その後
選択的にゲート酸化膜１０を除去してバイポーラトラン
ジスタのコレクタ領域のエピタキシャル層４の表面を露
出させ、その上で全面に第２の多結晶シリコン膜１２を
設ける。次に、図３Ｄのように、第２の多結晶シリコン
膜１２に高濃度にｎ型不純物を添加して多結晶シリコン
膜１２の層抵抗を下げ、かつこの第２の多結晶シリコン
膜１２からエピタキシャル層４にｎ型不純物を拡散して
コレクタ領域１９を形成する。その後、第２の多結晶シ
リコン膜を選択エッチングしてゲート電極１３Ａ，１３
Ｂと、コレクタ電極１３Ｃを形成する。
結晶シリコン膜６，薄い第１の酸化膜５を除去して素子
領域を分離する。続いて、図３Ｃのように全面に熱酸化
により 150〜 300Å程度のゲート酸化膜１０を設け、か
つバイポーラトランジスタ領域に選択的にｎ型不純物を
イオン注入して真性ベース領域１１を形成する。その後
選択的にゲート酸化膜１０を除去してバイポーラトラン
ジスタのコレクタ領域のエピタキシャル層４の表面を露
出させ、その上で全面に第２の多結晶シリコン膜１２を
設ける。次に、図３Ｄのように、第２の多結晶シリコン
膜１２に高濃度にｎ型不純物を添加して多結晶シリコン
膜１２の層抵抗を下げ、かつこの第２の多結晶シリコン
膜１２からエピタキシャル層４にｎ型不純物を拡散して
コレクタ領域１９を形成する。その後、第２の多結晶シ
リコン膜を選択エッチングしてゲート電極１３Ａ，１３
Ｂと、コレクタ電極１３Ｃを形成する。
【０００４】次に、図３Ｅのように、ｎＭＯＳ領域にｎ
型不純物、例えばヒ素を選択的にイオン注入してソース
・ドレイン領域１４を設ける。又、ｐＭＯＳ領域及びバ
イポーラトランジスタのグラフトベース領域にｐ型不純
物、例えばボロンを選択的にイオン注入してソース・ド
レイン領域１５とグラフトベース１６を夫々設ける。そ
の上で、全面に層間絶縁膜１７を形成し、選択的に開孔
を形成してｎＭＯＳ，ｐＭＯＳ，バイポーラトランジス
タの各電極を設けるための開孔窓を設ける。その後、エ
ミッタ開孔窓のみにｎ型不純物、例えばヒ素を選択的に
イオン注入してエミッタ領域１８を設ける。しかる上
で、全面に配線材料、例えばアルミニウム等の低導電率
金属膜を被着し、選択エッチングしてＣＭＯＳ及びバイ
ポーラトランジスタの各電極２０を形成する。この製造
方法では、第１の多結晶シリコン膜６を選択酸化して素
子領域を分離するフィールド酸化膜９を形成しているの
で、シリコン基板の表面を選択酸化して形成するフィー
ルド酸化膜のようなバーズビークが形成されることがな
く、素子分離領域を小さくでき微細化を図る事ができ
る。
型不純物、例えばヒ素を選択的にイオン注入してソース
・ドレイン領域１４を設ける。又、ｐＭＯＳ領域及びバ
イポーラトランジスタのグラフトベース領域にｐ型不純
物、例えばボロンを選択的にイオン注入してソース・ド
レイン領域１５とグラフトベース１６を夫々設ける。そ
の上で、全面に層間絶縁膜１７を形成し、選択的に開孔
を形成してｎＭＯＳ，ｐＭＯＳ，バイポーラトランジス
タの各電極を設けるための開孔窓を設ける。その後、エ
ミッタ開孔窓のみにｎ型不純物、例えばヒ素を選択的に
イオン注入してエミッタ領域１８を設ける。しかる上
で、全面に配線材料、例えばアルミニウム等の低導電率
金属膜を被着し、選択エッチングしてＣＭＯＳ及びバイ
ポーラトランジスタの各電極２０を形成する。この製造
方法では、第１の多結晶シリコン膜６を選択酸化して素
子領域を分離するフィールド酸化膜９を形成しているの
で、シリコン基板の表面を選択酸化して形成するフィー
ルド酸化膜のようなバーズビークが形成されることがな
く、素子分離領域を小さくでき微細化を図る事ができ
る。
【０００５】
【発明が解決しようとする課題】このように形成される
ＢｉＣＭＯＳ集積回路では同一工程でバイポーラトラン
ジスタとＣＭＯＳを同時に形成する事が製造工期を短縮
する上で必要であり、このため図３Ｃ及び図３Ｄの工程
ではバイポーラ素子のコレクタ電極１３ＣとＣＭＯＳ素
子のゲート電極１３Ａ，１３Ｂとを第２の多結晶シリコ
ン膜１２で同時に形成している。
ＢｉＣＭＯＳ集積回路では同一工程でバイポーラトラン
ジスタとＣＭＯＳを同時に形成する事が製造工期を短縮
する上で必要であり、このため図３Ｃ及び図３Ｄの工程
ではバイポーラ素子のコレクタ電極１３ＣとＣＭＯＳ素
子のゲート電極１３Ａ，１３Ｂとを第２の多結晶シリコ
ン膜１２で同時に形成している。
【０００６】しかしながら、第２の多結晶シリコン膜１
２に添加するｎ型不純物の濃度を濃くしすぎると、ＣＭ
ＯＳ素子におけるゲート酸化膜１０の耐圧が低下してゲ
ート耐圧の劣化を生じてしまい、歩留り低下及び信頼性
低下の問題を起こすという問題がある。一方、これを解
消するためにｎ型不純物の濃度を薄くすると、第２の多
結晶シリコン膜１２からエピタキシャル層４に導入する
ｎ型不純物のコレクタ領域１９が浅くなり、コレクタ領
域１９をバイポーラ素子直下のｎ+ 型埋込層２と接続す
る事ができなくなり、コレクタ抵抗が増大してバイポー
ラ素子の本来の高速性が損なわれてしまうという問題が
生じる。本発明の目的はＣＭＯＳ素子における信頼性低
下の問題と、バイポーラ素子における高速性劣化の問題
を同時に解消することを可能にした半導体装置の製造方
法を提供することにある。
２に添加するｎ型不純物の濃度を濃くしすぎると、ＣＭ
ＯＳ素子におけるゲート酸化膜１０の耐圧が低下してゲ
ート耐圧の劣化を生じてしまい、歩留り低下及び信頼性
低下の問題を起こすという問題がある。一方、これを解
消するためにｎ型不純物の濃度を薄くすると、第２の多
結晶シリコン膜１２からエピタキシャル層４に導入する
ｎ型不純物のコレクタ領域１９が浅くなり、コレクタ領
域１９をバイポーラ素子直下のｎ+ 型埋込層２と接続す
る事ができなくなり、コレクタ抵抗が増大してバイポー
ラ素子の本来の高速性が損なわれてしまうという問題が
生じる。本発明の目的はＣＭＯＳ素子における信頼性低
下の問題と、バイポーラ素子における高速性劣化の問題
を同時に解消することを可能にした半導体装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に薄い第１の絶縁膜を形成して
バイポーラ素子のコレクタ領域相当箇所に窓を開孔する
工程と、全面に第１の多結晶シリコン膜を形成してこれ
に高濃度に不純物を導入する工程と、第１の多結晶シリ
コン膜の不純物を第１の絶縁膜の開孔窓を通して半導体
基板に導入させる工程と、第１の多結晶シリコン膜上に
耐酸化性被膜を選択的に設け、これをマスクにして第１
の多結晶シリコン膜を選択酸化してフィールド酸化膜を
形成する工程と、前記フィールド酸化膜とコレクタ電極
としての前記コレクタ領域相当箇所の一部を残して前記
第１の多結晶シリコン膜を除去した後、ゲート酸化膜及
び第２多結晶シリコン膜を形成し、この第２の多結晶シ
リコン膜に所要濃度の不純物を導入し、かつこれを選択
形成してＭＯＳ素子のゲート電極を形成する工程とを含
んでいる。
造方法は、半導体基板上に薄い第１の絶縁膜を形成して
バイポーラ素子のコレクタ領域相当箇所に窓を開孔する
工程と、全面に第１の多結晶シリコン膜を形成してこれ
に高濃度に不純物を導入する工程と、第１の多結晶シリ
コン膜の不純物を第１の絶縁膜の開孔窓を通して半導体
基板に導入させる工程と、第１の多結晶シリコン膜上に
耐酸化性被膜を選択的に設け、これをマスクにして第１
の多結晶シリコン膜を選択酸化してフィールド酸化膜を
形成する工程と、前記フィールド酸化膜とコレクタ電極
としての前記コレクタ領域相当箇所の一部を残して前記
第１の多結晶シリコン膜を除去した後、ゲート酸化膜及
び第２多結晶シリコン膜を形成し、この第２の多結晶シ
リコン膜に所要濃度の不純物を導入し、かつこれを選択
形成してＭＯＳ素子のゲート電極を形成する工程とを含
んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１Ａ乃至図１Ｄは本発明の第１実施例を工程順に
示す断面図である。先ず、図１Ａのようにｐ型半導体基
板１にｎ+ 型埋込層２，ｐ+ 型埋込層３，ｎ型エピタキ
シャル層４を形成し、かつこのエピタキシャル層にＮウ
ェル２２、Ｐウェル２１を形成し、この上に第１の薄い
絶縁膜５を設ける工程までは従来と同じである。次い
で、前記第１の薄い絶縁膜５のコレクタ領域に相当する
箇所に開孔窓５ａを設け、その上で全面に2000〜5000Å
程度の第１の多結晶シリコン膜６を形成する。そして、
この第１の多結晶シリコン膜６にはｎ型不純物、例えば
リンを充分に大きなな濃度、ここでは２×1020cm-2の濃
度で添加し、 900℃の温度で熱処理することでこの第１
の多結晶シリコン膜６を介して前記開孔窓５ａよりリン
をエピタキシャル層４に導入して前記ｎ+ 型埋込層２と
接続するコレクタ領域１９を形成する。更に、このコレ
クタ領域１９とその近傍及びその他の素子を設ける領域
に耐酸化性被膜、例えば窒化シリコン膜７を選択的に設
ける。
る。図１Ａ乃至図１Ｄは本発明の第１実施例を工程順に
示す断面図である。先ず、図１Ａのようにｐ型半導体基
板１にｎ+ 型埋込層２，ｐ+ 型埋込層３，ｎ型エピタキ
シャル層４を形成し、かつこのエピタキシャル層にＮウ
ェル２２、Ｐウェル２１を形成し、この上に第１の薄い
絶縁膜５を設ける工程までは従来と同じである。次い
で、前記第１の薄い絶縁膜５のコレクタ領域に相当する
箇所に開孔窓５ａを設け、その上で全面に2000〜5000Å
程度の第１の多結晶シリコン膜６を形成する。そして、
この第１の多結晶シリコン膜６にはｎ型不純物、例えば
リンを充分に大きなな濃度、ここでは２×1020cm-2の濃
度で添加し、 900℃の温度で熱処理することでこの第１
の多結晶シリコン膜６を介して前記開孔窓５ａよりリン
をエピタキシャル層４に導入して前記ｎ+ 型埋込層２と
接続するコレクタ領域１９を形成する。更に、このコレ
クタ領域１９とその近傍及びその他の素子を設ける領域
に耐酸化性被膜、例えば窒化シリコン膜７を選択的に設
ける。
【０００９】次に、図１Ｂのように前記耐熱性被膜７を
マスクにして第１の多結晶シリコン膜６の選択酸化を行
い、5000乃至 10000Åの素子分離用のフィールド酸化膜
９を形成する。その後、耐酸化性被膜７を除去し、コレ
クタ領域１９上を除く素子領域の第１の多結晶シリコン
膜６及び第１の薄い絶縁膜５を除去し、残された第１の
多結晶シリコン膜でコレクタ電極１３Ｃを形成する。
マスクにして第１の多結晶シリコン膜６の選択酸化を行
い、5000乃至 10000Åの素子分離用のフィールド酸化膜
９を形成する。その後、耐酸化性被膜７を除去し、コレ
クタ領域１９上を除く素子領域の第１の多結晶シリコン
膜６及び第１の薄い絶縁膜５を除去し、残された第１の
多結晶シリコン膜でコレクタ電極１３Ｃを形成する。
【００１０】次いで、図１Ｃのように熱酸化により 150
〜 300Å程度のゲート酸化膜１０を設け、選択的にｐ型
不純物、例えばボロンをイオン注入してバイポーラ素子
の領域に真性ベース領域１１を形成する。続いて、全面
に2000〜4000Å程度の第２の多結晶シリコン膜１２を設
け、これに1018〜1019cm-2濃度のリンを添加して第２の
多結晶シリコン膜１２の層抵抗を低減させる。その後、
第２の多結晶シリコン膜１２を選択エッチングしてゲー
ト電極１３Ａ，１３Ｂを形成する。その後は従来と同じ
工程を施すことにより、図１Ｄに示す断面構造のＢｉＣ
ＭＯＳが完成される。
〜 300Å程度のゲート酸化膜１０を設け、選択的にｐ型
不純物、例えばボロンをイオン注入してバイポーラ素子
の領域に真性ベース領域１１を形成する。続いて、全面
に2000〜4000Å程度の第２の多結晶シリコン膜１２を設
け、これに1018〜1019cm-2濃度のリンを添加して第２の
多結晶シリコン膜１２の層抵抗を低減させる。その後、
第２の多結晶シリコン膜１２を選択エッチングしてゲー
ト電極１３Ａ，１３Ｂを形成する。その後は従来と同じ
工程を施すことにより、図１Ｄに示す断面構造のＢｉＣ
ＭＯＳが完成される。
【００１１】この製造方法によれば、コレクタ電極１３
Ｃを構成する第１の多結晶シリコン膜６とゲート電極１
３Ａ，１３Ｂを構成する第２の多結晶シリコン膜１２は
夫々独立して形成されるため、各多結晶シリコン膜に添
加するリン等の不純物濃度を任意に選択できる。したが
って第１の多結晶シリコン膜６には高濃度に不純物を添
加してコレクタ抵抗を充分に深く形成し、ｎ+ 型埋込層
２に接続させてコレクタ抵抗を小さくし、バイポーラ素
子の高速化を図ることができる。又、第２の多結晶シリ
コン膜１２にはそれ程高濃度でない不純物を添加してゲ
ート酸化膜１０の耐圧低下を防止することができる。
Ｃを構成する第１の多結晶シリコン膜６とゲート電極１
３Ａ，１３Ｂを構成する第２の多結晶シリコン膜１２は
夫々独立して形成されるため、各多結晶シリコン膜に添
加するリン等の不純物濃度を任意に選択できる。したが
って第１の多結晶シリコン膜６には高濃度に不純物を添
加してコレクタ抵抗を充分に深く形成し、ｎ+ 型埋込層
２に接続させてコレクタ抵抗を小さくし、バイポーラ素
子の高速化を図ることができる。又、第２の多結晶シリ
コン膜１２にはそれ程高濃度でない不純物を添加してゲ
ート酸化膜１０の耐圧低下を防止することができる。
【００１２】図２Ａ乃至図２Ｃは本発明の第２実施例を
製造工程順に示す断面図である。この実施例では第１の
実施例で説明したように第１の多結晶シリコン膜６にリ
ンを添加し、熱処理する工程までは第１実施例と同様に
して製造する。次に、図２Ａのように耐酸化性被膜７を
全面に設け、選択的にフォトレジスト（図示せず）を設
ける。その後、このフォトレジストをマスクとして耐酸
化性被膜７を選択エッチングし、更に第１の多結晶シリ
コン膜６を 500〜1000Åの厚さだけ上面側を選択エッチ
ングする。その後フォトレジストを除去する。
製造工程順に示す断面図である。この実施例では第１の
実施例で説明したように第１の多結晶シリコン膜６にリ
ンを添加し、熱処理する工程までは第１実施例と同様に
して製造する。次に、図２Ａのように耐酸化性被膜７を
全面に設け、選択的にフォトレジスト（図示せず）を設
ける。その後、このフォトレジストをマスクとして耐酸
化性被膜７を選択エッチングし、更に第１の多結晶シリ
コン膜６を 500〜1000Åの厚さだけ上面側を選択エッチ
ングする。その後フォトレジストを除去する。
【００１３】次に、図２Ｂのように第１の多結晶シリコ
ン膜６の選択酸化を行い素子分離用のフィールド酸化膜
９を形成して素子領域を分離し、その後耐酸化性被膜７
を除去する。そして、コレクタ領域１９上を除く素子領
域上の第１の多結晶シリコン膜６及び第１の薄い絶縁膜
５を除去する。以後は第１の実施例で説明した方向と同
様の工程を施し、図２Ｃに示す半導体装置を得る事がで
きる。
ン膜６の選択酸化を行い素子分離用のフィールド酸化膜
９を形成して素子領域を分離し、その後耐酸化性被膜７
を除去する。そして、コレクタ領域１９上を除く素子領
域上の第１の多結晶シリコン膜６及び第１の薄い絶縁膜
５を除去する。以後は第１の実施例で説明した方向と同
様の工程を施し、図２Ｃに示す半導体装置を得る事がで
きる。
【００１４】この製造方法によれば、第１の多結晶シリ
コン膜６の上面側を選択的にエッチングした上で選択酸
化を行っていることで、第１の多結晶シリコン膜６が薄
くなった分、フィールド酸化膜９を形成する際の選択酸
化に要する時間を短縮でき、製造工期を短くできる。
又、選択酸化によってフィールド酸化膜９の厚さが第１
の多結晶シリコン膜６の厚さよりも増大されても、コレ
クタ電極１３Ｃとの高さが略等しくなり、これらの上面
を平坦化することができ、半導体装置の微細化に有効と
なる。
コン膜６の上面側を選択的にエッチングした上で選択酸
化を行っていることで、第１の多結晶シリコン膜６が薄
くなった分、フィールド酸化膜９を形成する際の選択酸
化に要する時間を短縮でき、製造工期を短くできる。
又、選択酸化によってフィールド酸化膜９の厚さが第１
の多結晶シリコン膜６の厚さよりも増大されても、コレ
クタ電極１３Ｃとの高さが略等しくなり、これらの上面
を平坦化することができ、半導体装置の微細化に有効と
なる。
【００１５】
【発明の効果】以上説明したように本発明は、第１の多
結晶シリコン膜に高濃度に不純物を導入し、この不純物
を半導体基板に導入してバイポーラ素子のコレクタ領域
を形成することにより、コレクタ領域を直下の埋込層に
接続してコレクタ抵抗の低減を図り、バイポーラ素子の
高速化を実現することができる。又、第１の多結晶シリ
コン膜でコレクタ電極と素子分離用酸化膜を形成した
後、この第１の多結晶シリコン膜を除去し、改めて第２
の多結晶シリコン膜を形成し、この第２の多結晶シリコ
ン膜に所要濃度の不純物を導入した上でＭＯＳ素子のゲ
ート電極を形成することにより、ゲート酸化膜における
ゲート耐圧の低下を防止することができる。更に、フィ
ールド酸化膜は第１の多結晶シリコン膜を選択酸化して
形成することにより、微細な素子分離用酸化膜が形成で
き、半導体装置の微細化に有利となる。
結晶シリコン膜に高濃度に不純物を導入し、この不純物
を半導体基板に導入してバイポーラ素子のコレクタ領域
を形成することにより、コレクタ領域を直下の埋込層に
接続してコレクタ抵抗の低減を図り、バイポーラ素子の
高速化を実現することができる。又、第１の多結晶シリ
コン膜でコレクタ電極と素子分離用酸化膜を形成した
後、この第１の多結晶シリコン膜を除去し、改めて第２
の多結晶シリコン膜を形成し、この第２の多結晶シリコ
ン膜に所要濃度の不純物を導入した上でＭＯＳ素子のゲ
ート電極を形成することにより、ゲート酸化膜における
ゲート耐圧の低下を防止することができる。更に、フィ
ールド酸化膜は第１の多結晶シリコン膜を選択酸化して
形成することにより、微細な素子分離用酸化膜が形成で
き、半導体装置の微細化に有利となる。
【図１Ａ】〜
【図１Ｄ】本発明の第１実施例を製造工程順に示す断面
図である。
図である。
【図２Ａ】〜
【図２Ｃ】本発明の第２実施例を製造工程順に示す断面
図である。
図である。
【図３Ａ】〜
【図３Ｅ】従来の製造方法を工程順に示す断面図であ
る。
る。
１ ｐ型シリコン基板 ２ ｎ+ 型埋込層 ３
ｐ+ 型埋込層 ４ ｎ型エピタキシャル層 ５ 第１の薄い絶縁膜 ６ 第１の多結晶シリコン膜 ７ 耐酸化性被膜 ９
フィールド酸化膜 １０ ゲート酸化膜 １２ 第２の多結晶シリ
コン膜 １３Ａ，１３Ｂ ゲート電極 １３Ｃ コレクタ
電極 １４ ｎ型ソース・ドレイン領域 １５ ｐ型ソース
・ドレイン領域 １９ コレクタ領域 ２０ 電極
ｐ+ 型埋込層 ４ ｎ型エピタキシャル層 ５ 第１の薄い絶縁膜 ６ 第１の多結晶シリコン膜 ７ 耐酸化性被膜 ９
フィールド酸化膜 １０ ゲート酸化膜 １２ 第２の多結晶シリ
コン膜 １３Ａ，１３Ｂ ゲート電極 １３Ｃ コレクタ
電極 １４ ｎ型ソース・ドレイン領域 １５ ｐ型ソース
・ドレイン領域 １９ コレクタ領域 ２０ 電極
Claims (1)
- 【請求項１】 バイポーラ素子とＭＯＳ素子とを同一半
導体基板上に形成してなる半導体装置において、半導体
基板上に薄い第１の絶縁膜を形成してバイポーラ素子の
コレクタ領域相当箇所に窓を開孔する工程と、全面に第
１の多結晶シリコン膜を形成してこれに高濃度に不純物
を導入する工程と、前記第１の多結晶シリコン膜の不純
物を前記第１の絶縁膜の開孔窓を通して前記半導体基板
に導入させる工程と、前記第１の多結晶シリコン膜上に
耐酸化性被膜を選択的に設け、これをマスクにして前記
第１の多結晶シリコン膜を選択酸化してフィールド酸化
膜を形成する工程と、前記フィールド酸化膜とコレクタ
電極としての前記コレクタ領域相当箇所の一部を残して
前記第１の多結晶シリコン膜を除去した後、ゲート酸化
膜及び第２多結晶シリコン膜を形成し、この第２の多結
晶シリコン膜に所要濃度の不純物を導入し、かつこれを
選択形成してＭＯＳ素子のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023882A JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023882A JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252066A JPH04252066A (ja) | 1992-09-08 |
| JP2770576B2 true JP2770576B2 (ja) | 1998-07-02 |
Family
ID=12122822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023882A Expired - Lifetime JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770576B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131761A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JP2654011B2 (ja) * | 1987-03-31 | 1997-09-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JPH02105563A (ja) * | 1988-10-14 | 1990-04-18 | Seiko Epson Corp | 半導体装置 |
-
1991
- 1991-01-25 JP JP3023882A patent/JP2770576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252066A (ja) | 1992-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5065208A (en) | Integrated bipolar and CMOS transistor with titanium nitride interconnections | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| EP0694963B1 (en) | A method for fabricating BiCMOS semiconductor devices | |
| EP0278619B1 (en) | Integrated bipolar and CMOS transistor fabrication process | |
| JP3208159B2 (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| US5037768A (en) | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| EP0274217A1 (en) | Method of producing a semiconductor device | |
| JP3638313B2 (ja) | 併合された装置を支援するＢｉＣＭＯＳ処理工程 | |
| US7195984B2 (en) | Reduce 1/f noise in NPN transistors without degrading the properties of PNP transistors in integrated circuit technologies | |
| US6011283A (en) | Pillar emitter for BiCMOS devices | |
| US5811860A (en) | Bi-CMOS merged devices | |
| JP2770576B2 (ja) | 半導体装置の製造方法 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JP3303550B2 (ja) | 半導体装置の製造方法 | |
| JP2969846B2 (ja) | ＢｉＣＭＯＳ集積回路装置の製造方法 | |
| JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JP3055781B2 (ja) | 半導体装置及びその製造方法 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| JP2982393B2 (ja) | 半導体装置の製造方法 | |
| JPS596579A (ja) | 半導体装置 | |
| JPH04372164A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JPH10189785A (ja) | 半導体装置及びその製造方法 |