JP2654011B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、特にバイ
ポーラトランジスタとMOSトランジスタを同一基板上に
形成したBi−MOS構造の半導体装置の製造方法に関す
る。
ポーラトランジスタとMOSトランジスタを同一基板上に
形成したBi−MOS構造の半導体装置の製造方法に関す
る。
（従来の技術） 従来、バイポーラトランジスタとMOSトランジスタと
を同一基板上に形成する技術は、バイポーラトランジス
タの大電流，高速動作とMOSトランジスタの高集積度と
の双方の利点を有効に利用したものとして注目されてい
る。第２図は、代表的な従来のBi−MOS構造半導体装置
の製造工程を示す断面図である。以下、本発明との比較
のために、従来方法を簡単に説明する。
を同一基板上に形成する技術は、バイポーラトランジス
タの大電流，高速動作とMOSトランジスタの高集積度と
の双方の利点を有効に利用したものとして注目されてい
る。第２図は、代表的な従来のBi−MOS構造半導体装置
の製造工程を示す断面図である。以下、本発明との比較
のために、従来方法を簡単に説明する。
まず、第２図（ａ）に示す如くｐ型半導体基板11上に
ｎ型押込み層12及びｐ型エピタキシャル成長層13を形成
したのち、同図（ｂ）に示す如くｐ型エピタキシャル成
長層13内にバイポーラトランジスタのコレクタ領域14を
形成する。続いて、第２図（ｃ）に示す如く、フィール
ド酸化膜15を形成したのち、コレクタ領域14内に第１コ
レクタ取出し口16を形成する。次いで、第２図（ｄ）に
示す如く、コレクタ領域14内にベース領域17を形成した
のち、シリコン酸化膜18をMOSトランジスタ及びバイポ
ーラトランジスタ形成領域の表面に形成する。その後、
第２図（ｅ）に示す如く、エミッタ領域と第２コレクタ
取出し口形成のための各開口19,20を形成する。
ｎ型押込み層12及びｐ型エピタキシャル成長層13を形成
したのち、同図（ｂ）に示す如くｐ型エピタキシャル成
長層13内にバイポーラトランジスタのコレクタ領域14を
形成する。続いて、第２図（ｃ）に示す如く、フィール
ド酸化膜15を形成したのち、コレクタ領域14内に第１コ
レクタ取出し口16を形成する。次いで、第２図（ｄ）に
示す如く、コレクタ領域14内にベース領域17を形成した
のち、シリコン酸化膜18をMOSトランジスタ及びバイポ
ーラトランジスタ形成領域の表面に形成する。その後、
第２図（ｅ）に示す如く、エミッタ領域と第２コレクタ
取出し口形成のための各開口19,20を形成する。
次いで、第２図（ｆ）に示す如く、全面にｐ型多結晶
シリコン膜を形成したのち、この膜のパターニングによ
ってエミッタ電極21及びコレクタ電極22を形成する。そ
して、エミッタ領域23及び第２コレクタ取出し口24を形
成するために、ｎ型不純物を多結晶シリコン膜を通した
拡散により形成する。次いで、第２図（ｇ）に示す如
く、MOSトランジスタのゲート酸化膜25及びゲート電極2
6を形成する。次いで、第２図（ｈ）に示す如く、ｐ型
エピタキシャル成長層13内に、ソース領域27とドレイン
領域28を形成するために、ｎ型不純物を通常のイオン注
入と熱拡散を併用して形成する。最後に、第２図（ｉ）
に示す如く、CVDによるSiO2膜或いはPSG膜29を被着した
後、コンタクト窓30,31,32,33,34を開け、Al蒸着を行
い、選択エッチングによって配線層35を形成する。
シリコン膜を形成したのち、この膜のパターニングによ
ってエミッタ電極21及びコレクタ電極22を形成する。そ
して、エミッタ領域23及び第２コレクタ取出し口24を形
成するために、ｎ型不純物を多結晶シリコン膜を通した
拡散により形成する。次いで、第２図（ｇ）に示す如
く、MOSトランジスタのゲート酸化膜25及びゲート電極2
6を形成する。次いで、第２図（ｈ）に示す如く、ｐ型
エピタキシャル成長層13内に、ソース領域27とドレイン
領域28を形成するために、ｎ型不純物を通常のイオン注
入と熱拡散を併用して形成する。最後に、第２図（ｉ）
に示す如く、CVDによるSiO2膜或いはPSG膜29を被着した
後、コンタクト窓30,31,32,33,34を開け、Al蒸着を行
い、選択エッチングによって配線層35を形成する。
以上のように、バイポーラトランジスタとMOSトラン
ジスタを同一基板上に形成する半導体装置の製造方法
は、非常に工程数が多いため、工程の簡略化が要求され
ている。特に従来技術では、バイポーラトランジスタの
高濃度ｎ型領域であるエミッタ領域及び第２コレクタ取
出し領域と、MOSトランジスタの高濃度ｎ型領域である
ソース・ドレイン領域との形成のために少なくとも２回
の拡散工程が必要となり、これが工程の簡略化を妨げる
大きな要因となっていた。
ジスタを同一基板上に形成する半導体装置の製造方法
は、非常に工程数が多いため、工程の簡略化が要求され
ている。特に従来技術では、バイポーラトランジスタの
高濃度ｎ型領域であるエミッタ領域及び第２コレクタ取
出し領域と、MOSトランジスタの高濃度ｎ型領域である
ソース・ドレイン領域との形成のために少なくとも２回
の拡散工程が必要となり、これが工程の簡略化を妨げる
大きな要因となっていた。
また、MOSトランジスタについては、高密度化が進む
につれて、素子の重要なパラメータであるしきい値電圧
の制御が行い難くなっていく問題がある。この解決策と
しては、ソース・ドレイン領域の深さを浅くすることに
より上記問題を低減できることが知られている。しかし
ながら、従来方法ではイオン注入と熱拡散を併用してソ
ース・ドレイン領域を形成しているため、接合深さを0.
1μｍ以下にはできないと云う問題があった。
につれて、素子の重要なパラメータであるしきい値電圧
の制御が行い難くなっていく問題がある。この解決策と
しては、ソース・ドレイン領域の深さを浅くすることに
より上記問題を低減できることが知られている。しかし
ながら、従来方法ではイオン注入と熱拡散を併用してソ
ース・ドレイン領域を形成しているため、接合深さを0.
1μｍ以下にはできないと云う問題があった。
（発明が解決しようとする問題点） このように従来、エミッタ領域とソース・ドレイン領
域の形成のために少なくとも２回の拡散工程が必要とな
り、その製造工程が煩雑であった。また、ソース・ドレ
イン領域の形成を、イオン注入と熱拡散により行ってい
るため、浅い拡散層を実現できないことが問題となって
いる。
域の形成のために少なくとも２回の拡散工程が必要とな
り、その製造工程が煩雑であった。また、ソース・ドレ
イン領域の形成を、イオン注入と熱拡散により行ってい
るため、浅い拡散層を実現できないことが問題となって
いる。
本発明は上記事情を考慮してなされたもので、その目
的とするところは、工程の簡略化をはかり得ると共に、
ソース・ドレイン拡散深さを十分浅くすることができ、
素子の特性及び信頼性向上等に寄与し得るBi−MOS構造
の半導体装置の製造方法を提供することにある。
的とするところは、工程の簡略化をはかり得ると共に、
ソース・ドレイン拡散深さを十分浅くすることができ、
素子の特性及び信頼性向上等に寄与し得るBi−MOS構造
の半導体装置の製造方法を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、バイポーラトランジスタのエミッタ
領域の形成と、MOSトランジスタのソース・ドレイン領
域の形成を、多結晶シリコン膜からの固相拡散により同
時に行うことにある。
領域の形成と、MOSトランジスタのソース・ドレイン領
域の形成を、多結晶シリコン膜からの固相拡散により同
時に行うことにある。
即ち本発明は、同一半導体チップ上にバイポーラトラ
ンジスタとMOSトランジスタとを形成した半導体装置の
製造方法において、第１導電型の半導体基板の一主面に
コレクタ領域となるべき第２導電型の深い拡散層を形成
したのち、この深い拡散層の一部にベース領域となるべ
き第１導電型の浅い拡散層を形成し、次いでこの第１導
電型の拡散層の表面に一部開口部を有するシリコン酸化
膜を形成し、次いでこのシリコン酸化膜の開口部及び前
記MOSトランジスタのソース・ドレイン形成領域に多結
晶シリコン膜を形成し、次いでこの多結晶シリコン膜か
らの不純物拡散により第２導電型のソース・ドレイン拡
散層及びエミッタ拡散層を形成し、しかるのち前記MOS
トランジスタのチャネル領域上にゲート酸化膜を介して
ゲート電極を形成するようにした方法である。
ンジスタとMOSトランジスタとを形成した半導体装置の
製造方法において、第１導電型の半導体基板の一主面に
コレクタ領域となるべき第２導電型の深い拡散層を形成
したのち、この深い拡散層の一部にベース領域となるべ
き第１導電型の浅い拡散層を形成し、次いでこの第１導
電型の拡散層の表面に一部開口部を有するシリコン酸化
膜を形成し、次いでこのシリコン酸化膜の開口部及び前
記MOSトランジスタのソース・ドレイン形成領域に多結
晶シリコン膜を形成し、次いでこの多結晶シリコン膜か
らの不純物拡散により第２導電型のソース・ドレイン拡
散層及びエミッタ拡散層を形成し、しかるのち前記MOS
トランジスタのチャネル領域上にゲート酸化膜を介して
ゲート電極を形成するようにした方法である。
（作用） 本発明によれば、バイポーラトランジスタのエミッタ
領域の形成とMOSトランジスタのソース・ドレイン領域
の形成が同時に行われるので、これらの形成が１回の拡
散工程で済むことになり、全体の工程数が減少する。ま
た、多結晶シリコン膜からの固相拡散を利用しているこ
とから、MOSトランジスタのソース・ドレイン領域を浅
くすることが可能となり、その結果しきい値電圧の制御
が行い易くなるため、MOSトランジスタの信頼性及び性
能が向上する。さらに、MOSトランジスタのソース・ド
レイン領域の形成に多結晶シリコン膜を用いていること
から、トランジスタの取出し配線とのコンタクトをフィ
ールド上にとることができ、素子の微細化にも有効とな
る。
領域の形成とMOSトランジスタのソース・ドレイン領域
の形成が同時に行われるので、これらの形成が１回の拡
散工程で済むことになり、全体の工程数が減少する。ま
た、多結晶シリコン膜からの固相拡散を利用しているこ
とから、MOSトランジスタのソース・ドレイン領域を浅
くすることが可能となり、その結果しきい値電圧の制御
が行い易くなるため、MOSトランジスタの信頼性及び性
能が向上する。さらに、MOSトランジスタのソース・ド
レイン領域の形成に多結晶シリコン膜を用いていること
から、トランジスタの取出し配線とのコンタクトをフィ
ールド上にとることができ、素子の微細化にも有効とな
る。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わるBi−MOS構造半導
体装置の製造工程を示す断面図である。
体装置の製造工程を示す断面図である。
まず、第１図（ａ）に示す如く、シリコン基板等から
なるｐ型半導体基板11の表面にｎ型コレクタ埋込み層12
を形成し、続いてこれらの上にｐ型エピタキシャル層13
を成長形成する。次いで、第１図（ｂ）に示す如く、ｐ
型エピタキシャル層13内に、バイポーラトランジスタの
コレクタ領域14を形成するため、ｎ型不純物を拡散す
る。次いで、第１図（ｃ）に示す如く、フィールド酸化
膜15を形成したのち、コレクタ領域14内に第１コレクタ
取出し口16を形成するため、ｎ型不純物を拡散する。次
いで、第１図（ｄ）に示す如く、コレクタ領域14内にベ
ース領域17を形成するため、ｐ型不純物を拡散し、その
後イオン注入のマスクとなり得る程度に厚いシリコン酸
化膜18をバイポーラトランジスタ及びMOSトランジスタ
形成領域の表面に形成する。
なるｐ型半導体基板11の表面にｎ型コレクタ埋込み層12
を形成し、続いてこれらの上にｐ型エピタキシャル層13
を成長形成する。次いで、第１図（ｂ）に示す如く、ｐ
型エピタキシャル層13内に、バイポーラトランジスタの
コレクタ領域14を形成するため、ｎ型不純物を拡散す
る。次いで、第１図（ｃ）に示す如く、フィールド酸化
膜15を形成したのち、コレクタ領域14内に第１コレクタ
取出し口16を形成するため、ｎ型不純物を拡散する。次
いで、第１図（ｄ）に示す如く、コレクタ領域14内にベ
ース領域17を形成するため、ｐ型不純物を拡散し、その
後イオン注入のマスクとなり得る程度に厚いシリコン酸
化膜18をバイポーラトランジスタ及びMOSトランジスタ
形成領域の表面に形成する。
ここまでの工程は従来方法と同様であり、本実施例方
法は以下の工程を従来と異にしている。即ち、第１図
（ｄ）に示す工程のあとに同図（ｅ）に示す如く、前記
シリコン酸化膜18をバイポーラトランジスタのベース領
域の一部以外除去する。つまり、ベース領域上のシリコ
ン酸化膜18にエミッタ開口部19を設けると共に、それ以
外の領域、即ちｎ型第１コレクタ取出口及びMOS領域の
酸化膜18を除去する。次いで、第１図（ｆ）に示す如
く、全面に多結晶シリコン膜を形成し、これにｎ型不純
物をイオン注入したのち、多結晶シリコン膜のパターニ
ングによりバイポーラトランジスタのエミッタ電極21及
びコレクタ電極22と、MOSトランジスタのソース電極41
及びドレイン電極42を形成する。そして、残った多結晶
シリコン膜（21,22,41,42）からの拡散により、エミッ
タ領域23,第２コレクタ取出し口24及びソース・ドレイ
ン領域27,28を形成する。これにより、バイポーラトラ
ンジスタのエミッタ領域及びMOSトランジスタのソース
・ドレイン領域が同時に形成されることになる。
法は以下の工程を従来と異にしている。即ち、第１図
（ｄ）に示す工程のあとに同図（ｅ）に示す如く、前記
シリコン酸化膜18をバイポーラトランジスタのベース領
域の一部以外除去する。つまり、ベース領域上のシリコ
ン酸化膜18にエミッタ開口部19を設けると共に、それ以
外の領域、即ちｎ型第１コレクタ取出口及びMOS領域の
酸化膜18を除去する。次いで、第１図（ｆ）に示す如
く、全面に多結晶シリコン膜を形成し、これにｎ型不純
物をイオン注入したのち、多結晶シリコン膜のパターニ
ングによりバイポーラトランジスタのエミッタ電極21及
びコレクタ電極22と、MOSトランジスタのソース電極41
及びドレイン電極42を形成する。そして、残った多結晶
シリコン膜（21,22,41,42）からの拡散により、エミッ
タ領域23,第２コレクタ取出し口24及びソース・ドレイ
ン領域27,28を形成する。これにより、バイポーラトラ
ンジスタのエミッタ領域及びMOSトランジスタのソース
・ドレイン領域が同時に形成されることになる。
次いで、第１図（ｇ）に示す如く、熱酸化等によりゲ
ート酸化膜25,層間絶縁膜25′を形成し、さらにゲート
酸化膜25上にゲート電極26を形成する。次いで、第１図
（ｈ）に示す如く、CVD−SiO2膜或いはPSG膜29を全面に
被着したのち、コンタクト窓30,31,32,33,34を開け、Al
蒸着を行い、エッチングによって配線層35を形成する。
ート酸化膜25,層間絶縁膜25′を形成し、さらにゲート
酸化膜25上にゲート電極26を形成する。次いで、第１図
（ｈ）に示す如く、CVD−SiO2膜或いはPSG膜29を全面に
被着したのち、コンタクト窓30,31,32,33,34を開け、Al
蒸着を行い、エッチングによって配線層35を形成する。
かくして本実施例方法によれば、バイポーラトランジ
スタとMOSトランジスタとを同一基板上に形成したBi−M
OS構造の半導体装置を製造することができる。そしてこ
の場合、多結晶シリコン膜からの固相拡散により、バイ
ポーラトランジスタのエミッタ領域及びMOSトランジス
タのソース・ドレイン領域を同時に形成しているので、
これらを別々に形成していた従来方法に比べて工程数の
減少をはかることができる。さらに、固相拡散によりソ
ース・ドレインを形成しているので、これらの接合深さ
を十分浅く（0.1μｍ以下）することができ、MOSトラン
ジスタのしきい値電圧の制御性が良くなり、デザインル
ールを縮小しても高信頼性及び高性能を保つことができ
る。また、ソース・ドレイン電極に多結晶シリコンを用
いているので、フィールド酸化膜上にコンタクトを取る
ことができるため、MOSトランジスタの集積度向上が可
能となる。
スタとMOSトランジスタとを同一基板上に形成したBi−M
OS構造の半導体装置を製造することができる。そしてこ
の場合、多結晶シリコン膜からの固相拡散により、バイ
ポーラトランジスタのエミッタ領域及びMOSトランジス
タのソース・ドレイン領域を同時に形成しているので、
これらを別々に形成していた従来方法に比べて工程数の
減少をはかることができる。さらに、固相拡散によりソ
ース・ドレインを形成しているので、これらの接合深さ
を十分浅く（0.1μｍ以下）することができ、MOSトラン
ジスタのしきい値電圧の制御性が良くなり、デザインル
ールを縮小しても高信頼性及び高性能を保つことができ
る。また、ソース・ドレイン電極に多結晶シリコンを用
いているので、フィールド酸化膜上にコンタクトを取る
ことができるため、MOSトランジスタの集積度向上が可
能となる。
なお、本発明は上述した実施例方法に限定されるもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。例えば、前記各トランジスタの
導電型として、MOSトランジスタをｐチャネル、バイポ
ーラトランジスタをpnpとしてもよい。また、多結晶シ
リコン膜に不純物をイオン注入する代りに、予め不純物
を含有した多結晶シリコン膜を形成するようにしてもよ
い。さらに、拡散深さや拡散のドーズ量等の条件は、仕
様に応じて適宜変更可能である。
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することができる。例えば、前記各トランジスタの
導電型として、MOSトランジスタをｐチャネル、バイポ
ーラトランジスタをpnpとしてもよい。また、多結晶シ
リコン膜に不純物をイオン注入する代りに、予め不純物
を含有した多結晶シリコン膜を形成するようにしてもよ
い。さらに、拡散深さや拡散のドーズ量等の条件は、仕
様に応じて適宜変更可能である。
［発明の効果］ 以上詳述したように本発明によれば、多結晶シリコン
膜からの固相拡散によりバイポーラトランジスタのエミ
ッタ領域及びMOSトランジスタのソース・ドレイン領域
を同時に形成しているので、全体工程を簡略化できると
共に、ソース・ドレイン領域の接合深さを十分浅く形成
することができる。このため、Bi−MOS構造の信頼性向
上及び集積度の向上をはかり得、その有用性は大であ
る。
膜からの固相拡散によりバイポーラトランジスタのエミ
ッタ領域及びMOSトランジスタのソース・ドレイン領域
を同時に形成しているので、全体工程を簡略化できると
共に、ソース・ドレイン領域の接合深さを十分浅く形成
することができる。このため、Bi−MOS構造の信頼性向
上及び集積度の向上をはかり得、その有用性は大であ
る。
第１図は本発明の一実施例に係わるBi−MOS構造半導体
装置の製造工程を示す断面図、第２図は従来装置の製造
工程を示す断面図である。 11…半導体基板、12…ｎ型埋込み層、13…ｐ型エピタキ
シャル層、14…ｎ型コレクタ領域、15…フィールド酸化
膜、16…ｎ型第１コレクタ取出し口、17…ｐ型ベース領
域、18…シリコン酸化膜、19…エミッタ開口、21…エミ
ッタ電極、22…コレクタ電極、23…ｎ型エミッタ領域、
24…ｎ型第２コレクタ取出し口、25…ゲート酸化膜、26
…ゲート電極、27…ｎ型ソース領域、28…ｎ型ドレイン
領域、29…CVD−SiO2膜或いはPSG膜、35…Al配線層。
装置の製造工程を示す断面図、第２図は従来装置の製造
工程を示す断面図である。 11…半導体基板、12…ｎ型埋込み層、13…ｐ型エピタキ
シャル層、14…ｎ型コレクタ領域、15…フィールド酸化
膜、16…ｎ型第１コレクタ取出し口、17…ｐ型ベース領
域、18…シリコン酸化膜、19…エミッタ開口、21…エミ
ッタ電極、22…コレクタ電極、23…ｎ型エミッタ領域、
24…ｎ型第２コレクタ取出し口、25…ゲート酸化膜、26
…ゲート電極、27…ｎ型ソース領域、28…ｎ型ドレイン
領域、29…CVD−SiO2膜或いはPSG膜、35…Al配線層。
Claims (3)
- 【請求項１】同一半導体チップ上にバイポーラトランジ
スタとMOSトランジスタとを形成した半導体装置の製造
方法において、第１導電型の半導体基板の一主面にコレ
クタ領域となるべき第２導電型の深い拡散層を形成する
工程と、前記深い拡散層の一部にベース領域となるべき
第１導電型の浅い拡散層を形成する工程と、前記第１導
電型の拡散層の表面に一部開口部を有するシリコン酸化
膜を形成する工程と、前記シリコン酸化膜の開口部及び
前記MOSトランジスタのソース・ドレイン形成領域に多
結晶シリコン膜をエッチングにより選択的に形成する工
程と、前記多結晶シリコン膜からの不純物拡散により第
２導電型のソース・ドレイン拡散層及びエミッタ拡散層
を形成する工程と、前記MOSトランジスタのチャネル領
域上にゲート酸化膜を介してゲート電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記バイポーラトランジスタのコレクタ取
出し口を、前記多結晶シリコン膜の形成及び該膜からの
拡散工程により形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記バイポーラトランジスタがnpnの場合
前記MOSトランジスタがｎチャネルであり、前記バイポ
ーラトランジスタがpnpの場合前記MOSトランジスタがｐ
チャネルであることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076171A JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076171A JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244666A JPS63244666A (ja) | 1988-10-12 |
| JP2654011B2 true JP2654011B2 (ja) | 1997-09-17 |
Family
ID=13597642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076171A Expired - Fee Related JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654011B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920007124A (ko) * | 1990-09-04 | 1992-04-28 | 김광호 | 폴리 에미터 바이폴라 트랜지스터의 제조방법 |
| JP2770576B2 (ja) * | 1991-01-25 | 1998-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
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1987
- 1987-03-31 JP JP62076171A patent/JP2654011B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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